JPS6325748A - 電子回路の制御方法およびこの制御方法を実施するための回路 - Google Patents
電子回路の制御方法およびこの制御方法を実施するための回路Info
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- JPS6325748A JPS6325748A JP62159543A JP15954387A JPS6325748A JP S6325748 A JPS6325748 A JP S6325748A JP 62159543 A JP62159543 A JP 62159543A JP 15954387 A JP15954387 A JP 15954387A JP S6325748 A JPS6325748 A JP S6325748A
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- Pending
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- 238000000034 method Methods 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 241000270295 Serpentes Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子回路の制御方法に関するものである。本
発明はまた、この方法を実施するための回路にも関する
。本発明は、ノ１−ドウエア、ソフトウェアならびにデ
ータ保護に応用することができる。
発明はまた、この方法を実施するための回路にも関する
。本発明は、ノ１−ドウエア、ソフトウェアならびにデ
ータ保護に応用することができる。
従来の技術
回路製造業者またはこのような回路の主要なユーザにと
って、回路内のメモリに自分で書込んだ情報、プログラ
ム、またはデータがコピーされる危険性におびやかされ
る分野がますます増えている。例えば、集積回路を利用
したコンピュータのソフトウェア（モニタ、ユーザーシ
ステム、ユーティリティ）や銀行のキャッシュカードに
このことがあてはまる。解決法の１つは、重要なアクセ
ス法をすべて予想しておき、好ましからぬアクセスがあ
ったときに例えばデータを破壊してアクセスを防止する
という方法である。また、データまたはデータ列をコー
ド化し、このコードを含む情報をそのままの形では使用
できなくする方法がある。
って、回路内のメモリに自分で書込んだ情報、プログラ
ム、またはデータがコピーされる危険性におびやかされ
る分野がますます増えている。例えば、集積回路を利用
したコンピュータのソフトウェア（モニタ、ユーザーシ
ステム、ユーティリティ）や銀行のキャッシュカードに
このことがあてはまる。解決法の１つは、重要なアクセ
ス法をすべて予想しておき、好ましからぬアクセスがあ
ったときに例えばデータを破壊してアクセスを防止する
という方法である。また、データまたはデータ列をコー
ド化し、このコードを含む情報をそのままの形では使用
できなくする方法がある。
発明が解決しようとする問題点
しかし、保護方法がいかに優れていようとも不正者がそ
れ以上に利口なため、ユーザーが知恵を絞って新たな物
理的保護方法を考え出す必要がある。本発明では、この
ための特に有効な手段が提供される。
れ以上に利口なため、ユーザーが知恵を絞って新たな物
理的保護方法を考え出す必要がある。本発明では、この
ための特に有効な手段が提供される。
問題点を解決するための手段
すなわち、本発明によれば、２進ワードのメモリ付回路
等の電子回路の制御方法であって、メモリ付回路の少な
くとも１つのメモリセルにプログラムすることにより、
各々上記メモリ付回路の所定のアドレス領域に間係する
メモリ付回路の少なくとも２つある動作モードのうちの
１つを選択することを特徴とする方法が提供される。
等の電子回路の制御方法であって、メモリ付回路の少な
くとも１つのメモリセルにプログラムすることにより、
各々上記メモリ付回路の所定のアドレス領域に間係する
メモリ付回路の少なくとも２つある動作モードのうちの
１つを選択することを特徴とする方法が提供される。
本発明によればさらに、メモリ付電子回路であって、動
作モード制御手段に接続された単一の書込線と２本の読
出線を有する、プログラムされた２つの並列なメモリセ
ルを備え、上記動作モード制御手段内の内容に従い、メ
モリの所定のアドレス領域が関与する上記回路の所定の
動作モードが選択されることを特徴とする回路が提供さ
れる。
作モード制御手段に接続された単一の書込線と２本の読
出線を有する、プログラムされた２つの並列なメモリセ
ルを備え、上記動作モード制御手段内の内容に従い、メ
モリの所定のアドレス領域が関与する上記回路の所定の
動作モードが選択されることを特徴とする回路が提供さ
れる。
本発明の１実施例では、上記書込線上に、各メ
・モリセルに入力される２つの信号を出力する書込回路
と、選択手段とを備える。また、上記各読出線上に、読
出用増幅器と、２本の読出線を接続するノードとを備え
る。例えば、上記ノードはＮＡＮＤゲートで構成される
。
・モリセルに入力される２つの信号を出力する書込回路
と、選択手段とを備える。また、上記各読出線上に、読
出用増幅器と、２本の読出線を接続するノードとを備え
る。例えば、上記ノードはＮＡＮＤゲートで構成される
。
例えば、メモリは、放射線によりまたは電気的に消去可
能なＥＰＲＯＭタイプであり、上記２つのメモリセルの
書込線へのアクセス制御用のヒユーズ手段を備える。
能なＥＰＲＯＭタイプであり、上記２つのメモリセルの
書込線へのアクセス制御用のヒユーズ手段を備える。
更に、メモリセル全体のパターンを残しておき、モード
選択セル形成の際に集積回路のマスクの製作を容易にす
る。
選択セル形成の際に集積回路のマスクの製作を容易にす
る。
上記選択手段が、外部からアクセス可能な端子により構
成される。また、上記選択手段が、論理手段、例えば上
記回路内のプログラム論理ゲート列で構成される。
成される。また、上記選択手段が、論理手段、例えば上
記回路内のプログラム論理ゲート列で構成される。
本発明の他の特徴および利点は、添付の図面に示した構
成についての以下の説明により明らかになろう。ただし
、本発明がこの構成例のみに限定されることはない。
成についての以下の説明により明らかになろう。ただし
、本発明がこの構成例のみに限定されることはない。
実施例
第１図に本発明の制御回路が図示されている。
この制御回路には、ＥＰＲＯＭ型の１つまたは２つのメ
モリセル（ベストモード）が含まれている。
モリセル（ベストモード）が含まれている。
このメモリセルにより、選択した情報に冗長性を与える
ことができる。各メモリセルは、絶縁ゲートを１つのみ
有するＥＲＰＯＭタイプのトランジスタで構成されてい
る。メモリセル１．２を構成するトランジスタのゲート
はセレクタ７に接続されている。このセレクタでは接続
端子１０に入力されたアドレスのデコードが行われる。
ことができる。各メモリセルは、絶縁ゲートを１つのみ
有するＥＲＰＯＭタイプのトランジスタで構成されてい
る。メモリセル１．２を構成するトランジスタのゲート
はセレクタ７に接続されている。このセレクタでは接続
端子１０に入力されたアドレスのデコードが行われる。
書込線上には、書込用レジスタ３が設置されている。こ
の書込用レジスタの２つある出力のそれぞれは、対応す
るメモリセル１または２の入力に接続されている。この
書込用レジスタの入力端子９には、この回路の外部にあ
り、正式のユーザーのみが使用することのできるプログ
ラム手段から書込データがあらかじめ供給されている。
の書込用レジスタの２つある出力のそれぞれは、対応す
るメモリセル１または２の入力に接続されている。この
書込用レジスタの入力端子９には、この回路の外部にあ
り、正式のユーザーのみが使用することのできるプログ
ラム手段から書込データがあらかじめ供給されている。
このような構成にすると、本発明をコード化法すなわち
暗号化法と組合せて情報保護の安全性を高めることがで
きる。
暗号化法と組合せて情報保護の安全性を高めることがで
きる。
メモリセルの読出線上には読出用増幅器４または５が設
置されている。この読出用増幅器はメモリアレイの任意
のメモリセルに通常備えられているものと同じである。
置されている。この読出用増幅器はメモリアレイの任意
のメモリセルに通常備えられているものと同じである。
これら読出用増幅器の出力はノードに接続されている。
このノードは、例えば接続用論理回路を用いて構成する
。論理回路としては例えばＮＡＮＤゲート６が考えられ
る。巳のＮＡＮＤゲートの出力８は、有効なメモリのア
ドレスをデコードする手段に接続されている。
。論理回路としては例えばＮＡＮＤゲート６が考えられ
る。巳のＮＡＮＤゲートの出力８は、有効なメモリのア
ドレスをデコードする手段に接続されている。
従って、本発明の方法においては、動作モード１つにメ
モリの所定のアドレス領域が関与する。
モリの所定のアドレス領域が関与する。
各アドレス領域は、一連の連続したアドレスで構成され
る。各アドレス領域は対ごとに分割されている。本発明
の目的は、本発明の回路の製造業者がメモリセル１と２
を選択してデータを記憶させた場合に、これらメモリセ
ル１と２にプログラムされた動作モードに対応しないア
ドレスにはいかなる場合にもアクセスできないようにす
ることである。
る。各アドレス領域は対ごとに分割されている。本発明
の目的は、本発明の回路の製造業者がメモリセル１と２
を選択してデータを記憶させた場合に、これらメモリセ
ル１と２にプログラムされた動作モードに対応しないア
ドレスにはいかなる場合にもアクセスできないようにす
ることである。
本発明の一実施例では、メモリは８にバイトのアドレス
をもつＥＰＲＯＭ型のメモリを使用する。
をもつＥＰＲＯＭ型のメモリを使用する。
動作モードは２つのみである。２つの対応するアドレス
領域は分離されていない。第１のアドレス領域にはこの
メモリの最初の４にバイトのアドレスが含まれ、第２の
アドレス領域にはこのメモリの８にバイト全部が含まれ
る。
領域は分離されていない。第１のアドレス領域にはこの
メモリの最初の４にバイトのアドレスが含まれ、第２の
アドレス領域にはこのメモリの８にバイト全部が含まれ
る。
第２図には本発明の回路が示されている。デコーダ１５
には、ＥＰＲＯＭ型メモリ２０の保護回路である制御回
路１３からの信号１４が入力される。この信号は、デコ
ーダがメモリ２０内でアドレス領域１８．１９のどちら
にアクセスするかを示す。デコーダ１５にはさらに、プ
ログラム論理ゲート列（ＰＬＡ）１１からのアドレス信
号ＡＤも入力される。このため、デコーダは出力用の２
つのアクセスバス１６と１７を備えている。各アクセス
バスは、メモリ２０用のアドレスデコーダの２つあるア
ドレス領域のいずれかにそれぞれ接続されている。
には、ＥＰＲＯＭ型メモリ２０の保護回路である制御回
路１３からの信号１４が入力される。この信号は、デコ
ーダがメモリ２０内でアドレス領域１８．１９のどちら
にアクセスするかを示す。デコーダ１５にはさらに、プ
ログラム論理ゲート列（ＰＬＡ）１１からのアドレス信
号ＡＤも入力される。このため、デコーダは出力用の２
つのアクセスバス１６と１７を備えている。各アクセス
バスは、メモリ２０用のアドレスデコーダの２つあるア
ドレス領域のいずれかにそれぞれ接続されている。
制御回路１３のメモリセルにプログラムするためには、
第１図の書込用レジスタ３と読出用増幅器４の出力に対
応するこの制御回路１３の入力を介して行う。プログラ
ム論理ゲート列（ＰＬＡ）１１は、プログラムする信号
レベルを決定するのに使用する。このプログラム論理ゲ
ート列の制御入力３１はヒユーズで保護されている。こ
のヒユーズが飛ぶと、制御回路１３のメモリセルの再プ
ログラムは不可能になる。
第１図の書込用レジスタ３と読出用増幅器４の出力に対
応するこの制御回路１３の入力を介して行う。プログラ
ム論理ゲート列（ＰＬＡ）１１は、プログラムする信号
レベルを決定するのに使用する。このプログラム論理ゲ
ート列の制御入力３１はヒユーズで保護されている。こ
のヒユーズが飛ぶと、制御回路１３のメモリセルの再プ
ログラムは不可能になる。
第３図に示したタイムチャートは、２つのアクセスバス
１６と１７の状態を示している。このタイムチャートか
ら、両バスは相補的にアクティブとなることがわかる。
１６と１７の状態を示している。このタイムチャートか
ら、両バスは相補的にアクティブとなることがわかる。
第４図にはメモリの一部分が描かれている。横が３メモ
リセルで高さが４メモリセルの正方形を。
リセルで高さが４メモリセルの正方形を。
形成して規則正しい構造が残るようにする。メモリセル
２２と２３を対２４にすることにより、本発明の方法で
プログラムを行うことが可能になる。
２２と２３を対２４にすることにより、本発明の方法で
プログラムを行うことが可能になる。
第１図は、本発明のメモｌＪｔルおよびこのメモリセル
を取り囲む付属回路のブロック図であり、第２図は、本
発明の回路全体のブロック図であり、 第３図は、本発明の回路の２つのバスの状態を示すタイ
ムチャートであり、 第４図は、メモリセルの構造図である。 （主な参照番号） １、 ２．２２．２３・・メモリ七ノへ３・・書込用レ
ジスタ、 ４．５・・読出用増幅器、 ６・・ＮＡＮＤゲート、 ７・・セレクタ、１１・・
プログラム論理ゲート列、
を取り囲む付属回路のブロック図であり、第２図は、本
発明の回路全体のブロック図であり、 第３図は、本発明の回路の２つのバスの状態を示すタイ
ムチャートであり、 第４図は、メモリセルの構造図である。 （主な参照番号） １、 ２．２２．２３・・メモリ七ノへ３・・書込用レ
ジスタ、 ４．５・・読出用増幅器、 ６・・ＮＡＮＤゲート、 ７・・セレクタ、１１・・
プログラム論理ゲート列、
Claims (9)
- （１）２進ワードのメモリ付回路等の電子集積回路の制
御方法であって、メモリ付回路の少なくとも１つのメモ
リセルにプログラムすることにより、各々上記メモリ付
回路の所定のアドレス領域に関係するメモリ付回路の少
なくとも２つある動作モードのうちの１つを選択するこ
とを特徴とする方法。 - （２）メモリ付集積回路であって、動作モード制御手段
に接続された単一の書込線と２本の読出線を有する、プ
ログラムされた２つの並列なメモリセルを備え、上記動
作モード制御手段内の内容に従い、メモリの所定のアド
レス領域が関与する上記集積回路の所定の動作モードが
選択されることを特徴とする回路。 - （３）上記書込線上に、各メモリセルに入力される２つ
の信号を出力する書込回路と、選択手段とを備えること
を特徴とする特許請求の範囲第２項に記載の回路。 - （４）上記各読出線上に、読出用増幅器と、２本の読出
線を接続するノードとを備えることを特徴とする特許請
求の範囲第２項に記載の回路。 - （５）上記ノードがＮＡＮＤゲートで構成されているこ
とを特徴とする特許請求の範囲第４項に記載の回路。 - （６）メモリは、放射線によりまたは電気的に消去可能
なＥＰＲＯＭタイプであり、上記２つのメモリセルの書
込線へのアクセス制御用のヒューズ手段を備えることを
特徴とする特許請求の範囲第２〜５項のいずれか１項に
記載の回路。 - （７）メモリセル全体のパターンを残しておき、モード
選択セル形成の際に集積回路のマスクの製作を容易にす
ることを特徴とする特許請求の範囲第２項に記載の回路
。 - （８）上記選択手段が、外部からアクセス可能な端子に
より構成されていることを特徴とする特許請求の範囲第
３項に記載の回路。 - （９）上記選択手段が、論理手段、例えば上記回路内の
プログラム論理ゲート列で構成されていることを特徴と
する特許請求の範囲第３項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8609358 | 1986-06-27 | ||
| FR8609358A FR2600795B1 (fr) | 1986-06-27 | 1986-06-27 | Procede de gestion d'un circuit electronique et circuit mettant en oeuvre un tel procede |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325748A true JPS6325748A (ja) | 1988-02-03 |
Family
ID=9336803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159543A Pending JPS6325748A (ja) | 1986-06-27 | 1987-06-26 | 電子回路の制御方法およびこの制御方法を実施するための回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0255414B1 (ja) |
| JP (1) | JPS6325748A (ja) |
| DE (1) | DE3767068D1 (ja) |
| FR (1) | FR2600795B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752405B2 (ja) * | 1988-12-14 | 1995-06-05 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
| GB2234611B (en) * | 1989-08-04 | 1993-09-01 | Motorola Inc | Memory system |
| US5032708A (en) * | 1989-08-10 | 1991-07-16 | International Business Machines Corp. | Write-once-read-once batteryless authentication token |
| FR2655737B1 (fr) * | 1989-12-08 | 1992-06-12 | Sgs Thomson Microelectronics | Detecteur de variation rapide d'alimentation de circuit integre. |
| FR2660795B1 (fr) * | 1990-04-10 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de detection de fusible. |
| FR2678094B1 (fr) * | 1991-06-20 | 1993-10-08 | France Telecom | Carte a memoire de comptage de donnees et appareil de lecture. |
| DE602004020414D1 (de) | 2003-02-24 | 2009-05-20 | St Microelectronics Sa | Verfahren und Vorrichtung zur Auswahl der Betriebsart einer Integrierten Schaltung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420299B2 (ja) * | 1974-06-03 | 1979-07-21 | ||
| US4521853A (en) * | 1982-06-30 | 1985-06-04 | Texas Instruments Incorporated | Secure microprocessor/microcomputer with secured memory |
| JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
-
1986
- 1986-06-27 FR FR8609358A patent/FR2600795B1/fr not_active Expired - Lifetime
-
1987
- 1987-06-23 DE DE8787401435T patent/DE3767068D1/de not_active Expired - Fee Related
- 1987-06-23 EP EP87401435A patent/EP0255414B1/fr not_active Expired - Lifetime
- 1987-06-26 JP JP62159543A patent/JPS6325748A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0255414B1 (fr) | 1990-12-27 |
| EP0255414A1 (fr) | 1988-02-03 |
| FR2600795A1 (fr) | 1987-12-31 |
| FR2600795B1 (fr) | 1990-11-09 |
| DE3767068D1 (de) | 1991-02-07 |
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