JPH0564361B2 - - Google Patents
Info
- Publication number
- JPH0564361B2 JPH0564361B2 JP26684984A JP26684984A JPH0564361B2 JP H0564361 B2 JPH0564361 B2 JP H0564361B2 JP 26684984 A JP26684984 A JP 26684984A JP 26684984 A JP26684984 A JP 26684984A JP H0564361 B2 JPH0564361 B2 JP H0564361B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- circuit
- output
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003607 modifier Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シーケンス制御装置に係わり、特に
メモリデータのビツトモデイフアイ回路に関す
る。
メモリデータのビツトモデイフアイ回路に関す
る。
従来の技術
シーケンス制御においては、１ビツト単位の論
理演酸が実行され、１ビツト単位でのメモリの書
込み、読出しが必要とされる。また、データ処理
機能を有するシーケンス制御装置ではバイト単位
でメモリ書込、読出しできることも必要とされて
いる。
理演酸が実行され、１ビツト単位でのメモリの書
込み、読出しが必要とされる。また、データ処理
機能を有するシーケンス制御装置ではバイト単位
でメモリ書込、読出しできることも必要とされて
いる。
従来、この種の装置として第２図に示すものが
ある（特開昭59−43405号公報参照）。１ビツト×
Ｎ容量のメモリ素子１ａ〜１ｎは、バイトアドレ
スバス２で同じアドレスが選択され、デコーダ３
によるビツトアドレスのデコード信号をアンドゲ
ート回路４を通してチツプセレクト信号として与
えられることで１つのメモリ素子の１つのアドレ
スが選択される。また、メモリ素子１ａ〜１ｎの
書込み、読出しは端子Ｗ／Ｒによつて制御され
る。メモリ素子１ａ〜１ｎのデータ入出力線はオ
アゲート５の入力に接続され、読出された１ビツ
トテータが端子bitに取出される。また、１ビツ
トデータの書込みには端子bitに１ビツトデータ
が印加され、３ステート出力を持つゲート回路６
の能動状態を経て選択されたメモリ素子１ａ〜１
ｎに書込まれる。この場合、端子ｂ／Ｂに与えら
れるビツト／バイド切換指令によつてゲート回路
６が能動状態にされる。端子Ｂはバイトデータ端
子であり、この端子を使つてメモリ素子１ａ〜１
ｎの各１ビツト割当てによるバイトデータの書込
み、読出しが行なわれる。７は各データ線のター
ミナル抵抗、８はオアゲート５の出力保護用抵抗
である。
ある（特開昭59−43405号公報参照）。１ビツト×
Ｎ容量のメモリ素子１ａ〜１ｎは、バイトアドレ
スバス２で同じアドレスが選択され、デコーダ３
によるビツトアドレスのデコード信号をアンドゲ
ート回路４を通してチツプセレクト信号として与
えられることで１つのメモリ素子の１つのアドレ
スが選択される。また、メモリ素子１ａ〜１ｎの
書込み、読出しは端子Ｗ／Ｒによつて制御され
る。メモリ素子１ａ〜１ｎのデータ入出力線はオ
アゲート５の入力に接続され、読出された１ビツ
トテータが端子bitに取出される。また、１ビツ
トデータの書込みには端子bitに１ビツトデータ
が印加され、３ステート出力を持つゲート回路６
の能動状態を経て選択されたメモリ素子１ａ〜１
ｎに書込まれる。この場合、端子ｂ／Ｂに与えら
れるビツト／バイド切換指令によつてゲート回路
６が能動状態にされる。端子Ｂはバイトデータ端
子であり、この端子を使つてメモリ素子１ａ〜１
ｎの各１ビツト割当てによるバイトデータの書込
み、読出しが行なわれる。７は各データ線のター
ミナル抵抗、８はオアゲート５の出力保護用抵抗
である。
発明が解決しようとする問題点
従来のシーケンス制御装置は、ビツトモデイフ
アイにメモリ素子として複数個必要となり、シー
ケンス制御装置のCPU部のスペース増、コスト
上昇等の問題があつた。
アイにメモリ素子として複数個必要となり、シー
ケンス制御装置のCPU部のスペース増、コスト
上昇等の問題があつた。
問題点を解決するための手段と作用
本発明は、メモリからの１ワードの読出しデー
タを一時記憶するラツチ回路と、このラツチ回路
のうちの１ビツトをビツト選択信号によつて選択
するマルチプレクサと、このマルチプレクサの選
択ビツトデータと書込みビツトデータの一致、不
一致を検出する排他的論理和と、この排他的論理
和の不一致出力で前記ビツト選択信号のデコード
出力を得るデコーダと、前記ラツチ回路の記憶デ
ータのうち前記デコーダのデコード出力に一致す
るビツトデータを反転させる排他的論理和回路
と、この排他的論理和回路のワードデータ出力を
メモリ側へ出力する出力ゲート回路とを備え、変
更を必要とするビツトデータをマルチプレクサで
抽出し、この抽出ビツトデータと書込みビツトデ
ータの排他的論理和によつてビツトモデイフアイ
の決定をするものである。
タを一時記憶するラツチ回路と、このラツチ回路
のうちの１ビツトをビツト選択信号によつて選択
するマルチプレクサと、このマルチプレクサの選
択ビツトデータと書込みビツトデータの一致、不
一致を検出する排他的論理和と、この排他的論理
和の不一致出力で前記ビツト選択信号のデコード
出力を得るデコーダと、前記ラツチ回路の記憶デ
ータのうち前記デコーダのデコード出力に一致す
るビツトデータを反転させる排他的論理和回路
と、この排他的論理和回路のワードデータ出力を
メモリ側へ出力する出力ゲート回路とを備え、変
更を必要とするビツトデータをマルチプレクサで
抽出し、この抽出ビツトデータと書込みビツトデ
ータの排他的論理和によつてビツトモデイフアイ
の決定をするものである。
実施例
第１図は本発明の一実施例を示す回路図であ
る。メモリ１１はデータバス１２を介してラツチ
回路１３と出力ゲート回路１４に結合され、メモ
リ１１からの１ワード（又は１バイド）の読出し
データはラツチ回路１３に一時記憶されるし、出
力ゲート回路１４からの１ワード（又は１バイ
ト）の出力データはメモリ１１に書込まれる。ラ
ツチ回路１３の出力側は排他的論理和回路１５に
その入力線１６で接続され、またマルチプレクサ
１７にその入力線１８で接続される。マルチプレ
クサ１７はビツトアドレス信号がビツト選択信号
として入力され、この信号によつてラツチ回路１
３の記憶する１ワード（又は１バイト）のデータ
のうちの１ビツトを選択する。排他的論理和１９
はマルチプレクサ１７が選択したビツトデータと
１ビツトの書込みデータとを入力としての両者の
一致、不一致を検出する。デコーダ２０は排他的
論理和１９の検出出力をイネーブル入力とされて
その不一致出力によつてイネーブル状態になり、
ビツトアドレスデータをデコード入力としてその
デコード出力を得る。インバータ回路２１はデコ
ーダ２０の各デコード端子の反転出力を得、これ
ら出力を排他的論理和回路１５の他方の入力とす
る。排他的論理和回路１５は、ラツチ回路１３の
記憶データとデコーダ２０の各デコード出力との
ビツト桁が一致するよう入力接続される。排他的
論理和回路１５の各ビツト出力は出力ゲート回路
１４と接続線２２で結合され、該ゲート回路１４
を介してバス１２に出力される。
る。メモリ１１はデータバス１２を介してラツチ
回路１３と出力ゲート回路１４に結合され、メモ
リ１１からの１ワード（又は１バイド）の読出し
データはラツチ回路１３に一時記憶されるし、出
力ゲート回路１４からの１ワード（又は１バイ
ト）の出力データはメモリ１１に書込まれる。ラ
ツチ回路１３の出力側は排他的論理和回路１５に
その入力線１６で接続され、またマルチプレクサ
１７にその入力線１８で接続される。マルチプレ
クサ１７はビツトアドレス信号がビツト選択信号
として入力され、この信号によつてラツチ回路１
３の記憶する１ワード（又は１バイト）のデータ
のうちの１ビツトを選択する。排他的論理和１９
はマルチプレクサ１７が選択したビツトデータと
１ビツトの書込みデータとを入力としての両者の
一致、不一致を検出する。デコーダ２０は排他的
論理和１９の検出出力をイネーブル入力とされて
その不一致出力によつてイネーブル状態になり、
ビツトアドレスデータをデコード入力としてその
デコード出力を得る。インバータ回路２１はデコ
ーダ２０の各デコード端子の反転出力を得、これ
ら出力を排他的論理和回路１５の他方の入力とす
る。排他的論理和回路１５は、ラツチ回路１３の
記憶データとデコーダ２０の各デコード出力との
ビツト桁が一致するよう入力接続される。排他的
論理和回路１５の各ビツト出力は出力ゲート回路
１４と接続線２２で結合され、該ゲート回路１４
を介してバス１２に出力される。
こうした構成により、メモリ１１から読された
１ワード（又は１バイト）のデータは、ラツチ回
路１３で一時記憶され、そのうちの１ビツトがマ
ルチプレクサ１７でビツト選択信号に基づいて選
択され、この選択さたビツトデータが排他的論理
和１９で書込みデータとの一致、不一致が検出さ
れ、不一致のときに当該ビツトデータの反転した
出力がデコーダ２０から取出され、排他的論理和
回路１５によつて選択されたビツトのみを反転し
て出力ゲート回路１４を経てメモリ１１側へビツ
トモデイフアイしたデータとして取出される。
１ワード（又は１バイト）のデータは、ラツチ回
路１３で一時記憶され、そのうちの１ビツトがマ
ルチプレクサ１７でビツト選択信号に基づいて選
択され、この選択さたビツトデータが排他的論理
和１９で書込みデータとの一致、不一致が検出さ
れ、不一致のときに当該ビツトデータの反転した
出力がデコーダ２０から取出され、排他的論理和
回路１５によつて選択されたビツトのみを反転し
て出力ゲート回路１４を経てメモリ１１側へビツ
トモデイフアイしたデータとして取出される。
発明の効果
本発明によれば、ビツトモデイフアイにマルチ
プレクサで当該ビツト桁を抽出し、この抽出ビツ
ト桁のデータと書込みデータの一致、不一致で当
該桁のビツトを反転させるため、回路構成上は従
来のような比較的容量の大きいメモリ素子を不要
にして比較的ローコスト、小スペースの構成にで
きる効果がある。
プレクサで当該ビツト桁を抽出し、この抽出ビツ
ト桁のデータと書込みデータの一致、不一致で当
該桁のビツトを反転させるため、回路構成上は従
来のような比較的容量の大きいメモリ素子を不要
にして比較的ローコスト、小スペースの構成にで
きる効果がある。
第１図は本発明の一実施例を示す回路図、第２
図は従来のシーケンス制御装置のビツトモデイフ
アイ回路図である。 １１……メモリ、１３……ラツチ回路、１４…
…出力ゲート回路、１５……排他的論理和回路、
１７……マルチプレクサ、１９……排他的論理
和、２０……デコーダ、２１……インバータ回
路。
図は従来のシーケンス制御装置のビツトモデイフ
アイ回路図である。 １１……メモリ、１３……ラツチ回路、１４…
…出力ゲート回路、１５……排他的論理和回路、
１７……マルチプレクサ、１９……排他的論理
和、２０……デコーダ、２１……インバータ回
路。
Claims (1)
- １ メモリからの１ワードの読出しデータを一時
記憶するラツチ回路と、このラツチ回路のうち１
ビツトをビツト選択信号によつて選択するマルチ
プレクサと、このマルチプレクサの選択ビツトデ
ータと書込みビツトデータの一致、不一致を検出
する排他的論理和と、この排他的論理和の不一致
出力で前記ビツト選択信号のデコード出力を得る
デコーダと、前記ラツチ回路の記憶データのうち
前記デコーダのデコード出力に一致するビツトデ
ータを反転させる排他的論理和回路と、この排他
的論理和回路のワードデータ出力を前記メモリ側
へ出力する出力ゲート回路とを備えたことを特徴
とするシーケンス制御装置のビツトモデイフアイ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26684984A JPS61143808A (ja) | 1984-12-18 | 1984-12-18 | シ−ケンス制御装置のビツトモデイフアイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26684984A JPS61143808A (ja) | 1984-12-18 | 1984-12-18 | シ−ケンス制御装置のビツトモデイフアイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143808A JPS61143808A (ja) | 1986-07-01 |
| JPH0564361B2 true JPH0564361B2 (ja) | 1993-09-14 |
Family
ID=17436515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26684984A Granted JPS61143808A (ja) | 1984-12-18 | 1984-12-18 | シ−ケンス制御装置のビツトモデイフアイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143808A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3972961B2 (ja) | 1995-03-10 | 2007-09-05 | 新日本石油株式会社 | 揺動型アクチュエータ及びその製造方法 |
-
1984
- 1984-12-18 JP JP26684984A patent/JPS61143808A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61143808A (ja) | 1986-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4748594A (en) | Integrated circuit device having a memory and majority logic | |
| US4103823A (en) | Parity checking scheme for detecting word line failure in multiple byte arrays | |
| EP0057096A2 (en) | Information processing unit | |
| JPH0564361B2 (ja) | ||
| JPH0734184B2 (ja) | チップ選択端子対を備える半導体装置 | |
| JPS6325748A (ja) | 電子回路の制御方法およびこの制御方法を実施するための回路 | |
| KR950008440B1 (ko) | 비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 | |
| JPH0365745A (ja) | Ｉｃカード | |
| JPS623520B2 (ja) | ||
| KR890004855Y1 (ko) | 직접 메모리 억세스 장치의 어드레스 확장회로 | |
| JP3965620B2 (ja) | 記憶装置および記憶方法並びにデータ処理システム | |
| JPS6357819B2 (ja) | ||
| JPH064480Y2 (ja) | 半導体記憶装置 | |
| KR200155592Y1 (ko) | 메모리 테스트회로 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| JPH023164A (ja) | デュアル・ポート・メモリ | |
| JPH0235700A (ja) | メモリ回路 | |
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| JPS59113600A (ja) | 高信頼記憶回路装置 | |
| KR100453737B1 (ko) | 디지털데이터 저장장치 | |
| KR100258901B1 (ko) | 컬럼 리던던시 제어회로 | |
| SU1126957A1 (ru) | Устройство дл обработки прерываний | |
| JPS6118832B2 (ja) | ||
| JPS585128U (ja) | エンコ−ド回路 | |
| JPS61231640A (ja) | メモリ制御装置 |