JPS585128U - エンコ−ド回路 - Google Patents
エンコ−ド回路Info
- Publication number
- JPS585128U JPS585128U JP9690381U JP9690381U JPS585128U JP S585128 U JPS585128 U JP S585128U JP 9690381 U JP9690381 U JP 9690381U JP 9690381 U JP9690381 U JP 9690381U JP S585128 U JPS585128 U JP S585128U
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- JP
- Japan
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- bit
- data
- output
- memory
- memories
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図はメモリの一例を説明するための図、第2図は本
考案の一実施例の構成を示すブロック図である。 1.2・・・・・・第1、第2のメモリ、3.4・・・
・・・インバータ、5,6・・・・・・プルアッフ抵抗
。 補正 昭56. 7.30 実用新案登録請求の範囲、図面の簡単な説明を次のよう
に補正する。 O実用新案登録請求の範囲 複数の入力信号線のうち1つが「1」その他が「0」と
なったときに「1」となった信号線に対応する複数ビッ
トの2進符号を出力するエンコード回路において、前記
2進符号のビット数+1ビット以上のビット数のデータ
を複数個記憶する記憶能力を有し記憶データを個別に読
み出すためのアドレスデータが各ビットのうち1ビツト
のみが「1」その他のビットがすべて「0」であるアド
レスにのみそれぞれ予定の前記2進符号に1ビツトの予
め定めた値の制御ビットを付加したエンコードデータを
記憶せしめ、その他のアドレスには少なくとも前記制御
ビットについて前記エンコードデータとは値の異なるデ
ータを記憶せしめた複数個のメモリを用い、前記複数の
入力信号線からの入力を前記メモリのアドレス入力端に
それぞれ予定のごとく入力せしめ前記各メモリのデータ
出力端の前記2進符号出力端を互に並列に結合して外部
出力として導出するとともに前記各メモリの前記制御ビ
ット出力端の出力番他のメモリの出力制御入力端に与え
当該メモリのデータ出力を阻止させる構成としたことを
特徴とするエンコード回路。 図面の簡単な説明 第1図はメモリの一例を説明するための図、第2図は本
考案の一実施例の構成を示すブロック図である。 1.2・・・・・・第1、第2のメモリ、3.4・・・
・・・インバータ、5,6・・・・・・プルアップ抵抗
。
考案の一実施例の構成を示すブロック図である。 1.2・・・・・・第1、第2のメモリ、3.4・・・
・・・インバータ、5,6・・・・・・プルアッフ抵抗
。 補正 昭56. 7.30 実用新案登録請求の範囲、図面の簡単な説明を次のよう
に補正する。 O実用新案登録請求の範囲 複数の入力信号線のうち1つが「1」その他が「0」と
なったときに「1」となった信号線に対応する複数ビッ
トの2進符号を出力するエンコード回路において、前記
2進符号のビット数+1ビット以上のビット数のデータ
を複数個記憶する記憶能力を有し記憶データを個別に読
み出すためのアドレスデータが各ビットのうち1ビツト
のみが「1」その他のビットがすべて「0」であるアド
レスにのみそれぞれ予定の前記2進符号に1ビツトの予
め定めた値の制御ビットを付加したエンコードデータを
記憶せしめ、その他のアドレスには少なくとも前記制御
ビットについて前記エンコードデータとは値の異なるデ
ータを記憶せしめた複数個のメモリを用い、前記複数の
入力信号線からの入力を前記メモリのアドレス入力端に
それぞれ予定のごとく入力せしめ前記各メモリのデータ
出力端の前記2進符号出力端を互に並列に結合して外部
出力として導出するとともに前記各メモリの前記制御ビ
ット出力端の出力番他のメモリの出力制御入力端に与え
当該メモリのデータ出力を阻止させる構成としたことを
特徴とするエンコード回路。 図面の簡単な説明 第1図はメモリの一例を説明するための図、第2図は本
考案の一実施例の構成を示すブロック図である。 1.2・・・・・・第1、第2のメモリ、3.4・・・
・・・インバータ、5,6・・・・・・プルアップ抵抗
。
Claims (1)
- 複数の入力信号線のうち1つが「1」その他が「0」と
なったときに「1」となった信号線に対応する複数ビッ
トの2進符号を出力するエンコード回路において、前記
2進符号のビット数+1ビット以上のビット数のデータ
を複数個記憶する信憶能力を有し信憶データを個別に読
み出すためのアドレスデータが各ビットのうち1ビツト
のみが「1」その他のビットがすべて「0」であるアド
レスにのみそれぞれ予定の前記2進符号に1ビツトの予
め定めた値の制御ビットを付加したエンコードデータを
記憶せしめ、その他のアドレスには少な(とも前記制御
ビットについて前記エンコードデータとは値の異なるデ
ータを記憶せしめた複数個のメモリを用い、前記複数の
入力信号線からの入力を前記メモリのアドレス入力端に
それぞれ予定のごとく入力せしめ前記各メモリのデータ
出力端の前記2進符号出力端を互に並列に結合して外部
出力として導出するとともに前記各メモリの前記制御ビ
ット出力端の出力を他のメモリの出力制御入力端に与え
当該メモリのデータ出力を阻止させる構成としたことを
特徴とするエンコード回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9690381U JPS585128U (ja) | 1981-06-30 | 1981-06-30 | エンコ−ド回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9690381U JPS585128U (ja) | 1981-06-30 | 1981-06-30 | エンコ−ド回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS585128U true JPS585128U (ja) | 1983-01-13 |
Family
ID=29891729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9690381U Pending JPS585128U (ja) | 1981-06-30 | 1981-06-30 | エンコ−ド回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS585128U (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6466423A (en) * | 1987-08-22 | 1989-03-13 | Daimler Benz Ag | Crank device for v type internal combustion engine |
JPH0368611U (ja) * | 1989-11-07 | 1991-07-05 |
-
1981
- 1981-06-30 JP JP9690381U patent/JPS585128U/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6466423A (en) * | 1987-08-22 | 1989-03-13 | Daimler Benz Ag | Crank device for v type internal combustion engine |
JPH0368611U (ja) * | 1989-11-07 | 1991-07-05 |
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