SU1564633A1

SU1564633A1 - Устройство адресации оперативной пам ти

Info

Publication number: SU1564633A1
Application number: SU867774235A
Authority: SU
Inventors: Клаус ШРЕТЕР; Герхард Вайсбах; Хельмут Кеснер; Эрих Маут
Original assignee: Феб Эрфурт Электроник "Фридрих Энгельс" (Инопредприятие)
Priority date: 1985-09-02
Filing date: 1986-07-21
Publication date: 1990-05-15
Also published as: CS264050B1; DE3619613A1; HUT44347A; BG47321A1; HU196004B

Abstract

Изобретение относитс к вычислительной технике и предназначено дл реализации простого взаимодействи с оперативной пам тью микропроцессорных систем. Цель изобретени - уменьшение аппаратурных затрат. Устройство содержит генератор адреса, выполненный, например, в виде счетчика 3 адреса, который формирует адреса дл блока 4 пам ти чередующихс адресов данных и кодов операции. Младший разр д счетчика 3 позвол ет стробировать ключи адреса данных 5 и кода операции 9 поочередно в противофазе, что достигаетс введением элемента НЕ 12. Один разр д кода операции используетс дл выбора пол данных в оперативной пам ти 6 с помощью коммутатора 11 данных. Данные, выбранные на первом шаге тактировани счетчика 3, поступают на информационный вход-выход процессора 10 вместе с кодом операции, выбранным на втором шаге. Коммутатор 11 позвол ет адресовать до 512 переменных при использовании одного байта дл адресации пам ти 6. 2 з.п.ф-лы, 1 ил.

Description

ел

2

ОЭ 00

со

Изобретение относитс к вычислительной технике и предназначено дл реализации простого взаимодействи с оперативной пам тью микропроцессорны систем.

Известно устройство дл адресации оперативной пам ти (авторское свидетельство СССР № 401997, кл. G 06 F 9/00 9 1971), которое позвол ет адресовать данные и команды, хран щиес в оперативной пам ти, однако требует больших аппаратурных затрат дл реализации.

Цель изобретени - уменьшение аппаратурных затрат„

На чертеже схематически представлено включение устройства в состав системы, содержащей, по крайней мере , процессор 10 и оперативную пам ть 6. Устройство содержит генератор адреса, который может быть выполнен в виде счетчика 3 адреса, блок 4 пам ти чередующихс адресов данных И кодов операции, ключ 5 адреса данных , ключ 9 кода операции, коммутатор 11 данных и элемент НЕ 12. Цифрами у пиний св зи на чертеже обозначена разр дность шин. Цепи тактировани и записи чтени , а также схемы буфери- ровани сигналов на чертеже не показаны и определ ютс конкретной реализацией изобретени .

В блоке 4 записываютс чередующиес адреса данных и кодов операций, Причем один разр д кода операции используетс дл кодировани пол данных , считываемого или записываемого в пам ти 6, Этот разр д используетс дл управлени коммутатором 31 данных . В предлагаемом варианте реали зации ключи 5 и 9 работают поочередно в противофазе, что достигаетс подключением управл ющих входов ключей непосредственно (дл ключа 5) и через элемент НЕ 12 (дл ключа 9) к выходу младшего разр да счетчика 3 ад ;эеса„

Устройство работает следующим образом .W

На первом шаге из блока 4 считываетс первый байт - адрес данных, который через открытый ключ 5 передаетс на вход адреса оперативной пам ти 6. В это врем ключ 9 заблокиро- 5 нан инверсным управл ющим сигналом с выхода счетчика 3 и первый байт не может попасть в процессор 10.

5

10

5

0

На втором шаге из блока 4 считываетс второй байт - код операции, который в св зи с изменением значени младшего разр да счетчика 3 передаетс через открытый ключ 9 в процессор 10 и одним разр дом управл ет коммутатором 11. На информационный вход- выход процессора 10 поступают данные , содержащиес в пам ти 6 по указанному на первом шаге адресу Выбор пол данных осуществл етс коммутатором 1 S .

Таким образом, за два обращени к пам ти 6 в процессоре 10 по вл ютс код операции и данные, подлежащие обработке .

На третьем шаге результат обработки может быть записан из процессора 10 в пам ть 6. При этом дл хранени входных и выходных переменных может использоватьс первое поле данных в пам ти 6, а дл хранени промежуточных значений - второе поле данных.

В результате за два обращени к пам ти оказываетс возможным адресовать до 512 переменных в пам ти 6 и сформировать код операции при использовании восьмиразр дного блока 4.

рмула изобретени

Claims

1. Устройство адресации оперативной пам ти, содержащее генератор адреса , ключ адреса данных и ключ кода операции, отличающеес тем, что, с целью уменьшени аппаратурных затрат, оно содержит блок пам ти чередующихс адресов данных и кодов операции, адресный вход и выход которого соединены с выходом генератора адреса и с поразр дно объединенными информационными входами ключей адреса данных и кода операции соответственно, двунаправленный коммутатор данных, первый, второй и третий информационные входы-выходы которого вл ютс входами-выходами устройства дл подключени к информационному входу-выходу процессора и к первому и второму информационным входам-выходам оперативной пам ти соответственно , выходы ключей адреса данных и кода операции вл ютс выходами адреса данных и кода операции- устройства соответственно, управл ющий вход двунаправленного коммутатора данных

515646336

подключен к соответствующему разр дудинен с управл ющим входом ключа ковыхода ключа кода операции.да операции.

2. Устройство по п.1, о т л и чающеес тем, что оно содер-

3. Устройство по пп. 1 и 2, о т жит элемент НЕ, вход которого вл ет-личающеес тем, что генерас управл ющим входом устройства итор адреса выполнен в виде счетчика,

соединен с управл ющим входом ключавыход младшего разр да которого соедиадреса данных, выход элемента НЕ сое-нен с управл ющим входом устройства.