JPH0675610A - プログラマブルコントローラの表示装置 - Google Patents
プログラマブルコントローラの表示装置Info
- Publication number
- JPH0675610A JPH0675610A JP4226676A JP22667692A JPH0675610A JP H0675610 A JPH0675610 A JP H0675610A JP 4226676 A JP4226676 A JP 4226676A JP 22667692 A JP22667692 A JP 22667692A JP H0675610 A JPH0675610 A JP H0675610A
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- JP
- Japan
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- status
- control points
- memory
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- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】高速且つ多用な制御を最少限のI/O制御点数
で実現できるプログラマブルコントローラの表示装置を
提供するにある。 【構成】ステータス発生回路13はI/Oを入力制御点
数用スイッチSW1 と、出力制御点数用スイッチSW2
とによる設定でI/Oの制御点数を可変することがで
き、そのステータスをPC4に返送する。メモリアドレ
ス変換回路14はステータス発生回路13のアドレスを
共有メモリ8のメモリマップに変換する。メモリマップ
に形成されるビット指定領域及びキー出力領域のビット
単位のデータを書き込む領域はI/Oに割り当てられ、
且つI/O制御点数によりその容量が可変される。
で実現できるプログラマブルコントローラの表示装置を
提供するにある。 【構成】ステータス発生回路13はI/Oを入力制御点
数用スイッチSW1 と、出力制御点数用スイッチSW2
とによる設定でI/Oの制御点数を可変することがで
き、そのステータスをPC4に返送する。メモリアドレ
ス変換回路14はステータス発生回路13のアドレスを
共有メモリ8のメモリマップに変換する。メモリマップ
に形成されるビット指定領域及びキー出力領域のビット
単位のデータを書き込む領域はI/Oに割り当てられ、
且つI/O制御点数によりその容量が可変される。
Description
【0001】
【産業上の利用分野】本発明は、プログラマブルコント
ローラの表示装置に関する。
ローラの表示装置に関する。
【0002】
【従来の技術】図6はプログラマブルコントローラを用
いたシステムを示しており、電源部1、CPUユニット
2、通信ユニット3等からなるプログラマブルコントロ
ーラ(以下PCと略す)4には各種I/Oユニット5が
接続されるとともに、RS485、マルチドロップ等を
用いたリモートI/Oにより表示装置6が接続されてい
る。
いたシステムを示しており、電源部1、CPUユニット
2、通信ユニット3等からなるプログラマブルコントロ
ーラ(以下PCと略す)4には各種I/Oユニット5が
接続されるとともに、RS485、マルチドロップ等を
用いたリモートI/Oにより表示装置6が接続されてい
る。
【0003】表示装置6はPCのラダー図等を表示する
ために用いるもので、PC4に対してスレーブユニット
回路12を介してPC用ステータスセット回路7からI
/Oの制御点数が夫々16点ずつ確保された共有メモリ
8を備えたものであるという固定のステータスを返すよ
うになっている。共有メモリ8は表示器用CPU9との
間でデータの受け渡しを行なうためのメモリであり、表
示器用CPU9は共有メモリ8を通じてPC4からの表
示用のデータを受け取り、液晶表示器9に表示させた
り、キー(図示せず)出力を共有メモリ8を介してPC
4側へ送る等の制御を行なう。メモリ11は表示動作用
のメモリである。
ために用いるもので、PC4に対してスレーブユニット
回路12を介してPC用ステータスセット回路7からI
/Oの制御点数が夫々16点ずつ確保された共有メモリ
8を備えたものであるという固定のステータスを返すよ
うになっている。共有メモリ8は表示器用CPU9との
間でデータの受け渡しを行なうためのメモリであり、表
示器用CPU9は共有メモリ8を通じてPC4からの表
示用のデータを受け取り、液晶表示器9に表示させた
り、キー(図示せず)出力を共有メモリ8を介してPC
4側へ送る等の制御を行なう。メモリ11は表示動作用
のメモリである。
【0004】
【発明が解決しようとする課題】ところで上記の従来例
の表示装置6ではPC4側でI/Oの制御点数固定のユ
ニットと判別され、表示データの転送は勿論のこと、文
字の反転等は共有メモリ8を通じてデータのリード/ラ
イトを行なう必要があり、また高速なI/Oは常に使用
されると考えられる画面の切換、キー出力に優先的に割
り振られるようなっていた。そのため文字の反転或いは
文字重書き等を用い、しかも複数台の表示装置6をシス
テムに接続している場合、PC4側から各表示装置6に
対するデータのリード/ライトの間隔が長くなって、夫
々の画面表示変化の反応が遅くなるという問題があっ
た。
の表示装置6ではPC4側でI/Oの制御点数固定のユ
ニットと判別され、表示データの転送は勿論のこと、文
字の反転等は共有メモリ8を通じてデータのリード/ラ
イトを行なう必要があり、また高速なI/Oは常に使用
されると考えられる画面の切換、キー出力に優先的に割
り振られるようなっていた。そのため文字の反転或いは
文字重書き等を用い、しかも複数台の表示装置6をシス
テムに接続している場合、PC4側から各表示装置6に
対するデータのリード/ライトの間隔が長くなって、夫
々の画面表示変化の反応が遅くなるという問題があっ
た。
【0005】本発明は、上述の問題点に鑑みて為された
もので、その目的とするところは高速なI/Oの点数を
可変することができて高速且つ多用な制御を最少限のI
/Oの制御点数で実現できるプログラマブルコントロー
ラの表示装置を提供するにある。
もので、その目的とするところは高速なI/Oの点数を
可変することができて高速且つ多用な制御を最少限のI
/Oの制御点数で実現できるプログラマブルコントロー
ラの表示装置を提供するにある。
【0006】
【課題を解決するための手段】本発明は、上述の目的を
達成するために、表示器と、この表示器を制御する表示
器用CPUと、プログラマブルコントローラと表示器用
CPUとの間のデータの受渡し用の共有メモリと、I/
Oの制御点数を可変設定してこの設定したI/Oの制御
点数を示すステータスを発生するステータス発生回路
と、ステータス発生回路の発生ステータスを読み取り認
識してプログラマブルコントローラへ返送する手段と、
ステータス発生回路で発生するアドレスを共有メモリの
メモリマップに変換するメモリアドレス変換回路とから
なり、共有メモリのメモリマップに形成されたビット単
位で扱われる制御データを書き込むビット領域及びキー
出力領域をI/Oに割り当てるとともに、これら領域容
量を上記I/Oの制御点数に応じて可変するものであ
る。
達成するために、表示器と、この表示器を制御する表示
器用CPUと、プログラマブルコントローラと表示器用
CPUとの間のデータの受渡し用の共有メモリと、I/
Oの制御点数を可変設定してこの設定したI/Oの制御
点数を示すステータスを発生するステータス発生回路
と、ステータス発生回路の発生ステータスを読み取り認
識してプログラマブルコントローラへ返送する手段と、
ステータス発生回路で発生するアドレスを共有メモリの
メモリマップに変換するメモリアドレス変換回路とから
なり、共有メモリのメモリマップに形成されたビット単
位で扱われる制御データを書き込むビット領域及びキー
出力領域をI/Oに割り当てるとともに、これら領域容
量を上記I/Oの制御点数に応じて可変するものであ
る。
【0007】
【作用】本発明の構成によれば共有メモリのメモリマッ
プに形成されたビット単位で扱われる制御データを書き
込むビット領域及びキー出力領域をI/Oに割り当てる
とともに、これら領域容量を上記I/Oの制御点数に応
じて可変するため、文字の反転や文字重ね書き等の制御
データをI/Oに割り当てることができ、しかもI/O
の制御点数をメモリマッピングに応じて可変することが
できるため、プログラマブルコントローラに複数の表示
装置を接続しても高速な画面変化の応答が得られる。
プに形成されたビット単位で扱われる制御データを書き
込むビット領域及びキー出力領域をI/Oに割り当てる
とともに、これら領域容量を上記I/Oの制御点数に応
じて可変するため、文字の反転や文字重ね書き等の制御
データをI/Oに割り当てることができ、しかもI/O
の制御点数をメモリマッピングに応じて可変することが
できるため、プログラマブルコントローラに複数の表示
装置を接続しても高速な画面変化の応答が得られる。
【0008】
【実施例】以下本発明を実施例により説明する。図1は
本発明の一実施例の全体構成を示しており、本実施例で
は従来のPC用ステータスセット回路7の代わりに、ス
テータス発生回路13と、メモリアドレス変換回路14
とを設けている。
本発明の一実施例の全体構成を示しており、本実施例で
は従来のPC用ステータスセット回路7の代わりに、ス
テータス発生回路13と、メモリアドレス変換回路14
とを設けている。
【0009】ステータス発生回路13はI/Oの制御点
数を入力点数用スイッチSW1 と、出力点数用スイッチ
SW2 との設定により、0点、64点、128点、19
2点、256点の各制御点数を入力と出力とに夫々4ス
ロットで専有するというステータスをさせる論理回路及
びデータバス読み書き切り換え回路とからなる。またメ
モリアドレス変換回路14はステータス発生回路13か
ら発生するアドレスを図4に示すメモリマップに変換す
る論理回路よりなる。
数を入力点数用スイッチSW1 と、出力点数用スイッチ
SW2 との設定により、0点、64点、128点、19
2点、256点の各制御点数を入力と出力とに夫々4ス
ロットで専有するというステータスをさせる論理回路及
びデータバス読み書き切り換え回路とからなる。またメ
モリアドレス変換回路14はステータス発生回路13か
ら発生するアドレスを図4に示すメモリマップに変換す
る論理回路よりなる。
【0010】図2はステータスセット回路10の入力側
の論理回路の構成を示しており、4接点のロータリスイ
ッチスイッチからなるスイッチSW1 で0点、64点の
選択が各スロット毎に行なえ、この選択した値に基づい
てデコード回路12よりマルチプレクサ選択信号を出力
するようになっている。ここでステータスは図3に示す
ように8ビットからなり、その内上位2ビットD7 、D
6 は例えば0、1に固定され、下位6ビットの内3ビッ
トD0 〜D2 は入力点数を示し、残り3ビットD3 〜D
5 は出力点数を示す。
の論理回路の構成を示しており、4接点のロータリスイ
ッチスイッチからなるスイッチSW1 で0点、64点の
選択が各スロット毎に行なえ、この選択した値に基づい
てデコード回路12よりマルチプレクサ選択信号を出力
するようになっている。ここでステータスは図3に示す
ように8ビットからなり、その内上位2ビットD7 、D
6 は例えば0、1に固定され、下位6ビットの内3ビッ
トD0 〜D2 は入力点数を示し、残り3ビットD3 〜D
5 は出力点数を示す。
【0011】上記回路では1スロット毎にスイッチSW
1 により0点又は64点の設定ができるようになってお
り、図示する入力側の回路ではデコード回路15にスロ
ット選択アドレス信号が与えられると、スイッチSW1
の設定内容に基づいてマルチプレクサ選択信号を発生し
てマルチプレクサ161 〜163 の出力を選択し、ビッ
トD0 〜D1 を設定制御点数に対応させた”111”又
は”011”とするようになっている。また図示する入
力側の回路では出力側のビットD3 〜D5 は0のためビ
ットD3 〜D5 を”1”にセットし、固定ビットD
6 を”1”、固定ビットD7 を”0”にセットしてる。
1 により0点又は64点の設定ができるようになってお
り、図示する入力側の回路ではデコード回路15にスロ
ット選択アドレス信号が与えられると、スイッチSW1
の設定内容に基づいてマルチプレクサ選択信号を発生し
てマルチプレクサ161 〜163 の出力を選択し、ビッ
トD0 〜D1 を設定制御点数に対応させた”111”又
は”011”とするようになっている。また図示する入
力側の回路では出力側のビットD3 〜D5 は0のためビ
ットD3 〜D5 を”1”にセットし、固定ビットD
6 を”1”、固定ビットD7 を”0”にセットしてる。
【0012】尚出力側にも図2と同様な回路が用いれら
れているが、D0 〜D2 のビットを”111”にセット
し、D3 〜D4 の各ビットをスイッチSW2 の設定に基
づいてマルチプレクサにより”1”又は”0”とセット
し、更に固定ビットD6 、D 7 を上記と同じように”
1”、”0”にセットしている。さて本実施例ではメモ
リアドレス変換回路14の働きで、ステータスセット回
路10から発生するアドレスにより、図4に示す共有メ
モリ8のメモリマップに変換する。
れているが、D0 〜D2 のビットを”111”にセット
し、D3 〜D4 の各ビットをスイッチSW2 の設定に基
づいてマルチプレクサにより”1”又は”0”とセット
し、更に固定ビットD6 、D 7 を上記と同じように”
1”、”0”にセットしている。さて本実施例ではメモ
リアドレス変換回路14の働きで、ステータスセット回
路10から発生するアドレスにより、図4に示す共有メ
モリ8のメモリマップに変換する。
【0013】図4に示す共有メモリ8のメモリマップに
ついて次に説明する。まず大きく、入力エリアIAと、
出力エリアOAとに分け、更に入力エリアIAは、シス
テム固定領域a1 と、ビットのオン/オフにより表示の
点滅等の制御データをビット単位で書き込むビット指定
領域a2 と、データ表示等に用いられるワード領域a 3
とに区分している。一方出力エリアOAはシステム固定
領域a4 と、キー出力領域a5 とに区分している。
ついて次に説明する。まず大きく、入力エリアIAと、
出力エリアOAとに分け、更に入力エリアIAは、シス
テム固定領域a1 と、ビットのオン/オフにより表示の
点滅等の制御データをビット単位で書き込むビット指定
領域a2 と、データ表示等に用いられるワード領域a 3
とに区分している。一方出力エリアOAはシステム固定
領域a4 と、キー出力領域a5 とに区分している。
【0014】その内表示の点滅や、スイッチのオン/オ
フ等ビット表現が為され、しかも高速応答を要求される
ビット指定領域a2 、キー出力領域a5 は、固定領域a
1 、a4 とともにI/Oに割当てており、スイッチSW
1 又はSW2 とスロット数により段階的に可変設定され
る点数に応じてビット指定領域a2 、キー出力領域A 5
の容量が決まることになる。
フ等ビット表現が為され、しかも高速応答を要求される
ビット指定領域a2 、キー出力領域a5 は、固定領域a
1 、a4 とともにI/Oに割当てており、スイッチSW
1 又はSW2 とスロット数により段階的に可変設定され
る点数に応じてビット指定領域a2 、キー出力領域A 5
の容量が決まることになる。
【0015】尚固定領域a1 は画面の表示モードを変更
するためのフラグを書き込む領域(RV)、画面表示を
切り換えるために画面Noを16進数で書き込む領域
(画面No)、更に装置に設けられた発光ダイオードの
点灯制御の領域(LED)、内蔵ブザーのオン/オフフ
ラグを書き込む領域(BZ)、液晶表示装置6のバック
ライトのオン/オフのフラグを書き込む領域(BL)、
更にリレー出力接点をオン/オフするフラグを書き込む
領域(Re)、外部出力のオン/オフのフラグを書き込
む領域(OF)等々の領域が設定される。また固定領域
a4 は、装置に設けスイッチをオンした時に内部リレー
をオンするためのビットや、外部入力接点がオンしたと
きに内部リレーをオンするビッドなどのための領域であ
る。
するためのフラグを書き込む領域(RV)、画面表示を
切り換えるために画面Noを16進数で書き込む領域
(画面No)、更に装置に設けられた発光ダイオードの
点灯制御の領域(LED)、内蔵ブザーのオン/オフフ
ラグを書き込む領域(BZ)、液晶表示装置6のバック
ライトのオン/オフのフラグを書き込む領域(BL)、
更にリレー出力接点をオン/オフするフラグを書き込む
領域(Re)、外部出力のオン/オフのフラグを書き込
む領域(OF)等々の領域が設定される。また固定領域
a4 は、装置に設けスイッチをオンした時に内部リレー
をオンするためのビットや、外部入力接点がオンしたと
きに内部リレーをオンするビッドなどのための領域であ
る。
【0016】而して、図5に示すように電源をオンする
とステータス発生回路13よりステータスを発生する。
ステータスはスレーブユニット回路12で読み取り認識
されてPC4側に返送され、PC4のCPUユニット2
がこのステータス認識後、ラダー制御が開始されること
になる。
とステータス発生回路13よりステータスを発生する。
ステータスはスレーブユニット回路12で読み取り認識
されてPC4側に返送され、PC4のCPUユニット2
がこのステータス認識後、ラダー制御が開始されること
になる。
【0017】
【発明の効果】本発明は、共有メモリのメモリマップに
形成されたビット単位で扱われる制御データを書き込む
ビット領域及びキー出力領域をI/Oに割り当てるとと
もに、これら領域容量を上記I/Oの制御点数に応じて
可変するため、文字の反転や文字重ね書き等の制御デー
タをI/Oに割り当てることができ、しかもI/Oの制
御点数をメモリマッピングに応じて可変することができ
るため、最小限のI/Oの制御点数でプログラマブルコ
ントローラに複数の表示装置を接続しても高速な画面変
化の応答が得られるという効果がある。
形成されたビット単位で扱われる制御データを書き込む
ビット領域及びキー出力領域をI/Oに割り当てるとと
もに、これら領域容量を上記I/Oの制御点数に応じて
可変するため、文字の反転や文字重ね書き等の制御デー
タをI/Oに割り当てることができ、しかもI/Oの制
御点数をメモリマッピングに応じて可変することができ
るため、最小限のI/Oの制御点数でプログラマブルコ
ントローラに複数の表示装置を接続しても高速な画面変
化の応答が得られるという効果がある。
【図1】本発明の一実施例の回路ブロック図である。
【図2】同上のステータス発生回路の要部の具体回路図
である。
である。
【図3】同上のステータスの説明図である。
【図4】同上の共有メモリのメモリマップ説明図であ
る。
る。
【図5】同上の動作説明用フローチャートである。
【図6】従来例の回路ブロック図である。
SW1 入力点数用スイッチ SW2 出力点数用スイッチ 4 PC 6 表示装置 8 共有メモリ 13 ステータス発生回路 14 メモリアドレス変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加島 五十雄 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (1)
- 【請求項1】表示器と、この表示器を制御する表示器用
CPUと、プログラマブルコントローラと表示器用CP
Uとの間のデータの受渡し用の共有メモリと、I/Oの
制御点数を可変設定してこの設定したI/Oの制御点数
を示すステータスを発生するステータス発生回路と、ス
テータス発生回路の発生ステータスを読み取り認識して
プログラマブルコントローラへ返送する手段と、ステー
タス発生回路で発生するアドレスを共有メモリのメモリ
マップに変換するメモリアドレス変換回路とからなり、
共有メモリのメモリマップに形成されたビット単位で扱
われる制御データを書き込むビット領域及びキー出力領
域をI/Oに割り当てるとともに、これら領域容量を上
記I/Oの制御点数に応じて可変することを特徴とする
プログラマブルコントローラの表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22667692A JP3336039B2 (ja) | 1992-08-26 | 1992-08-26 | プログラマブルコントローラの表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22667692A JP3336039B2 (ja) | 1992-08-26 | 1992-08-26 | プログラマブルコントローラの表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0675610A true JPH0675610A (ja) | 1994-03-18 |
JP3336039B2 JP3336039B2 (ja) | 2002-10-21 |
Family
ID=16848913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22667692A Expired - Fee Related JP3336039B2 (ja) | 1992-08-26 | 1992-08-26 | プログラマブルコントローラの表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3336039B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002006944A (ja) * | 2000-06-19 | 2002-01-11 | Mitsubishi Electric Corp | 制御機能付き表示器 |
US7184019B2 (en) | 2001-01-31 | 2007-02-27 | Omron Corporation | Back light control method and programmable controller having a display device with a back light |
-
1992
- 1992-08-26 JP JP22667692A patent/JP3336039B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002006944A (ja) * | 2000-06-19 | 2002-01-11 | Mitsubishi Electric Corp | 制御機能付き表示器 |
US7184019B2 (en) | 2001-01-31 | 2007-02-27 | Omron Corporation | Back light control method and programmable controller having a display device with a back light |
Also Published As
Publication number | Publication date |
---|---|
JP3336039B2 (ja) | 2002-10-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020723 |
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