JP3336039B2 - プログラマブルコントローラの表示装置 - Google Patents
プログラマブルコントローラの表示装置Info
- Publication number
- JP3336039B2 JP3336039B2 JP22667692A JP22667692A JP3336039B2 JP 3336039 B2 JP3336039 B2 JP 3336039B2 JP 22667692 A JP22667692 A JP 22667692A JP 22667692 A JP22667692 A JP 22667692A JP 3336039 B2 JP3336039 B2 JP 3336039B2
- Authority
- JP
- Japan
- Prior art keywords
- status
- memory
- area
- programmable controller
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラの表示装置に関する。
ローラの表示装置に関する。
【０００２】
【従来の技術】図６はプログラマブルコントローラを用
いたシステムを示しており、電源部１、ＣＰＵユニット
２、通信ユニット３等からなるプログラマブルコントロ
ーラ（以下ＰＣと略す）４には各種Ｉ／Ｏユニット５が
接続されるとともに、ＲＳ４８５、マルチドロップ等を
用いたリモートＩ／Ｏにより表示装置６が接続されてい
る。
いたシステムを示しており、電源部１、ＣＰＵユニット
２、通信ユニット３等からなるプログラマブルコントロ
ーラ（以下ＰＣと略す）４には各種Ｉ／Ｏユニット５が
接続されるとともに、ＲＳ４８５、マルチドロップ等を
用いたリモートＩ／Ｏにより表示装置６が接続されてい
る。
【０００３】表示装置６はＰＣのラダー図等を表示する
ために用いるもので、ＰＣ４に対してスレーブユニット
回路１２を介してＰＣ用ステータスセット回路７からＩ
／Ｏの制御点数が夫々１６点ずつ確保された共有メモリ
８を備えたものであるという固定のステータスを返すよ
うになっている。共有メモリ８は表示器用ＣＰＵ９との
間でデータの受け渡しを行なうためのメモリであり、表
示器用ＣＰＵ９は共有メモリ８を通じてＰＣ４からの表
示用のデータを受け取り、液晶表示器９に表示させた
り、キー（図示せず）出力を共有メモリ８を介してＰＣ
４側へ送る等の制御を行なう。メモリ１１は表示動作用
のメモリである。
ために用いるもので、ＰＣ４に対してスレーブユニット
回路１２を介してＰＣ用ステータスセット回路７からＩ
／Ｏの制御点数が夫々１６点ずつ確保された共有メモリ
８を備えたものであるという固定のステータスを返すよ
うになっている。共有メモリ８は表示器用ＣＰＵ９との
間でデータの受け渡しを行なうためのメモリであり、表
示器用ＣＰＵ９は共有メモリ８を通じてＰＣ４からの表
示用のデータを受け取り、液晶表示器９に表示させた
り、キー（図示せず）出力を共有メモリ８を介してＰＣ
４側へ送る等の制御を行なう。メモリ１１は表示動作用
のメモリである。
【０００４】
【発明が解決しようとする課題】ところで上記の従来例
の表示装置６ではＰＣ４側でＩ／Ｏの制御点数固定のユ
ニットと判別され、表示データの転送は勿論のこと、文
字の反転等は共有メモリ８を通じてデータのリード／ラ
イトを行なう必要があり、また高速なＩ／Ｏは常に使用
されると考えられる画面の切換、キー出力に優先的に割
り振られるようなっていた。そのため文字の反転或いは
文字重書き等を用い、しかも複数台の表示装置６をシス
テムに接続している場合、ＰＣ４側から各表示装置６に
対するデータのリード／ライトの間隔が長くなって、夫
々の画面表示変化の反応が遅くなるという問題があっ
た。
の表示装置６ではＰＣ４側でＩ／Ｏの制御点数固定のユ
ニットと判別され、表示データの転送は勿論のこと、文
字の反転等は共有メモリ８を通じてデータのリード／ラ
イトを行なう必要があり、また高速なＩ／Ｏは常に使用
されると考えられる画面の切換、キー出力に優先的に割
り振られるようなっていた。そのため文字の反転或いは
文字重書き等を用い、しかも複数台の表示装置６をシス
テムに接続している場合、ＰＣ４側から各表示装置６に
対するデータのリード／ライトの間隔が長くなって、夫
々の画面表示変化の反応が遅くなるという問題があっ
た。
【０００５】本発明は、上述の問題点に鑑みて為された
もので、その目的とするところは高速なＩ／Ｏの点数を
可変することができて高速且つ多用な制御を最少限のＩ
／Ｏの制御点数で実現できるプログラマブルコントロー
ラの表示装置を提供するにある。
もので、その目的とするところは高速なＩ／Ｏの点数を
可変することができて高速且つ多用な制御を最少限のＩ
／Ｏの制御点数で実現できるプログラマブルコントロー
ラの表示装置を提供するにある。
【０００６】
【課題を解決するための手段】本発明は、上述の目的を
達成するために、表示器と、この表示器を制御する表示
器用ＣＰＵと、プログラマブルコントローラと表示器用
ＣＰＵとの間のデータの受渡し用の共有メモリと、Ｉ／
Ｏの制御点数を可変設定してこの設定したＩ／Ｏの制御
点数を示すステータスを発生するステータス発生回路
と、ステータス発生回路の発生ステータスを読み取り認
識してプログラマブルコントローラへ返送する手段と、
ステータス発生回路で発生するアドレスを共有メモリの
メモリマップに変換するメモリアドレス変換回路とから
なり、共有メモリのメモリマップに形成されたビット単
位で扱われる制御データを書き込むビット領域及びキー
出力領域をＩ／Ｏに割り当てるとともに、これら領域容
量を上記Ｉ／Ｏの制御点数に応じて可変するものであ
る。
達成するために、表示器と、この表示器を制御する表示
器用ＣＰＵと、プログラマブルコントローラと表示器用
ＣＰＵとの間のデータの受渡し用の共有メモリと、Ｉ／
Ｏの制御点数を可変設定してこの設定したＩ／Ｏの制御
点数を示すステータスを発生するステータス発生回路
と、ステータス発生回路の発生ステータスを読み取り認
識してプログラマブルコントローラへ返送する手段と、
ステータス発生回路で発生するアドレスを共有メモリの
メモリマップに変換するメモリアドレス変換回路とから
なり、共有メモリのメモリマップに形成されたビット単
位で扱われる制御データを書き込むビット領域及びキー
出力領域をＩ／Ｏに割り当てるとともに、これら領域容
量を上記Ｉ／Ｏの制御点数に応じて可変するものであ
る。
【０００７】
【作用】本発明の構成によれば共有メモリのメモリマッ
プに形成されたビット単位で扱われる制御データを書き
込むビット領域及びキー出力領域をＩ／Ｏに割り当てる
とともに、これら領域容量を上記Ｉ／Ｏの制御点数に応
じて可変するため、文字の反転や文字重ね書き等の制御
データをＩ／Ｏに割り当てることができ、しかもＩ／Ｏ
の制御点数をメモリマッピングに応じて可変することが
できるため、プログラマブルコントローラに複数の表示
装置を接続しても高速な画面変化の応答が得られる。
プに形成されたビット単位で扱われる制御データを書き
込むビット領域及びキー出力領域をＩ／Ｏに割り当てる
とともに、これら領域容量を上記Ｉ／Ｏの制御点数に応
じて可変するため、文字の反転や文字重ね書き等の制御
データをＩ／Ｏに割り当てることができ、しかもＩ／Ｏ
の制御点数をメモリマッピングに応じて可変することが
できるため、プログラマブルコントローラに複数の表示
装置を接続しても高速な画面変化の応答が得られる。
【０００８】
【実施例】以下本発明を実施例により説明する。図１は
本発明の一実施例の全体構成を示しており、本実施例で
は従来のＰＣ用ステータスセット回路７の代わりに、ス
テータス発生回路１３と、メモリアドレス変換回路１４
とを設けている。
本発明の一実施例の全体構成を示しており、本実施例で
は従来のＰＣ用ステータスセット回路７の代わりに、ス
テータス発生回路１３と、メモリアドレス変換回路１４
とを設けている。
【０００９】ステータス発生回路１３はＩ／Ｏの制御点
数を入力点数用スイッチＳＷ1 と、出力点数用スイッチ
ＳＷ2 との設定により、０点、６４点、１２８点、１９
２点、２５６点の各制御点数を入力と出力とに夫々４ス
ロットで専有するというステータスをさせる論理回路及
びデータバス読み書き切り換え回路とからなる。またメ
モリアドレス変換回路１４はステータス発生回路１３か
ら発生するアドレスを図４に示すメモリマップに変換す
る論理回路よりなる。
数を入力点数用スイッチＳＷ1 と、出力点数用スイッチ
ＳＷ2 との設定により、０点、６４点、１２８点、１９
２点、２５６点の各制御点数を入力と出力とに夫々４ス
ロットで専有するというステータスをさせる論理回路及
びデータバス読み書き切り換え回路とからなる。またメ
モリアドレス変換回路１４はステータス発生回路１３か
ら発生するアドレスを図４に示すメモリマップに変換す
る論理回路よりなる。
【００１０】図２はステータスセット回路１０の入力側
の論理回路の構成を示しており、４接点のロータリスイ
ッチスイッチからなるスイッチＳＷ1 で０点、６４点の
選択が各スロット毎に行なえ、この選択した値に基づい
てデコード回路１２よりマルチプレクサ選択信号を出力
するようになっている。ここでステータスは図３に示す
ように８ビットからなり、その内上位２ビットＤ7 、Ｄ
6 は例えば０、１に固定され、下位６ビットの内３ビッ
トＤ0 〜Ｄ2 は入力点数を示し、残り３ビットＤ3 〜Ｄ
5 は出力点数を示す。
の論理回路の構成を示しており、４接点のロータリスイ
ッチスイッチからなるスイッチＳＷ1 で０点、６４点の
選択が各スロット毎に行なえ、この選択した値に基づい
てデコード回路１２よりマルチプレクサ選択信号を出力
するようになっている。ここでステータスは図３に示す
ように８ビットからなり、その内上位２ビットＤ7 、Ｄ
6 は例えば０、１に固定され、下位６ビットの内３ビッ
トＤ0 〜Ｄ2 は入力点数を示し、残り３ビットＤ3 〜Ｄ
5 は出力点数を示す。
【００１１】上記回路では１スロット毎にスイッチＳＷ
1 により０点又は６４点の設定ができるようになってお
り、図示する入力側の回路ではデコード回路１５にスロ
ット選択アドレス信号が与えられると、スイッチＳＷ1
の設定内容に基づいてマルチプレクサ選択信号を発生し
てマルチプレクサ１６1 〜１６3 の出力を選択し、ビッ
トＤ0 〜Ｄ1 を設定制御点数に対応させた”１１１”又
は”０１１”とするようになっている。また図示する入
力側の回路では出力側のビットＤ3 〜Ｄ5 は０のためビ
ットＤ3 〜Ｄ5 を”１”にセットし、固定ビットＤ
6 を”１”、固定ビットＤ7 を”０”にセットしてる。
1 により０点又は６４点の設定ができるようになってお
り、図示する入力側の回路ではデコード回路１５にスロ
ット選択アドレス信号が与えられると、スイッチＳＷ1
の設定内容に基づいてマルチプレクサ選択信号を発生し
てマルチプレクサ１６1 〜１６3 の出力を選択し、ビッ
トＤ0 〜Ｄ1 を設定制御点数に対応させた”１１１”又
は”０１１”とするようになっている。また図示する入
力側の回路では出力側のビットＤ3 〜Ｄ5 は０のためビ
ットＤ3 〜Ｄ5 を”１”にセットし、固定ビットＤ
6 を”１”、固定ビットＤ7 を”０”にセットしてる。
【００１２】尚出力側にも図２と同様な回路が用いれら
れているが、Ｄ0 〜Ｄ2 のビットを”１１１”にセット
し、Ｄ3 〜Ｄ4 の各ビットをスイッチＳＷ2 の設定に基
づいてマルチプレクサにより”１”又は”０”とセット
し、更に固定ビットＤ6 、Ｄ 7 を上記と同じように”
１”、”０”にセットしている。さて本実施例ではメモ
リアドレス変換回路１４の働きで、ステータスセット回
路１０から発生するアドレスにより、図４に示す共有メ
モリ８のメモリマップに変換する。
れているが、Ｄ0 〜Ｄ2 のビットを”１１１”にセット
し、Ｄ3 〜Ｄ4 の各ビットをスイッチＳＷ2 の設定に基
づいてマルチプレクサにより”１”又は”０”とセット
し、更に固定ビットＤ6 、Ｄ 7 を上記と同じように”
１”、”０”にセットしている。さて本実施例ではメモ
リアドレス変換回路１４の働きで、ステータスセット回
路１０から発生するアドレスにより、図４に示す共有メ
モリ８のメモリマップに変換する。
【００１３】図４に示す共有メモリ８のメモリマップに
ついて次に説明する。まず大きく、入力エリアＩＡと、
出力エリアＯＡとに分け、更に入力エリアＩＡは、シス
テム固定領域ａ1 と、ビットのオン／オフにより表示の
点滅等の制御データをビット単位で書き込むビット指定
領域ａ2 と、データ表示等に用いられるワード領域ａ 3
とに区分している。一方出力エリアＯＡはシステム固定
領域ａ4 と、キー出力領域ａ5 とに区分している。
ついて次に説明する。まず大きく、入力エリアＩＡと、
出力エリアＯＡとに分け、更に入力エリアＩＡは、シス
テム固定領域ａ1 と、ビットのオン／オフにより表示の
点滅等の制御データをビット単位で書き込むビット指定
領域ａ2 と、データ表示等に用いられるワード領域ａ 3
とに区分している。一方出力エリアＯＡはシステム固定
領域ａ4 と、キー出力領域ａ5 とに区分している。
【００１４】その内表示の点滅や、スイッチのオン／オ
フ等ビット表現が為され、しかも高速応答を要求される
ビット指定領域ａ2 、キー出力領域ａ5 は、固定領域ａ
1 、ａ4 とともにＩ／Ｏに割当てており、スイッチＳＷ
1 又はＳＷ2 とスロット数により段階的に可変設定され
る点数に応じてビット指定領域ａ2 、キー出力領域Ａ 5
の容量が決まることになる。
フ等ビット表現が為され、しかも高速応答を要求される
ビット指定領域ａ2 、キー出力領域ａ5 は、固定領域ａ
1 、ａ4 とともにＩ／Ｏに割当てており、スイッチＳＷ
1 又はＳＷ2 とスロット数により段階的に可変設定され
る点数に応じてビット指定領域ａ2 、キー出力領域Ａ 5
の容量が決まることになる。
【００１５】尚固定領域ａ1 は画面の表示モードを変更
するためのフラグを書き込む領域（ＲＶ）、画面表示を
切り換えるために画面Ｎｏを１６進数で書き込む領域
（画面Ｎｏ）、更に装置に設けられた発光ダイオードの
点灯制御の領域（ＬＥＤ）、内蔵ブザーのオン／オフフ
ラグを書き込む領域（ＢＺ）、液晶表示装置６のバック
ライトのオン／オフのフラグを書き込む領域（ＢＬ）、
更にリレー出力接点をオン／オフするフラグを書き込む
領域（Ｒｅ）、外部出力のオン／オフのフラグを書き込
む領域（ＯＦ）等々の領域が設定される。また固定領域
ａ4 は、装置に設けスイッチをオンした時に内部リレー
をオンするためのビットや、外部入力接点がオンしたと
きに内部リレーをオンするビッドなどのための領域であ
る。
するためのフラグを書き込む領域（ＲＶ）、画面表示を
切り換えるために画面Ｎｏを１６進数で書き込む領域
（画面Ｎｏ）、更に装置に設けられた発光ダイオードの
点灯制御の領域（ＬＥＤ）、内蔵ブザーのオン／オフフ
ラグを書き込む領域（ＢＺ）、液晶表示装置６のバック
ライトのオン／オフのフラグを書き込む領域（ＢＬ）、
更にリレー出力接点をオン／オフするフラグを書き込む
領域（Ｒｅ）、外部出力のオン／オフのフラグを書き込
む領域（ＯＦ）等々の領域が設定される。また固定領域
ａ4 は、装置に設けスイッチをオンした時に内部リレー
をオンするためのビットや、外部入力接点がオンしたと
きに内部リレーをオンするビッドなどのための領域であ
る。
【００１６】而して、図５に示すように電源をオンする
とステータス発生回路１３よりステータスを発生する。
ステータスはスレーブユニット回路１２で読み取り認識
されてＰＣ４側に返送され、ＰＣ４のＣＰＵユニット２
がこのステータス認識後、ラダー制御が開始されること
になる。
とステータス発生回路１３よりステータスを発生する。
ステータスはスレーブユニット回路１２で読み取り認識
されてＰＣ４側に返送され、ＰＣ４のＣＰＵユニット２
がこのステータス認識後、ラダー制御が開始されること
になる。
【００１７】
【発明の効果】本発明は、共有メモリのメモリマップに
形成されたビット単位で扱われる制御データを書き込む
ビット領域及びキー出力領域をＩ／Ｏに割り当てるとと
もに、これら領域容量を上記Ｉ／Ｏの制御点数に応じて
可変するため、文字の反転や文字重ね書き等の制御デー
タをＩ／Ｏに割り当てることができ、しかもＩ／Ｏの制
御点数をメモリマッピングに応じて可変することができ
るため、最小限のＩ／Ｏの制御点数でプログラマブルコ
ントローラに複数の表示装置を接続しても高速な画面変
化の応答が得られるという効果がある。
形成されたビット単位で扱われる制御データを書き込む
ビット領域及びキー出力領域をＩ／Ｏに割り当てるとと
もに、これら領域容量を上記Ｉ／Ｏの制御点数に応じて
可変するため、文字の反転や文字重ね書き等の制御デー
タをＩ／Ｏに割り当てることができ、しかもＩ／Ｏの制
御点数をメモリマッピングに応じて可変することができ
るため、最小限のＩ／Ｏの制御点数でプログラマブルコ
ントローラに複数の表示装置を接続しても高速な画面変
化の応答が得られるという効果がある。
【図１】本発明の一実施例の回路ブロック図である。
【図２】同上のステータス発生回路の要部の具体回路図
である。
である。
【図３】同上のステータスの説明図である。
【図４】同上の共有メモリのメモリマップ説明図であ
る。
る。
【図５】同上の動作説明用フローチャートである。
【図６】従来例の回路ブロック図である。
ＳＷ1 入力点数用スイッチ ＳＷ2 出力点数用スイッチ ４ ＰＣ ６ 表示装置 ８ 共有メモリ １３ ステータス発生回路 １４ メモリアドレス変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加島 五十雄 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平１−177610（ＪＰ，Ａ) 特開 平１−175607（ＪＰ，Ａ) 特開 平３−65705（ＪＰ，Ａ) 実開 昭60−39163（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05B 19/04 - 19/05
Claims (1)
- 【請求項１】表示器と、この表示器を制御する表示器用
ＣＰＵと、プログラマブルコントローラと表示器用ＣＰ
Ｕとの間のデータの受渡し用の共有メモリと、Ｉ／Ｏの
制御点数を可変設定してこの設定したＩ／Ｏの制御点数
を示すステータスを発生するステータス発生回路と、ス
テータス発生回路の発生ステータスを読み取り認識して
プログラマブルコントローラへ返送する手段と、ステー
タス発生回路で発生するアドレスを共有メモリのメモリ
マップに変換するメモリアドレス変換回路とからなり、
共有メモリのメモリマップに形成されたビット単位で扱
われる制御データを書き込むビット領域及びキー出力領
域をＩ／Ｏに割り当てるとともに、これら領域容量を上
記Ｉ／Ｏの制御点数に応じて可変することを特徴とする
プログラマブルコントローラの表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22667692A JP3336039B2 (ja) | 1992-08-26 | 1992-08-26 | プログラマブルコントローラの表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22667692A JP3336039B2 (ja) | 1992-08-26 | 1992-08-26 | プログラマブルコントローラの表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675610A JPH0675610A (ja) | 1994-03-18 |
| JP3336039B2 true JP3336039B2 (ja) | 2002-10-21 |
Family
ID=16848913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22667692A Expired - Fee Related JP3336039B2 (ja) | 1992-08-26 | 1992-08-26 | プログラマブルコントローラの表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336039B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3603752B2 (ja) * | 2000-06-19 | 2004-12-22 | 三菱電機株式会社 | 制御機能付き表示器 |
| JP3675720B2 (ja) | 2001-01-31 | 2005-07-27 | オムロン株式会社 | バックライト制御方法および表示装置 |
-
1992
- 1992-08-26 JP JP22667692A patent/JP3336039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0675610A (ja) | 1994-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6771526B2 (en) | Method and apparatus for data transfer | |
| KR960019715A (ko) | 반도체장치 | |
| JPH0326865B2 (ja) | ||
| JP3336039B2 (ja) | プログラマブルコントローラの表示装置 | |
| KR850002620A (ko) | 메모리 억세스 시스템 | |
| JPH0353363A (ja) | バスアーキテクチャ変換回路 | |
| JP3318499B2 (ja) | プログラマブルコントローラ | |
| SU1564633A1 (ru) | Устройство адресации оперативной пам ти | |
| JPH0329003A (ja) | Ｉ／ｏコントロールユニット | |
| JPH0344304B2 (ja) | ||
| JP2775511B2 (ja) | デイジタル入力回路 | |
| JP2718846B2 (ja) | メモリ回路 | |
| JPH0427571B2 (ja) | ||
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| KR0164818B1 (ko) | 옵션가능한 블럭라이트용 반도체 메모리장치 | |
| JP2590695B2 (ja) | 時分割スイッチ回路 | |
| KR900009212Y1 (ko) | 어드레스 제어장치 | |
| JPH04248641A (ja) | メモリ制御装置 | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JPH0520176A (ja) | 半導体記憶装置 | |
| KR20000025263A (ko) | 버스 제어회로 | |
| JPH0296852A (ja) | 高速データ転送装置 | |
| JPS62287352A (ja) | 電子機器 | |
| KR20010009392A (ko) | 메모리 모듈 | |
| JPH06337847A (ja) | マルチプロセッサ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020723 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070802 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080802 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |