JP3336039B2 - Display device of programmable controller - Google Patents

Display device of programmable controller

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JP3336039B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、プログラマブルコント
ローラの表示装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device for a programmable controller.

【0002】[0002]

【従来の技術】図6はプログラマブルコントローラを用
いたシステムを示しており、電源部1、CPUユニット
2、通信ユニット3等からなるプログラマブルコントロ
ーラ(以下PCと略す)4には各種I/Oユニット5が
接続されるとともに、RS485、マルチドロップ等を
用いたリモートI/Oにより表示装置6が接続されてい
る。
2. Description of the Related Art FIG. 1 shows a system using a programmable controller. A programmable controller (hereinafter abbreviated as PC) 4 comprising a power supply 1, a CPU unit 2, a communication unit 3 and the like has various I / O units 5. Are connected, and the display device 6 is connected by remote I / O using RS485, multi-drop or the like.

【0003】表示装置6はPCのラダー図等を表示する
ために用いるもので、PC4に対してスレーブユニット
回路12を介してPC用ステータスセット回路7からI
/Oの制御点数が夫々16点ずつ確保された共有メモリ
8を備えたものであるという固定のステータスを返すよ
うになっている。共有メモリ8は表示器用CPU9との
間でデータの受け渡しを行なうためのメモリであり、表
示器用CPU9は共有メモリ8を通じてPC4からの表
示用のデータを受け取り、液晶表示器9に表示させた
り、キー(図示せず)出力を共有メモリ8を介してPC
4側へ送る等の制御を行なう。メモリ11は表示動作用
のメモリである。
A display device 6 is used to display a ladder diagram or the like of a PC. The PC status setting circuit 7 sends an I / O signal to the PC 4 via a slave unit circuit 12.
It returns a fixed status indicating that the shared memory 8 is provided with 16 control points each for / O. The shared memory 8 is a memory for exchanging data with the display CPU 9. The display CPU 9 receives display data from the PC 4 through the shared memory 8 and displays the data on the liquid crystal display 9, (Not shown) Output to PC via shared memory 8
Control such as sending to the 4 side is performed. The memory 11 is a memory for a display operation.

【0004】[0004]

【発明が解決しようとする課題】ところで上記の従来例
の表示装置6ではPC4側でI/Oの制御点数固定のユ
ニットと判別され、表示データの転送は勿論のこと、文
字の反転等は共有メモリ8を通じてデータのリード/ラ
イトを行なう必要があり、また高速なI/Oは常に使用
されると考えられる画面の切換、キー出力に優先的に割
り振られるようなっていた。そのため文字の反転或いは
文字重書き等を用い、しかも複数台の表示装置6をシス
テムに接続している場合、PC4側から各表示装置6に
対するデータのリード/ライトの間隔が長くなって、夫
々の画面表示変化の反応が遅くなるという問題があっ
た。
By the way, in the display device 6 of the above-described conventional example, the PC 4 is determined to be a unit having a fixed number of I / O control points, so that not only display data transfer but also character inversion and the like are shared. It is necessary to read / write data through the memory 8, and high-speed I / O is preferentially allocated to screen switching and key output which are considered to be always used. Therefore, when character inversion or character overwriting is used and a plurality of display devices 6 are connected to the system, the interval between data reading / writing from the PC 4 to each of the display devices 6 becomes longer, and each of them becomes longer. There has been a problem that the response of the screen display change becomes slow.

【0005】本発明は、上述の問題点に鑑みて為された
もので、その目的とするところは高速なI/Oの点数を
可変することができて高速且つ多用な制御を最少限のI
/Oの制御点数で実現できるプログラマブルコントロー
ラの表示装置を提供するにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to make it possible to vary the number of high-speed I / Os and to perform high-speed and frequent control with minimum I / O.
It is an object of the present invention to provide a display device of a programmable controller which can be realized by the number of control points of / O.

【0006】[0006]

【課題を解決するための手段】本発明は、上述の目的を
達成するために、表示器と、この表示器を制御する表示
器用CPUと、プログラマブルコントローラと表示器用
CPUとの間のデータの受渡し用の共有メモリと、I/
Oの制御点数を可変設定してこの設定したI/Oの制御
点数を示すステータスを発生するステータス発生回路
と、ステータス発生回路の発生ステータスを読み取り認
識してプログラマブルコントローラへ返送する手段と、
ステータス発生回路で発生するアドレスを共有メモリの
メモリマップに変換するメモリアドレス変換回路とから
なり、共有メモリのメモリマップに形成されたビット単
位で扱われる制御データを書き込むビット領域及びキー
出力領域をI/Oに割り当てるとともに、これら領域容
量を上記I/Oの制御点数に応じて可変するものであ
る。
SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a display, a display CPU for controlling the display, and data transfer between the programmable controller and the display CPU. Shared memory for I / O
A status generating circuit for variably setting the number of control points of O to generate a status indicating the set number of I / O control points, means for reading and recognizing the generation status of the status generation circuit and returning the status to the programmable controller;
A memory address conversion circuit for converting an address generated by the status generation circuit into a memory map of the shared memory, wherein a bit area and a key output area for writing control data handled in a bit unit formed in the memory map of the shared memory are defined by I / O, and these area capacities are varied according to the number of I / O control points.

【0007】[0007]

【作用】本発明の構成によれば共有メモリのメモリマッ
プに形成されたビット単位で扱われる制御データを書き
込むビット領域及びキー出力領域をI/Oに割り当てる
とともに、これら領域容量を上記I/Oの制御点数に応
じて可変するため、文字の反転や文字重ね書き等の制御
データをI/Oに割り当てることができ、しかもI/O
の制御点数をメモリマッピングに応じて可変することが
できるため、プログラマブルコントローラに複数の表示
装置を接続しても高速な画面変化の応答が得られる。
According to the structure of the present invention, a bit area and a key output area for writing control data handled in bit units formed in a memory map of a shared memory are allocated to I / Os, and the capacity of these areas is set to the I / O. , Control data such as inversion of characters and overwriting of characters can be assigned to I / O, and I / O
Can be varied according to the memory mapping, so that a high-speed screen change response can be obtained even if a plurality of display devices are connected to the programmable controller.

【0008】[0008]

【実施例】以下本発明を実施例により説明する。図1は
本発明の一実施例の全体構成を示しており、本実施例で
は従来のPC用ステータスセット回路7の代わりに、ス
テータス発生回路13と、メモリアドレス変換回路14
とを設けている。
The present invention will be described below with reference to examples. FIG. 1 shows an entire configuration of an embodiment of the present invention. In this embodiment, a status generating circuit 13 and a memory address converting circuit 14 are used instead of the conventional PC status set circuit 7.
Are provided.

【0009】ステータス発生回路13はI/Oの制御点
数を入力点数用スイッチSW1 と、出力点数用スイッチ
SW2 との設定により、0点、64点、128点、19
2点、256点の各制御点数を入力と出力とに夫々4ス
ロットで専有するというステータスをさせる論理回路及
びデータバス読み書き切り換え回路とからなる。またメ
モリアドレス変換回路14はステータス発生回路13か
ら発生するアドレスを図4に示すメモリマップに変換す
る論理回路よりなる。
[0009] Status generating circuit 13 and the switch SW 1 for input points to control points of the I / O, by setting the number of outputs switch SW 2, 0 points, 64 points, 128 points, 19
It is composed of a logic circuit and a data bus read / write switching circuit for making the status that each of the control points of 2 points and 256 points is occupied by 4 slots for input and output respectively. The memory address conversion circuit 14 comprises a logic circuit for converting an address generated from the status generation circuit 13 into a memory map shown in FIG.

【0010】図2はステータスセット回路10の入力側
の論理回路の構成を示しており、4接点のロータリスイ
ッチスイッチからなるスイッチSW1 で0点、64点の
選択が各スロット毎に行なえ、この選択した値に基づい
てデコード回路12よりマルチプレクサ選択信号を出力
するようになっている。ここでステータスは図3に示す
ように8ビットからなり、その内上位2ビットD7 、D
6 は例えば0、1に固定され、下位6ビットの内3ビッ
トD0 〜D2 は入力点数を示し、残り3ビットD3 〜D
5 は出力点数を示す。
[0010] Figure 2 shows the configuration of the logic circuit on the input side of the status set circuit 10, the zero point in the switch SW 1 consisting of rotary switch switches 4 contacts, perform the 64 points selected for each slot, this The multiplexer selection signal is output from the decoding circuit 12 based on the selected value. Here, the status consists of 8 bits as shown in FIG. 3, of which the upper two bits D 7 and D 7
6 is fixed to, for example, 0 or 1, 3 bits D 0 to D 2 of the lower 6 bits indicate the number of input points, and the remaining 3 bits D 3 to D 3
5 indicates the number of output points.

【0011】上記回路では1スロット毎にスイッチSW
1 により0点又は64点の設定ができるようになってお
り、図示する入力側の回路ではデコード回路15にスロ
ット選択アドレス信号が与えられると、スイッチSW1
の設定内容に基づいてマルチプレクサ選択信号を発生し
てマルチプレクサ161 〜163 の出力を選択し、ビッ
トD0 〜D1 を設定制御点数に対応させた”111”又
は”011”とするようになっている。また図示する入
力側の回路では出力側のビットD3 〜D5 は0のためビ
ットD3 〜D5 を”1”にセットし、固定ビットD
6 を”1”、固定ビットD7 を”0”にセットしてる。
In the above circuit, a switch SW is provided for each slot.
1 by being adapted to be set in the zero point or 64-point, the slot selection address signal is applied to the decoding circuit 15 in the circuit of the input side shown, switch SW 1
, A multiplexer selection signal is generated based on the setting contents, and the outputs of the multiplexers 16 1 to 16 3 are selected so that the bits D 0 to D 1 are set to “111” or “011” corresponding to the set control points. Has become. The bit D 3 to D 5 for bit D 3 to D 5 of the output side in the circuit on the input side to illustrate 0 "1" is set to the fixed bit D
6 "1", is set to "0" fixed bit D 7.

【0012】尚出力側にも図2と同様な回路が用いれら
れているが、D0 〜D2 のビットを”111”にセット
し、D3 〜D4 の各ビットをスイッチSW2 の設定に基
づいてマルチプレクサにより”1”又は”0”とセット
し、更に固定ビットD6 、D 7 を上記と同じように”
1”、”0”にセットしている。さて本実施例ではメモ
リアドレス変換回路14の働きで、ステータスセット回
路10から発生するアドレスにより、図4に示す共有メ
モリ8のメモリマップに変換する。
A circuit similar to that shown in FIG. 2 is used on the output side.
But D0~ DTwoSet to “111”
Then DThree~ DFourSwitch SWTwoBased on the settings
Then set "1" or "0" by the multiplexer
And fixed bit D6, D 7As above "
1 ”and“ 0 ”.
By the operation of the readdress conversion circuit 14, the status set
The address generated from the path 10 causes the shared memory shown in FIG.
It is converted into the memory map of the memory 8.

【0013】図4に示す共有メモリ8のメモリマップに
ついて次に説明する。まず大きく、入力エリアIAと、
出力エリアOAとに分け、更に入力エリアIAは、シス
テム固定領域a1 と、ビットのオン/オフにより表示の
点滅等の制御データをビット単位で書き込むビット指定
領域a2 と、データ表示等に用いられるワード領域a 3
とに区分している。一方出力エリアOAはシステム固定
領域a4 と、キー出力領域a5 とに区分している。
The memory map of the shared memory 8 shown in FIG.
This will be described below. First of all, the input area IA,
Output area OA and input area IA
System fixing area a1And the display of the bit
Bit designation for writing control data such as blinking in bit units
Area aTwoAnd a word area a used for data display or the like Three
And are divided into On the other hand, the output area OA is fixed to the system
Area aFourAnd key output area aFiveAnd are divided into

【0014】その内表示の点滅や、スイッチのオン/オ
フ等ビット表現が為され、しかも高速応答を要求される
ビット指定領域a2 、キー出力領域a5 は、固定領域a
1 、a4 とともにI/Oに割当てており、スイッチSW
1 又はSW2 とスロット数により段階的に可変設定され
る点数に応じてビット指定領域a2 、キー出力領域A 5
の容量が決まることになる。
The blinking of the display and the ON / OFF of the switch
, Etc., and high-speed response is required
Bit designation area aTwo, Key output area aFiveIs the fixed area a
1, AFourAnd the switch SW
1Or SWTwoAnd the number of slots can be variably set
Bit designation area a according to the number of pointsTwo, Key output area A Five
Will be determined.

【0015】尚固定領域a1 は画面の表示モードを変更
するためのフラグを書き込む領域(RV)、画面表示を
切り換えるために画面Noを16進数で書き込む領域
(画面No)、更に装置に設けられた発光ダイオードの
点灯制御の領域(LED)、内蔵ブザーのオン/オフフ
ラグを書き込む領域(BZ)、液晶表示装置6のバック
ライトのオン/オフのフラグを書き込む領域(BL)、
更にリレー出力接点をオン/オフするフラグを書き込む
領域(Re)、外部出力のオン/オフのフラグを書き込
む領域(OF)等々の領域が設定される。また固定領域
4 は、装置に設けスイッチをオンした時に内部リレー
をオンするためのビットや、外部入力接点がオンしたと
きに内部リレーをオンするビッドなどのための領域であ
る。
The fixed area a 1 is an area for writing a flag for changing the display mode of the screen (RV), an area for writing the screen No. in hexadecimal notation for switching the screen display (screen No.), and further provided in the apparatus. A light emitting diode lighting control area (LED), a built-in buzzer on / off flag writing area (BZ), a liquid crystal display device 6 backlight on / off flag writing area (BL),
Further, an area for setting a flag for turning on / off the relay output contact (Re), an area for writing a flag for turning on / off the external output (OF), and the like are set. The fixing region a 4, the bit and for turning on the internal relay when turning on the switch provided in the apparatus, an area for such bid to turn on the internal relay when the external input contact is turned on.

【0016】而して、図5に示すように電源をオンする
とステータス発生回路13よりステータスを発生する。
ステータスはスレーブユニット回路12で読み取り認識
されてPC4側に返送され、PC4のCPUユニット2
がこのステータス認識後、ラダー制御が開始されること
になる。
When the power is turned on as shown in FIG. 5, a status is generated by the status generating circuit 13.
The status is read and recognized by the slave unit circuit 12 and returned to the PC 4 side.
After the status recognition, the ladder control is started.

【0017】[0017]

【発明の効果】本発明は、共有メモリのメモリマップに
形成されたビット単位で扱われる制御データを書き込む
ビット領域及びキー出力領域をI/Oに割り当てるとと
もに、これら領域容量を上記I/Oの制御点数に応じて
可変するため、文字の反転や文字重ね書き等の制御デー
タをI/Oに割り当てることができ、しかもI/Oの制
御点数をメモリマッピングに応じて可変することができ
るため、最小限のI/Oの制御点数でプログラマブルコ
ントローラに複数の表示装置を接続しても高速な画面変
化の応答が得られるという効果がある。
According to the present invention, a bit area and a key output area for writing control data handled in bit units formed in a memory map of a shared memory are allocated to I / Os, and the capacity of these areas is allocated to the I / O. Since it is variable according to the number of control points, control data such as character inversion and character overwriting can be assigned to the I / O, and the number of I / O control points can be varied according to the memory mapping. Even when a plurality of display devices are connected to the programmable controller with the minimum number of I / O control points, a high-speed screen change response can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例の回路ブロック図である。FIG. 1 is a circuit block diagram of one embodiment of the present invention.

【図2】同上のステータス発生回路の要部の具体回路図
である。
FIG. 2 is a specific circuit diagram of a main part of the status generation circuit according to the first embodiment;

【図3】同上のステータスの説明図である。FIG. 3 is an explanatory diagram of a status according to the first embodiment.

【図4】同上の共有メモリのメモリマップ説明図であ
る。
FIG. 4 is an explanatory diagram of a memory map of the shared memory according to the first embodiment.

【図5】同上の動作説明用フローチャートである。FIG. 5 is a flowchart for explaining the operation of the above.

【図6】従来例の回路ブロック図である。FIG. 6 is a circuit block diagram of a conventional example.

【符号の説明】[Explanation of symbols]

SW1 入力点数用スイッチ SW2 出力点数用スイッチ 4 PC 6 表示装置 8 共有メモリ 13 ステータス発生回路 14 メモリアドレス変換回路SW 1 switch for input points SW 2 switch for output points 4 PC 6 display device 8 shared memory 13 status generation circuit 14 memory address conversion circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加島 五十雄 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平1−177610(JP,A) 特開 平1−175607(JP,A) 特開 平3−65705(JP,A) 実開 昭60−39163(JP,U) (58)調査した分野(Int.Cl.7,DB名) G05B 19/04 - 19/05 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor, Isao Kashima 1048, Kazuma, Kadoma, Osaka Pref. Matsushita Electric Works, Ltd. JP, A) JP-A-3-65705 (JP, A) JP-A-60-39163 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) G05B 19/04-19/05

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】表示器と、この表示器を制御する表示器用
CPUと、プログラマブルコントローラと表示器用CP
Uとの間のデータの受渡し用の共有メモリと、I/Oの
制御点数を可変設定してこの設定したI/Oの制御点数
を示すステータスを発生するステータス発生回路と、ス
テータス発生回路の発生ステータスを読み取り認識して
プログラマブルコントローラへ返送する手段と、ステー
タス発生回路で発生するアドレスを共有メモリのメモリ
マップに変換するメモリアドレス変換回路とからなり、
共有メモリのメモリマップに形成されたビット単位で扱
われる制御データを書き込むビット領域及びキー出力領
域をI/Oに割り当てるとともに、これら領域容量を上
記I/Oの制御点数に応じて可変することを特徴とする
プログラマブルコントローラの表示装置。
An indicator, a CPU for the indicator for controlling the indicator, a programmable controller and a CP for the indicator.
A shared memory for transferring data to and from the U, a status generation circuit for variably setting the number of I / O control points and generating a status indicating the set number of I / O control points, and a status generation circuit Means for reading and recognizing the status and returning it to the programmable controller, and a memory address conversion circuit for converting an address generated by the status generation circuit into a memory map of a shared memory,
A bit area and a key output area for writing control data handled on a bit basis formed in a memory map of the shared memory are allocated to I / Os, and the capacity of these areas is varied according to the number of I / O control points. Characteristic display device of programmable controller.
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