JPS62287352A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS62287352A JPS62287352A JP61132355A JP13235586A JPS62287352A JP S62287352 A JPS62287352 A JP S62287352A JP 61132355 A JP61132355 A JP 61132355A JP 13235586 A JP13235586 A JP 13235586A JP S62287352 A JPS62287352 A JP S62287352A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- area
- areas
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Document Processing Apparatus (AREA)
- Memory System (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、電子タイプライタ−及びワードプロセッサ等
の電子機器に関するものである。
の電子機器に関するものである。
従来の技術
従来から電子タイプライタ−やワードプロセッ等の電子
機器は、多量の文章を記憶でき、かつ多機能なものが要
求されている。
機器は、多量の文章を記憶でき、かつ多機能なものが要
求されている。
第４図は従来の電子タイプライタ−のメモリマツプであ
る。アドレス６０００〜６ＦＦＦは中央処理装置く以下
、ＣＰＵと略称する。〉が演算のためにデータを一時的
に出入するワークエリア、アドレス７０００〜７ＦＦＦ
は人力、更新された文書を記憶するテキストエリア（以
下、ＴＸＴと略称する。）であり、ＴＸＴはＣＰＵがバ
ンク切り換えを行うことにより、同じアドレスエリアで
ＴＸＴＯ〜ＴＸＴ １４を選択してアクセスできるよう
に構成されている。ＣＰＵｆＪ＜ＴＸＴのアクセスを行
う場合には、まずデータ線にバンクを指定するデータを
出力した後、アクセスを行う。
る。アドレス６０００〜６ＦＦＦは中央処理装置く以下
、ＣＰＵと略称する。〉が演算のためにデータを一時的
に出入するワークエリア、アドレス７０００〜７ＦＦＦ
は人力、更新された文書を記憶するテキストエリア（以
下、ＴＸＴと略称する。）であり、ＴＸＴはＣＰＵがバ
ンク切り換えを行うことにより、同じアドレスエリアで
ＴＸＴＯ〜ＴＸＴ １４を選択してアクセスできるよう
に構成されている。ＣＰＵｆＪ＜ＴＸＴのアクセスを行
う場合には、まずデータ線にバンクを指定するデータを
出力した後、アクセスを行う。
しかし近年、これらの電子タイプライタ−は幅広いユー
ザ一層に普及し、ただ単に文章が多量に記憶できかつ多
機能であれば良いというだけでな（、ユーザーの多様な
二°−ズに対応して機能が選択できるものが望まれてい
る。
ザ一層に普及し、ただ単に文章が多量に記憶できかつ多
機能であれば良いというだけでな（、ユーザーの多様な
二°−ズに対応して機能が選択できるものが望まれてい
る。
このため従来の電子タイプライタ−は、基本的°な仕様
に加えて外部記憶装置や他の外部の機器が接続できるイ
ンターフェース等をユーザーの希望に応じて取り付けら
れるようになっている。
に加えて外部記憶装置や他の外部の機器が接続できるイ
ンターフェース等をユーザーの希望に応じて取り付けら
れるようになっている。
このときワークエリアが不足するため、従来はＴＸＴ１
４をワークエリアとして割当てることによりワークエリ
アを増加させていた。
４をワークエリアとして割当てることによりワークエリ
アを増加させていた。
発明が解決しようとする問題点
しかしながら上記従来の構成では、ＴＸＴ １４を第２
のワークエリアとしているため、第２のワークエリアを
アクセスする時は、バンク切り換えを行う必要があり、
処理時間が増大するという問題点と、第１のワークエリ
アと第２のワークエリアで処理が異なるため、プログラ
ムが複雑なものになるという問題点を有していた。
のワークエリアとしているため、第２のワークエリアを
アクセスする時は、バンク切り換えを行う必要があり、
処理時間が増大するという問題点と、第１のワークエリ
アと第２のワークエリアで処理が異なるため、プログラ
ムが複雑なものになるという問題点を有していた。
問題点を解決するための手段
本発明は、第１のアドレスに対応して各々バンクが割当
てられた複数のメモリ領域を有しかつ第２のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、°第１のアドレスを指定するとともにバンクを選択
することにより複数のメモリ領域の内の１つを指定可能
に構成するとともに第２のアドレスを指定することによ
り特定のメモリ領域を指定可能に構成したものである。
てられた複数のメモリ領域を有しかつ第２のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、°第１のアドレスを指定するとともにバンクを選択
することにより複数のメモリ領域の内の１つを指定可能
に構成するとともに第２のアドレスを指定することによ
り特定のメモリ領域を指定可能に構成したものである。
作 用
上記構成により、特定のメモリ領域をアクセスする場合
、第１のアドレスを指定しバンクを選択することにより
特定のメモリ領域をアクセスできるだけでなく、第２の
アドレスを指定することによっても直接特定のメモリ領
域をアクセスできる。
、第１のアドレスを指定しバンクを選択することにより
特定のメモリ領域をアクセスできるだけでなく、第２の
アドレスを指定することによっても直接特定のメモリ領
域をアクセスできる。
実施例
第１図は本発明の一実施例における電子タイプライタ−
の回路図である。図において１０はＣＰＵであり、ＣＰ
Ｕｌ０にはアドレスの指定及びデータの送受借を行う信
号が送られるＡ＆Ｄ線、及びＴＸ線、ＢＥＩ、ＬＡ線が
接続されている。
の回路図である。図において１０はＣＰＵであり、ＣＰ
Ｕｌ０にはアドレスの指定及びデータの送受借を行う信
号が送られるＡ＆Ｄ線、及びＴＸ線、ＢＥＩ、ＬＡ線が
接続されている。
■はＡ＆Ｄ線のうち４本のデータ線Ｄｏ−Ｄ３及びＢＥ
Ｉ、ＬＡ線が接続されたトライステートラッチ、２はＡ
＆Ｄ線のうちアドレス線Ａ１２及びＴＸ線が接続された
論理積回路、ＲＯ−Ｒ３はラッチ１の出力線に一端を接
続されもう一端を÷５■の電源（図では省略されている
。）に接続された抵抗、３はラッチｌがラッチしたデー
タ線ＤＯ−Ｄ２に現れたデータをデコードしてボートＹ
１〜Ｙ８に出力するデコーダー、４〜１１はそれぞれデ
コーダー３の出力がチップセレクトポート（以下、Ｃ３
と略称する。）に接続され、Ａ＆Ｄ線のうちのｌ＼Ｏ〜
４へ１１．Ｄｏ−Ｄ７がそれぞれボートＡＯ−Ａ１１．
ボートＤｏ−Ｄ７に接続された８キロビツトのランダム
アクセスメモリー（以下、ＲＡＭと略称する。）である
。なお、ＣＰＵｌ０には他にリードオンリーメモリー、
ＲＡＭ、表示装置等が接続されているが図では省略され
ている。
Ｉ、ＬＡ線が接続されたトライステートラッチ、２はＡ
＆Ｄ線のうちアドレス線Ａ１２及びＴＸ線が接続された
論理積回路、ＲＯ−Ｒ３はラッチ１の出力線に一端を接
続されもう一端を÷５■の電源（図では省略されている
。）に接続された抵抗、３はラッチｌがラッチしたデー
タ線ＤＯ−Ｄ２に現れたデータをデコードしてボートＹ
１〜Ｙ８に出力するデコーダー、４〜１１はそれぞれデ
コーダー３の出力がチップセレクトポート（以下、Ｃ３
と略称する。）に接続され、Ａ＆Ｄ線のうちのｌ＼Ｏ〜
４へ１１．Ｄｏ−Ｄ７がそれぞれボートＡＯ−Ａ１１．
ボートＤｏ−Ｄ７に接続された８キロビツトのランダム
アクセスメモリー（以下、ＲＡＭと略称する。）である
。なお、ＣＰＵｌ０には他にリードオンリーメモリー、
ＲＡＭ、表示装置等が接続されているが図では省略され
ている。
以上のように構成された本実施例における電子タイプラ
イタ−について、以下にその動作について説明する。
イタ−について、以下にその動作について説明する。
第２図は本実施例における電子タイプライタ−にオブン
ヨン機器を接続していない状態、つまりワークエリアが
小さくても済む場合のメモリマツプであり、アドレス５
０００〜５ＦＦＦまではワークエリア１、アドレス７０
００〜７ＦＦＦまではＴＸＴＯ〜１５に割当てられてい
る。このときアドレス６０００〜６ＦＦＦには実際には
メモリーが割当てられていない。この状態について第１
図を用いて説明する。
ヨン機器を接続していない状態、つまりワークエリアが
小さくても済む場合のメモリマツプであり、アドレス５
０００〜５ＦＦＦまではワークエリア１、アドレス７０
００〜７ＦＦＦまではＴＸＴＯ〜１５に割当てられてい
る。このときアドレス６０００〜６ＦＦＦには実際には
メモリーが割当てられていない。この状態について第１
図を用いて説明する。
ＣＰＵｌ０が文章をＴＸＴＯ〜１５に読み書きする場合
、ＣＰＵＩ○はＴＸ線及びＢＥ線を＋ＯＶ（以下、Ｌレ
ヘルと略称する。）にし、ラッチ１及びデコーダー３を
動作可能な状態にする。次にデータ線Ｄｏ−Ｄ３にＲＡ
Ｍ４〜１１を選択する信号を出力する。次にＣＰＵｌ０
はＬＡ線に信号を送り、ラッチ１にデータ線Ｄｏ−Ｄ３
に現れたデータをラッチさせる。次にデコーダー３はラ
ッチ１の出力ボートＨＯ−８２に現れたデータをデコー
ドし、その結果に従って出力ボートＹ１〜Ｙ８のうちの
１つをＬレヘルにする。この信号はＲＡＭ４〜１１の内
の１つのＲＡＭのチップセレクトポート（以下、Ｃ８と
略称する。）に入力され、そのＲＡＭは読み書き可能な
状態になる。
、ＣＰＵＩ○はＴＸ線及びＢＥ線を＋ＯＶ（以下、Ｌレ
ヘルと略称する。）にし、ラッチ１及びデコーダー３を
動作可能な状態にする。次にデータ線Ｄｏ−Ｄ３にＲＡ
Ｍ４〜１１を選択する信号を出力する。次にＣＰＵｌ０
はＬＡ線に信号を送り、ラッチ１にデータ線Ｄｏ−Ｄ３
に現れたデータをラッチさせる。次にデコーダー３はラ
ッチ１の出力ボートＨＯ−８２に現れたデータをデコー
ドし、その結果に従って出力ボートＹ１〜Ｙ８のうちの
１つをＬレヘルにする。この信号はＲＡＭ４〜１１の内
の１つのＲＡＭのチップセレクトポート（以下、Ｃ８と
略称する。）に入力され、そのＲＡＭは読み書き可能な
状態になる。
ラッチ１の出力ボートＨ３はＲＡＭ４〜１１のアドレス
ボートＡ１２に接続されており、１つのＲＡＭを２つの
領域に分けて使用しているため、本実施例は１６個のメ
モリーバンクをそれぞれＴＸＴ○〜ＴＸＴ１５に割当て
、それを切り換えて用いているということになる。
ボートＡ１２に接続されており、１つのＲＡＭを２つの
領域に分けて使用しているため、本実施例は１６個のメ
モリーバンクをそれぞれＴＸＴ○〜ＴＸＴ１５に割当て
、それを切り換えて用いているということになる。
第３図は本実施例における電子タイプライタ−にオプシ
ョン機器を接続した状態、つまり大きなワークエリアを
必要とする場合のメモリマツプであり、アドレス５００
０〜６ＦＦＦまではワークエリア１及び２、アドレス７
０００〜７ＦＦＦまではＴＸＴＯ〜１４に割当てられて
いる。この状態について第１図を用いて説明する。
ョン機器を接続した状態、つまり大きなワークエリアを
必要とする場合のメモリマツプであり、アドレス５００
０〜６ＦＦＦまではワークエリア１及び２、アドレス７
０００〜７ＦＦＦまではＴＸＴＯ〜１４に割当てられて
いる。この状態について第１図を用いて説明する。
まずＣＰＵｌ０が文章をＴＸＴＯ〜１４に読み書きする
場合、周辺機器が接続されていない場合と同様、ＣＰＵ
ｌ０はＴＸ線及びＢＥ線をＬレベルにし、ラッチ１及び
デコーダー３を動作可能な状態にする。次にデータ線Ｄ
ｏ−Ｄ３にＲＡＭ４〜１１を選択する信号を出力する。
場合、周辺機器が接続されていない場合と同様、ＣＰＵ
ｌ０はＴＸ線及びＢＥ線をＬレベルにし、ラッチ１及び
デコーダー３を動作可能な状態にする。次にデータ線Ｄ
ｏ−Ｄ３にＲＡＭ４〜１１を選択する信号を出力する。
次にＣＰＵ１０はＬＡ線に信号を送り、ラッチ１にデー
タ線Ｄｏ−Ｄ３に現れたデータをラッチさせる。次にデ
コーダー３はラッチ１の出力ボート）（Ｏ−）（２に現
れたデータをデコードし、その結果に従って出力ボート
Ｙ１〜Ｙ８のうちの１つをＬレベルにする。この信号は
ＲＡＭ４〜１１の内の１つのチップセレクトボート（以
下、Ｃ３と略称する。）に入力され、そのＲＡＭは読み
書き可能な状態になる。
タ線Ｄｏ−Ｄ３に現れたデータをラッチさせる。次にデ
コーダー３はラッチ１の出力ボート）（Ｏ−）（２に現
れたデータをデコードし、その結果に従って出力ボート
Ｙ１〜Ｙ８のうちの１つをＬレベルにする。この信号は
ＲＡＭ４〜１１の内の１つのチップセレクトボート（以
下、Ｃ３と略称する。）に入力され、そのＲＡＭは読み
書き可能な状態になる。
なお、この時ＣＰＵはプログラムによりＴＸＴ１５に当
る領域をアクセスしないようになっている。
る領域をアクセスしないようになっている。
次にＣＰＵｌ０がワークエリア２をアクセスする場合に
ついて説明する。
ついて説明する。
ＣＰ Ｕ １０ ハまずＴＸｎをＬレベルにし、ワーク
１等が割当てられた他のＲＡＭをアクセスするのと同様
に、Ａ＆Ｄ線にアドレスを示す信号を出力する。このと
きワークエリア２はアドレス６０００〜６ＦＦＦに対応
しているので、アドレス線１２はＬレベルとなり論理積
回路２の出力は＋５Ｖ（以下、Ｈレベルと略称する。）
となる。この信号に従いラッチ１の出力ボートはすべて
ハイ１′ンビーダンス状態となり、デコーダー３の入力
端子はすべて抵抗ＲＯ−Ｒ２を介して＋５Ｖの電源に接
続されているためＨレベルになる。このためデコーダー
３の出力ボートはＹ８のみがＬレベルとなり、ＲＡＭＩ
ｌのみが読み書き可能な状態となる。またさらにラッ
チ１の出力はすべてハイインピーダンスであり、ＲＡＭ
Ｉ １のアドレスポートＡ１２には抵抗Ｒ３を介して＋
５Ｖの電源に接続されるためＨレベルとなり、ＲＡＭＩ
１の半分の領域がワークエリアとして無条件に選択さ
れる。
１等が割当てられた他のＲＡＭをアクセスするのと同様
に、Ａ＆Ｄ線にアドレスを示す信号を出力する。このと
きワークエリア２はアドレス６０００〜６ＦＦＦに対応
しているので、アドレス線１２はＬレベルとなり論理積
回路２の出力は＋５Ｖ（以下、Ｈレベルと略称する。）
となる。この信号に従いラッチ１の出力ボートはすべて
ハイ１′ンビーダンス状態となり、デコーダー３の入力
端子はすべて抵抗ＲＯ−Ｒ２を介して＋５Ｖの電源に接
続されているためＨレベルになる。このためデコーダー
３の出力ボートはＹ８のみがＬレベルとなり、ＲＡＭＩ
ｌのみが読み書き可能な状態となる。またさらにラッ
チ１の出力はすべてハイインピーダンスであり、ＲＡＭ
Ｉ １のアドレスポートＡ１２には抵抗Ｒ３を介して＋
５Ｖの電源に接続されるためＨレベルとなり、ＲＡＭＩ
１の半分の領域がワークエリアとして無条件に選択さ
れる。
発明の効果
本発明は、第１のアドレスに対応して各々バンクが割当
てられた複数のメモリ領域を有しかつ第２のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、第１のアドレスを指定するとともにバンクを選択す
ることにより複数のメモリ領域の内の１つを指定可能に
構成するとともに第２のアドレスを指定することにより
特定のメモリ領域を指定可能に構成したものであり、特
定のメモリ領域をアクセスする場合、第１のアドレスを
指定しバンクを選択することにより特定のメモリ領域を
アクセスできるだけでなく、第２のアドレスを指定する
ことによっても直接特定のメモリ領域をアクセスできる
ため、特定のメモリ領域はオプションの機器が接続され
ていない場合は文書を記憶するメモリ領域として他のメ
モリ領域と同様にバンク切り換えによりアクセスでき、
またオプションの機器が接続されている時はアドレスを
指定するだけでアクセスでき、オブンヨンの機器が接続
されても処理時間が増加することがなく、またこの時処
理の手順を代える必要がないためプログラムを複雑にす
ることなく、特定のメモリ領域をテキストメモリーとワ
ークエリアのどちらかを選択して割当てることができる
。
てられた複数のメモリ領域を有しかつ第２のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、第１のアドレスを指定するとともにバンクを選択す
ることにより複数のメモリ領域の内の１つを指定可能に
構成するとともに第２のアドレスを指定することにより
特定のメモリ領域を指定可能に構成したものであり、特
定のメモリ領域をアクセスする場合、第１のアドレスを
指定しバンクを選択することにより特定のメモリ領域を
アクセスできるだけでなく、第２のアドレスを指定する
ことによっても直接特定のメモリ領域をアクセスできる
ため、特定のメモリ領域はオプションの機器が接続され
ていない場合は文書を記憶するメモリ領域として他のメ
モリ領域と同様にバンク切り換えによりアクセスでき、
またオプションの機器が接続されている時はアドレスを
指定するだけでアクセスでき、オブンヨンの機器が接続
されても処理時間が増加することがなく、またこの時処
理の手順を代える必要がないためプログラムを複雑にす
ることなく、特定のメモリ領域をテキストメモリーとワ
ークエリアのどちらかを選択して割当てることができる
。
第１図は本発明の一実施例における電子機器の回路、第
２図及び第３図は同メモリーマツプ、第４図は従来の電
子機器のメモリーマツプである。 １・・・ラッチ、 ２・・・論理積回路、 ３・・・デコーダー、 ４〜１１・・・ＲＡ Ｍ。 ＲＯ−Ｒ３・・・抵抗
２図及び第３図は同メモリーマツプ、第４図は従来の電
子機器のメモリーマツプである。 １・・・ラッチ、 ２・・・論理積回路、 ３・・・デコーダー、 ４〜１１・・・ＲＡ Ｍ。 ＲＯ−Ｒ３・・・抵抗
Claims (1)
- 第１のアドレスに対応して各々バンクが割当てられた複
数のメモリ領域を有しかつ第２のアドレスに前記複数の
メモリ領域の内の特定のメモリ領域を直接対応させ、第
１のアドレスを指定するとともにバンクを選択すること
により前記複数のメモリ領域の内の１つを指定可能に構
成するとともに第２のアドレスを指定することにより前
記特定のメモリ領域を指定可能に構成したことを特徴と
する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132355A JPS62287352A (ja) | 1986-06-06 | 1986-06-06 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132355A JPS62287352A (ja) | 1986-06-06 | 1986-06-06 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62287352A true JPS62287352A (ja) | 1987-12-14 |
Family
ID=15079420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61132355A Pending JPS62287352A (ja) | 1986-06-06 | 1986-06-06 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62287352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211447A (ja) * | 1987-02-27 | 1988-09-02 | Sanyo Electric Co Ltd | メモリカートリッジのメモリ割り付け装置 |
| JPH01314353A (ja) * | 1988-06-14 | 1989-12-19 | Sanyo Electric Co Ltd | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS6035655A (ja) * | 1983-08-05 | 1985-02-23 | 篠原 茂之 | パレツトの方向変換装置 |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
-
1986
- 1986-06-06 JP JP61132355A patent/JPS62287352A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS6035655A (ja) * | 1983-08-05 | 1985-02-23 | 篠原 茂之 | パレツトの方向変換装置 |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211447A (ja) * | 1987-02-27 | 1988-09-02 | Sanyo Electric Co Ltd | メモリカートリッジのメモリ割り付け装置 |
| JPH01314353A (ja) * | 1988-06-14 | 1989-12-19 | Sanyo Electric Co Ltd | 情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6126103B2 (ja) | ||
| US20050265108A1 (en) | Memory controller which increases bus bandwidth, data transmission method using the same, and computer system having the same | |
| EP0217479A2 (en) | Information processing unit | |
| JPS62287352A (ja) | 電子機器 | |
| JPH0326864B2 (ja) | ||
| JPS5968068A (ja) | メモリボ−ド | |
| JPS60176163A (ja) | 入出力ボ−ドのアドレス選択方式 | |
| KR920003845B1 (ko) | 개인용 컴퓨터의 사용자를 위한 rom의 영역 확장 시스템 | |
| US4519030A (en) | Unique memory for use in a digital data system | |
| JPS6111863A (ja) | マイクロコンピユ−タシステム | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JPS60150146A (ja) | 電子計算機の主記憶選択装置 | |
| JP2706082B2 (ja) | アドレスバス制御方法 | |
| JPH07114791A (ja) | デュアルポートメモリのアクセス回路 | |
| KR850000710B1 (ko) | 일정번지수 영역을 공통으로 사용하는 다수 메모리뱅크 시스템 | |
| JPS61273655A (ja) | 入出力ポ−ト拡張方式 | |
| JPH0310335A (ja) | エミュレーションチップ | |
| JPS6054055A (ja) | 記憶装置 | |
| JPH0244445A (ja) | データ処理装置 | |
| JPH01297758A (ja) | マイクロコンピュータ間データ伝送方法 | |
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| JPS60129854A (ja) | アドレスバス制御装置 | |
| JPH0770229B2 (ja) | 読み出し専用メモリ装置 | |
| JPH10269175A (ja) | アドレスバス装置 | |
| JPH10240679A (ja) | データバス切替回路 |