JPS62287352A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS62287352A JPS62287352A JP61132355A JP13235586A JPS62287352A JP S62287352 A JPS62287352 A JP S62287352A JP 61132355 A JP61132355 A JP 61132355A JP 13235586 A JP13235586 A JP 13235586A JP S62287352 A JPS62287352 A JP S62287352A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- area
- areas
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Record Information Processing For Printing (AREA)
- Document Processing Apparatus (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
産業上の利用分野
本発明は、電子タイプライタ−及びワードプロセッサ等
の電子機器に関するものである。
の電子機器に関するものである。
従来の技術
従来から電子タイプライタ−やワードプロセッ等の電子
機器は、多量の文章を記憶でき、かつ多機能なものが要
求されている。
機器は、多量の文章を記憶でき、かつ多機能なものが要
求されている。
第4図は従来の電子タイプライタ−のメモリマツプであ
る。アドレス6000〜6FFFは中央処理装置く以下
、CPUと略称する。〉が演算のためにデータを一時的
に出入するワークエリア、アドレス7000〜7FFF
は人力、更新された文書を記憶するテキストエリア(以
下、TXTと略称する。)であり、TXTはCPUがバ
ンク切り換えを行うことにより、同じアドレスエリアで
TXTO〜TXT 14を選択してアクセスできるよう
に構成されている。CPUfJ<TXTのアクセスを行
う場合には、まずデータ線にバンクを指定するデータを
出力した後、アクセスを行う。
る。アドレス6000〜6FFFは中央処理装置く以下
、CPUと略称する。〉が演算のためにデータを一時的
に出入するワークエリア、アドレス7000〜7FFF
は人力、更新された文書を記憶するテキストエリア(以
下、TXTと略称する。)であり、TXTはCPUがバ
ンク切り換えを行うことにより、同じアドレスエリアで
TXTO〜TXT 14を選択してアクセスできるよう
に構成されている。CPUfJ<TXTのアクセスを行
う場合には、まずデータ線にバンクを指定するデータを
出力した後、アクセスを行う。
しかし近年、これらの電子タイプライタ−は幅広いユー
ザ一層に普及し、ただ単に文章が多量に記憶できかつ多
機能であれば良いというだけでな(、ユーザーの多様な
二°−ズに対応して機能が選択できるものが望まれてい
る。
ザ一層に普及し、ただ単に文章が多量に記憶できかつ多
機能であれば良いというだけでな(、ユーザーの多様な
二°−ズに対応して機能が選択できるものが望まれてい
る。
このため従来の電子タイプライタ−は、基本的°な仕様
に加えて外部記憶装置や他の外部の機器が接続できるイ
ンターフェース等をユーザーの希望に応じて取り付けら
れるようになっている。
に加えて外部記憶装置や他の外部の機器が接続できるイ
ンターフェース等をユーザーの希望に応じて取り付けら
れるようになっている。
このときワークエリアが不足するため、従来はTXT1
4をワークエリアとして割当てることによりワークエリ
アを増加させていた。
4をワークエリアとして割当てることによりワークエリ
アを増加させていた。
発明が解決しようとする問題点
しかしながら上記従来の構成では、TXT 14を第2
のワークエリアとしているため、第2のワークエリアを
アクセスする時は、バンク切り換えを行う必要があり、
処理時間が増大するという問題点と、第1のワークエリ
アと第2のワークエリアで処理が異なるため、プログラ
ムが複雑なものになるという問題点を有していた。
のワークエリアとしているため、第2のワークエリアを
アクセスする時は、バンク切り換えを行う必要があり、
処理時間が増大するという問題点と、第1のワークエリ
アと第2のワークエリアで処理が異なるため、プログラ
ムが複雑なものになるという問題点を有していた。
問題点を解決するための手段
本発明は、第1のアドレスに対応して各々バンクが割当
てられた複数のメモリ領域を有しかつ第2のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、°第1のアドレスを指定するとともにバンクを選択
することにより複数のメモリ領域の内の1つを指定可能
に構成するとともに第2のアドレスを指定することによ
り特定のメモリ領域を指定可能に構成したものである。
てられた複数のメモリ領域を有しかつ第2のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、°第1のアドレスを指定するとともにバンクを選択
することにより複数のメモリ領域の内の1つを指定可能
に構成するとともに第2のアドレスを指定することによ
り特定のメモリ領域を指定可能に構成したものである。
作 用
上記構成により、特定のメモリ領域をアクセスする場合
、第1のアドレスを指定しバンクを選択することにより
特定のメモリ領域をアクセスできるだけでなく、第2の
アドレスを指定することによっても直接特定のメモリ領
域をアクセスできる。
、第1のアドレスを指定しバンクを選択することにより
特定のメモリ領域をアクセスできるだけでなく、第2の
アドレスを指定することによっても直接特定のメモリ領
域をアクセスできる。
実施例
第1図は本発明の一実施例における電子タイプライタ−
の回路図である。図において10はCPUであり、CP
Ul0にはアドレスの指定及びデータの送受借を行う信
号が送られるA&D線、及びTX線、BEI、LA線が
接続されている。
の回路図である。図において10はCPUであり、CP
Ul0にはアドレスの指定及びデータの送受借を行う信
号が送られるA&D線、及びTX線、BEI、LA線が
接続されている。
■はA&D線のうち4本のデータ線Do−D3及びBE
I、LA線が接続されたトライステートラッチ、2はA
&D線のうちアドレス線A12及びTX線が接続された
論理積回路、RO−R3はラッチ1の出力線に一端を接
続されもう一端を÷5■の電源(図では省略されている
。)に接続された抵抗、3はラッチlがラッチしたデー
タ線DO−D2に現れたデータをデコードしてボートY
1〜Y8に出力するデコーダー、4〜11はそれぞれデ
コーダー3の出力がチップセレクトポート(以下、C3
と略称する。)に接続され、A&D線のうちのl\O〜
4へ11.Do−D7がそれぞれボートAO−A11.
ボートDo−D7に接続された8キロビツトのランダム
アクセスメモリー(以下、RAMと略称する。)である
。なお、CPUl0には他にリードオンリーメモリー、
RAM、表示装置等が接続されているが図では省略され
ている。
I、LA線が接続されたトライステートラッチ、2はA
&D線のうちアドレス線A12及びTX線が接続された
論理積回路、RO−R3はラッチ1の出力線に一端を接
続されもう一端を÷5■の電源(図では省略されている
。)に接続された抵抗、3はラッチlがラッチしたデー
タ線DO−D2に現れたデータをデコードしてボートY
1〜Y8に出力するデコーダー、4〜11はそれぞれデ
コーダー3の出力がチップセレクトポート(以下、C3
と略称する。)に接続され、A&D線のうちのl\O〜
4へ11.Do−D7がそれぞれボートAO−A11.
ボートDo−D7に接続された8キロビツトのランダム
アクセスメモリー(以下、RAMと略称する。)である
。なお、CPUl0には他にリードオンリーメモリー、
RAM、表示装置等が接続されているが図では省略され
ている。
以上のように構成された本実施例における電子タイプラ
イタ−について、以下にその動作について説明する。
イタ−について、以下にその動作について説明する。
第2図は本実施例における電子タイプライタ−にオブン
ヨン機器を接続していない状態、つまりワークエリアが
小さくても済む場合のメモリマツプであり、アドレス5
000〜5FFFまではワークエリア1、アドレス70
00〜7FFFまではTXTO〜15に割当てられてい
る。このときアドレス6000〜6FFFには実際には
メモリーが割当てられていない。この状態について第1
図を用いて説明する。
ヨン機器を接続していない状態、つまりワークエリアが
小さくても済む場合のメモリマツプであり、アドレス5
000〜5FFFまではワークエリア1、アドレス70
00〜7FFFまではTXTO〜15に割当てられてい
る。このときアドレス6000〜6FFFには実際には
メモリーが割当てられていない。この状態について第1
図を用いて説明する。
CPUl0が文章をTXTO〜15に読み書きする場合
、CPUI○はTX線及びBE線を+OV(以下、Lレ
ヘルと略称する。)にし、ラッチ1及びデコーダー3を
動作可能な状態にする。次にデータ線Do−D3にRA
M4〜11を選択する信号を出力する。次にCPUl0
はLA線に信号を送り、ラッチ1にデータ線Do−D3
に現れたデータをラッチさせる。次にデコーダー3はラ
ッチ1の出力ボートHO−82に現れたデータをデコー
ドし、その結果に従って出力ボートY1〜Y8のうちの
1つをLレヘルにする。この信号はRAM4〜11の内
の1つのRAMのチップセレクトポート(以下、C8と
略称する。)に入力され、そのRAMは読み書き可能な
状態になる。
、CPUI○はTX線及びBE線を+OV(以下、Lレ
ヘルと略称する。)にし、ラッチ1及びデコーダー3を
動作可能な状態にする。次にデータ線Do−D3にRA
M4〜11を選択する信号を出力する。次にCPUl0
はLA線に信号を送り、ラッチ1にデータ線Do−D3
に現れたデータをラッチさせる。次にデコーダー3はラ
ッチ1の出力ボートHO−82に現れたデータをデコー
ドし、その結果に従って出力ボートY1〜Y8のうちの
1つをLレヘルにする。この信号はRAM4〜11の内
の1つのRAMのチップセレクトポート(以下、C8と
略称する。)に入力され、そのRAMは読み書き可能な
状態になる。
ラッチ1の出力ボートH3はRAM4〜11のアドレス
ボートA12に接続されており、1つのRAMを2つの
領域に分けて使用しているため、本実施例は16個のメ
モリーバンクをそれぞれTXT○〜TXT15に割当て
、それを切り換えて用いているということになる。
ボートA12に接続されており、1つのRAMを2つの
領域に分けて使用しているため、本実施例は16個のメ
モリーバンクをそれぞれTXT○〜TXT15に割当て
、それを切り換えて用いているということになる。
第3図は本実施例における電子タイプライタ−にオプシ
ョン機器を接続した状態、つまり大きなワークエリアを
必要とする場合のメモリマツプであり、アドレス500
0〜6FFFまではワークエリア1及び2、アドレス7
000〜7FFFまではTXTO〜14に割当てられて
いる。この状態について第1図を用いて説明する。
ョン機器を接続した状態、つまり大きなワークエリアを
必要とする場合のメモリマツプであり、アドレス500
0〜6FFFまではワークエリア1及び2、アドレス7
000〜7FFFまではTXTO〜14に割当てられて
いる。この状態について第1図を用いて説明する。
まずCPUl0が文章をTXTO〜14に読み書きする
場合、周辺機器が接続されていない場合と同様、CPU
l0はTX線及びBE線をLレベルにし、ラッチ1及び
デコーダー3を動作可能な状態にする。次にデータ線D
o−D3にRAM4〜11を選択する信号を出力する。
場合、周辺機器が接続されていない場合と同様、CPU
l0はTX線及びBE線をLレベルにし、ラッチ1及び
デコーダー3を動作可能な状態にする。次にデータ線D
o−D3にRAM4〜11を選択する信号を出力する。
次にCPU10はLA線に信号を送り、ラッチ1にデー
タ線Do−D3に現れたデータをラッチさせる。次にデ
コーダー3はラッチ1の出力ボート)(O−)(2に現
れたデータをデコードし、その結果に従って出力ボート
Y1〜Y8のうちの1つをLレベルにする。この信号は
RAM4〜11の内の1つのチップセレクトボート(以
下、C3と略称する。)に入力され、そのRAMは読み
書き可能な状態になる。
タ線Do−D3に現れたデータをラッチさせる。次にデ
コーダー3はラッチ1の出力ボート)(O−)(2に現
れたデータをデコードし、その結果に従って出力ボート
Y1〜Y8のうちの1つをLレベルにする。この信号は
RAM4〜11の内の1つのチップセレクトボート(以
下、C3と略称する。)に入力され、そのRAMは読み
書き可能な状態になる。
なお、この時CPUはプログラムによりTXT15に当
る領域をアクセスしないようになっている。
る領域をアクセスしないようになっている。
次にCPUl0がワークエリア2をアクセスする場合に
ついて説明する。
ついて説明する。
CP U 10 ハまずTXnをLレベルにし、ワーク
1等が割当てられた他のRAMをアクセスするのと同様
に、A&D線にアドレスを示す信号を出力する。このと
きワークエリア2はアドレス6000〜6FFFに対応
しているので、アドレス線12はLレベルとなり論理積
回路2の出力は+5V(以下、Hレベルと略称する。)
となる。この信号に従いラッチ1の出力ボートはすべて
ハイ1′ンビーダンス状態となり、デコーダー3の入力
端子はすべて抵抗RO−R2を介して+5Vの電源に接
続されているためHレベルになる。このためデコーダー
3の出力ボートはY8のみがLレベルとなり、RAMI
lのみが読み書き可能な状態となる。またさらにラッ
チ1の出力はすべてハイインピーダンスであり、RAM
I 1のアドレスポートA12には抵抗R3を介して+
5Vの電源に接続されるためHレベルとなり、RAMI
1の半分の領域がワークエリアとして無条件に選択さ
れる。
1等が割当てられた他のRAMをアクセスするのと同様
に、A&D線にアドレスを示す信号を出力する。このと
きワークエリア2はアドレス6000〜6FFFに対応
しているので、アドレス線12はLレベルとなり論理積
回路2の出力は+5V(以下、Hレベルと略称する。)
となる。この信号に従いラッチ1の出力ボートはすべて
ハイ1′ンビーダンス状態となり、デコーダー3の入力
端子はすべて抵抗RO−R2を介して+5Vの電源に接
続されているためHレベルになる。このためデコーダー
3の出力ボートはY8のみがLレベルとなり、RAMI
lのみが読み書き可能な状態となる。またさらにラッ
チ1の出力はすべてハイインピーダンスであり、RAM
I 1のアドレスポートA12には抵抗R3を介して+
5Vの電源に接続されるためHレベルとなり、RAMI
1の半分の領域がワークエリアとして無条件に選択さ
れる。
発明の効果
本発明は、第1のアドレスに対応して各々バンクが割当
てられた複数のメモリ領域を有しかつ第2のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、第1のアドレスを指定するとともにバンクを選択す
ることにより複数のメモリ領域の内の1つを指定可能に
構成するとともに第2のアドレスを指定することにより
特定のメモリ領域を指定可能に構成したものであり、特
定のメモリ領域をアクセスする場合、第1のアドレスを
指定しバンクを選択することにより特定のメモリ領域を
アクセスできるだけでなく、第2のアドレスを指定する
ことによっても直接特定のメモリ領域をアクセスできる
ため、特定のメモリ領域はオプションの機器が接続され
ていない場合は文書を記憶するメモリ領域として他のメ
モリ領域と同様にバンク切り換えによりアクセスでき、
またオプションの機器が接続されている時はアドレスを
指定するだけでアクセスでき、オブンヨンの機器が接続
されても処理時間が増加することがなく、またこの時処
理の手順を代える必要がないためプログラムを複雑にす
ることなく、特定のメモリ領域をテキストメモリーとワ
ークエリアのどちらかを選択して割当てることができる
。
てられた複数のメモリ領域を有しかつ第2のアドレスに
複数のメモリ領域の内の特定のメモリ領域を直接対応さ
せ、第1のアドレスを指定するとともにバンクを選択す
ることにより複数のメモリ領域の内の1つを指定可能に
構成するとともに第2のアドレスを指定することにより
特定のメモリ領域を指定可能に構成したものであり、特
定のメモリ領域をアクセスする場合、第1のアドレスを
指定しバンクを選択することにより特定のメモリ領域を
アクセスできるだけでなく、第2のアドレスを指定する
ことによっても直接特定のメモリ領域をアクセスできる
ため、特定のメモリ領域はオプションの機器が接続され
ていない場合は文書を記憶するメモリ領域として他のメ
モリ領域と同様にバンク切り換えによりアクセスでき、
またオプションの機器が接続されている時はアドレスを
指定するだけでアクセスでき、オブンヨンの機器が接続
されても処理時間が増加することがなく、またこの時処
理の手順を代える必要がないためプログラムを複雑にす
ることなく、特定のメモリ領域をテキストメモリーとワ
ークエリアのどちらかを選択して割当てることができる
。
第1図は本発明の一実施例における電子機器の回路、第
2図及び第3図は同メモリーマツプ、第4図は従来の電
子機器のメモリーマツプである。 1・・・ラッチ、 2・・・論理積回路、 3・・・デコーダー、 4〜11・・・RA M。 RO−R3・・・抵抗
2図及び第3図は同メモリーマツプ、第4図は従来の電
子機器のメモリーマツプである。 1・・・ラッチ、 2・・・論理積回路、 3・・・デコーダー、 4〜11・・・RA M。 RO−R3・・・抵抗
Claims (1)
- 第1のアドレスに対応して各々バンクが割当てられた複
数のメモリ領域を有しかつ第2のアドレスに前記複数の
メモリ領域の内の特定のメモリ領域を直接対応させ、第
1のアドレスを指定するとともにバンクを選択すること
により前記複数のメモリ領域の内の1つを指定可能に構
成するとともに第2のアドレスを指定することにより前
記特定のメモリ領域を指定可能に構成したことを特徴と
する電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132355A JPS62287352A (ja) | 1986-06-06 | 1986-06-06 | 電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132355A JPS62287352A (ja) | 1986-06-06 | 1986-06-06 | 電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62287352A true JPS62287352A (ja) | 1987-12-14 |
Family
ID=15079420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61132355A Pending JPS62287352A (ja) | 1986-06-06 | 1986-06-06 | 電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62287352A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63211447A (ja) * | 1987-02-27 | 1988-09-02 | Sanyo Electric Co Ltd | メモリカートリッジのメモリ割り付け装置 |
JPH01314353A (ja) * | 1988-06-14 | 1989-12-19 | Sanyo Electric Co Ltd | 情報処理装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
JPS6035655A (ja) * | 1983-08-05 | 1985-02-23 | 篠原 茂之 | パレツトの方向変換装置 |
JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
-
1986
- 1986-06-06 JP JP61132355A patent/JPS62287352A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
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Cited By (2)
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JPH01314353A (ja) * | 1988-06-14 | 1989-12-19 | Sanyo Electric Co Ltd | 情報処理装置 |
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