JPH0326864B2 - - Google Patents
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- JPH0326864B2 JPH0326864B2 JP59167481A JP16748184A JPH0326864B2 JP H0326864 B2 JPH0326864 B2 JP H0326864B2 JP 59167481 A JP59167481 A JP 59167481A JP 16748184 A JP16748184 A JP 16748184A JP H0326864 B2 JPH0326864 B2 JP H0326864B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Description
〔技術分野〕
本発明はマイクロコンピユータに関し、特に
CPUと複数の入出力装置を同一基板上に内蔵し
たマイクロコンピユータに関する。 〔従来技術〕 コンピユータシステムの小型化、軽量化の技法
の一つとして、従来個々のチツプで行つていたタ
イマ機能、割込み機能等の周辺機能を１チツプに
取り込むことで高集積化を図る方式がある。 第１０図はＡ／Ｄコンバータ１０４、タイマ１
０５、割込みコントローラ１０６、シリアルイン
ターフエース１０７を入出力装置（以下、Ｉ／Ｏ
と称す）として内部に持つ１チツプマイクロコン
ピユータ１０１のブロツク図である。CPU１０
２はバス１０８を通して外部バスとの間でデータ
の授受を行う。Ａ／Ｄコンバータ１０４、タイマ
１０５、割込みコントローラ１０６、シリアルイ
ンターフエース１０７の内部Ｉ／ＯはCPU１０
２の入出力命令の実行により初期設定される。
CPU１０２が入出力命令を実行すると、アクセ
スされた内部Ｉ／Ｏのアドレスをアドレスバス１
０９を通してデコーダ１０３へ出力すると共に、
出力命令の場合は、設定するデータを内部データ
バス１１０を通しアクセスされた内部Ｉ／Ｏへ出
力する。ここで、第１１図に示すように各内部
Ｉ／Ｏ１０４〜１０７はそれぞれレジスタ群を持
つており、その各々のレジスタに対し第１２図に
示すようにＩ／Ｏアドレスが割当てられている。
例えば、割込みコントローラ１０６内にはレジス
タMKH、レジスタMKLの２本のレジスタがあ
り、レジスタMKHに対しては6H、レジスタ
MKLに対しては7HがＩ／Ｏアドレスとして割当
てられている。デコーダ１０３はアドレスバス１
０９より入力したアドレス情報をデコードし、第
１２図に示すＩ／Ｏアドレスに従い対応するレジ
スタへセレクト信号を発生する。Ａ／Ｄコンバー
タ１０４に対しては内蔵する５本のレジスタ
ANM，CR０，CR１，CR２，CR３に対し５本
のセレクト信号線群１１３を、タイマ１０５に対
しては内蔵する５本のレジスタEOM，ETMM，
TMM，TM０TM１に対し５本のセレクト信号
線群１１４を、割込みコントローラ１０６に対し
ては内蔵する２本のレジスタMKH，MHLに対
し２本のセレクト信号線群１１１を、シリアルイ
ンターフエース１０７に対しても内蔵する２本の
レジスタSMH，SMLに対し２本のセレクト信号
線群１１２を、すなわちそれぞれ内蔵する合計14
本のレジスタに対し、合計14本からなるセレクト
信号線群のうちの１本にセレクト信号を出力す
る。 すなわち、本来従来によれば、内部Ｉ／Ｏに対
するＩ／Ｏアドレスはあらかじめハードウエアに
より固定されており、ソフトウエアにより任意に
設定できない。 このように、従来は、内部Ｉ／Ｏアドレスを固
定した１チツプマイクロコンピユータを作り、そ
れを基にしてシステムを構築する手法がとられて
きた。ところが、既存の大きなシステムを前記の
１チツプマイクロコンピユータを用いて小型、軽
量化しようとした場合、ハードウエア構成が同じ
であつても、Ｉ／Ｏアドレスの違いがソフトウエ
アの移植に大きな弊害を生むことがある。つま
り、Ｉ／Ｏアドレスが異なるため移植するソフト
ウエアのＩ／Ｏドライバ（入出力装置制御プログ
ラム）を書き直さなくてはならない。また、第１
２図に示すように本従来例では内部Ｉ／Ｏ領域と
外部Ｉ／Ｏ領域も固定されており、SP１，SP２
は内部Ｉ／Ｏとしては未使用の空間でありながら
外部で使用することはできない。 以上述べたように、従来の１チツプマイクロコ
ンピユータは、１）内部Ｉ／Ｏアドレスを自由に
設定できない、２）内部Ｉ／Ｏ領域に外部Ｉ／Ｏ
を挿入できないため、拡張性に制約がある、３）
内部Ｉ／Ｏ領域に無駄なアドレス空間が生じる等
の欠点を有していた。 〔発明の目的〕 したがつて、本発明の目的は、比較的簡単なハ
ードウエア構成により内部Ｉ／Ｏアドレスをソフ
トウエアで任意に設定できるマイクロコンピユー
タを提供することにある。 〔発明の構成〕 本発明によれば、CPUと、複数の入出力装置
と、前記CPUおよび前記複数の入出力装置を相
互接続するバスと、前記複数の入出力装置にそれ
ぞれ接続された複数の選択線と、前記複数の選択
線にそれぞれ接続された複数の連想メモリ手段
と、これら連想メモリ手段に共通に接続されたア
ドレスデータ線と、前記複数の入出力装置の夫々
に割り当てられたアドレスであつて前記CPUが
前記アドレスデータ線に出力したアドレスを前記
複数の連想メモリ手段の対応するものにそれぞれ
書き込む手段とを備え、前記CPUは前記複数の
入出力装置の一つを選択するためのアドレス情報
を前記アドレスデータ線を介して前記複数の連想
メモリ手段に共通に供給し、前記複数の連想メモ
リの各々は書き込まれたアドレスと前記CPUか
らの前記アドレスデータ情報とが一致したときに
前記選択線に選択レベルを出力して対応する入出
力装置を選択することを特徴とするマイクロコン
ピユータが得られる。 さらに、本発明によれば、CPUと、夫々が複
数のレジスタを有する複数の入出力装置と、複数
の連想メモリ手段と、前記CPUおよび前記複数
の入出力装置を相互接続するデータバスと、前記
CPUおよび前記複数の連想メモリを相互接続す
る第１のアドレスバスと、前記CPUおよび前記
複数の入出力装置を相互接続する第２のアドレス
バスと、前記複数の入出力装置および連想メモリ
手段の対応するもの同士をそれぞれ接続する複数
の選択線と、前記複数の入出力装置の夫々に割り
当てられたアドレスを前記複数の連想メモリ手段
の対応するものにそれぞれ書き込む手段とを備
え、前記CPUは前記複数の入出力装置の一つを
選択するための第１アドレス情報を前記第１のア
ドレスバスを介して前記複数の連想メモリ手段
に、前記複数のレジスタの一つを選択するための
第２アドレス情報を前記第２のアドレスバスを介
して前記複数の入出力装置にそれぞれ供給し、前
記複数の連想メモリ手段の夫々は書き込まれたア
ドレスと前記第１のアドレス情報とが一致したと
きに前記選択線に選択レベルを出力して対応する
入出力装置を選択し、当該選択された入出力装置
に含まれる複数のレジスタの一つが前記第２のア
ドレス情報によつて選択されることを特徴とする
マイクロコンピユータが得られる。 〔実施例〕 以下、図面を参照しながら本発明の実施例を説
明する。第１図は本発明の一実施例である、内部
Ｉ／Ｏを同一基板上に内蔵したマイクロコンピユ
ータ４０１のブロツク図である。CPU４０２は
マイクロコンピユータ４０１の心臓部に相当し、
バス４１５を通して命令を取り込み、実行する。
DMAユニツト４０４、割込みコントロールユニ
ツト４０５、シリアルコミユニケーシヨンユニツ
ト４０６、タイマ／カウンタユニツト４０７はマ
イクロコンピユータ４０１の内部Ｉ／Ｏであり、
CPU４０２が入出力命令を実行することにより
内部データバス４１２を介してデータの授受を行
う。デコーダ４０３はそのロケーシヨンがアドレ
スではなくその保持している内容によつて識別さ
れる連想メモリによつて構成され、CPU４０２
がデコーダ４０３に対し出力命令を実行すること
により、各内部Ｉ／Ｏユニツト４０４〜４０７の
Ｉ／Ｏアドレスが設定される。次に入出力命令が
実行されると、デコーダ４０３では保持している
アドレスと入出力命令によりアクセスされたアド
レスを比較し、一致したならばセレクト信号線４
０８〜４１１のうち１本に対してセレクト信号を
発生し、各内部Ｉ／Ｏユニツト４０４〜４０７の
うち１ユニツトを選択する。 ここで第２図に示すように各内部Ｉ／Ｏユニツ
ト４０４〜４０７はそれぞれ内部レジスタ群
DMAU，ICU，SCU，TCUを持つており、アク
セスされた内部Ｉ／Ｏユニツト内でレジスタを選
択しなければならない。そこで、第１図に示すよ
うに内部アドレスバス４１３より前記レジスタを
選択するのに必要なアドレスの下位数ビツトを入
力し、各内部Ｉ／Ｏユニツト４０４〜４０７内で
レジスタの選択を行つている。 第３図は、第１図のデコーダ４０３の一実施例
を示す回路図である。DMAURはDMAユニツト
４０４のＩ／Ｏアドレスを保持している連想メモ
リ、ICURは割込みコントロールユニツト４０５
のＩ／Ｏアドレスを保持している連想メモリ、
TCURはタイマ／カウンタユニツト４０７の
Ｉ／Ｏアドレスを保持している連想メモリ、
SCURはシリアルコミユニケーシヨンユニツト４
０６のＩ／Ｏアドレスを保持している連想メモリ
で、いずれも８ビツト構成である。CPU４０２
より連想メモリDMAUR，ICUR，TCUR，
SCURの１つへの出力命令があると、デコーダ６
０１により信号線６１０〜６１３の１本を“１”
として連想メモリDMAUR，ICUR，TCUR，
SCURの１つを書き込み許可状態とする。書き込
みデータはデータ線Ｉ０〜Ｉ７より入力する。次
に、連想メモリDMAUR，ICUR，TCUR，
SCUR以外への入出力命令があると、アドレスの
下位８ビツトをデータ線Ｉ０〜Ｉ７より連想メモ
リDMAUR，ICUR，TCUR，SCURへ入力し、
連想メモリDMAUR，ICUR，TCUR，SCURが
保持していたアドレスとデータ線Ｉ０〜Ｉ７より
入力したアドレスが一致したら、信号線６０６〜
６０９のうち一致した連想メモリからの信号線を
“１”にし、それ以外の信号線を“０”にして第
１図の各内部Ｉ／Ｏユニツト４０４〜４０７への
セレクト信号線４０８〜４１１へ伝達する。ここ
で、セレクト信号線４０８〜４１１のいずれか１
本が“１”であれば、セレクト信号線４０８〜４
１１を入力とする４入力オア回路６２３の出力
EXT／INも“１”となり外部Ｉ／Ｏを禁止す
る。一方、セレクト信号線４０８〜４１１のすべ
てが“０”ならば、４入力オア回路６２３の出力
EXT／INも“０”となり外部Ｉ／Ｏを許可す
る。まず、マイクロコンピユータ４０１の初期状
態において連想メモリDMAUR，ICUR，
TCUR，SCURを設定する。設定には出力命令を
用い、各連想メモリDMAUR，ICUR，TCUR，
SCURは第４図に示すように、64kbyte（0H〜
FFFFH）のＩ／Ｏアドレス空間の上位４バイト
に配置され、連想メモリDMAURはFFFFH、連
想メモリICURはFFFEH、連想メモリTCURは
FFFDH、連想メモリSCURはFFFCHにそれぞれ
固定Ｉ／Ｏアドレスを割当てられている。これら
の固定Ｉ／ＯアドレスFFFCH〜FFFFHを２進数
で表わすと、第５図に示すように上位ビツトＤ２
〜Ｄ１５はすべて“１”であり、これをＳ２とす
ると上位ビツトＤ２〜Ｄ１５がすべて“１”のと
き、Ｓ２＝“１”となる。下位ビツトＤ０をＳ０、
下位ビツトＤ１をＳ１とすると、連想メモリ
DMAUR，ICUR，TCUR，SCURは表−１に示
す関係となる。
CPUと複数の入出力装置を同一基板上に内蔵し
たマイクロコンピユータに関する。 〔従来技術〕 コンピユータシステムの小型化、軽量化の技法
の一つとして、従来個々のチツプで行つていたタ
イマ機能、割込み機能等の周辺機能を１チツプに
取り込むことで高集積化を図る方式がある。 第１０図はＡ／Ｄコンバータ１０４、タイマ１
０５、割込みコントローラ１０６、シリアルイン
ターフエース１０７を入出力装置（以下、Ｉ／Ｏ
と称す）として内部に持つ１チツプマイクロコン
ピユータ１０１のブロツク図である。CPU１０
２はバス１０８を通して外部バスとの間でデータ
の授受を行う。Ａ／Ｄコンバータ１０４、タイマ
１０５、割込みコントローラ１０６、シリアルイ
ンターフエース１０７の内部Ｉ／ＯはCPU１０
２の入出力命令の実行により初期設定される。
CPU１０２が入出力命令を実行すると、アクセ
スされた内部Ｉ／Ｏのアドレスをアドレスバス１
０９を通してデコーダ１０３へ出力すると共に、
出力命令の場合は、設定するデータを内部データ
バス１１０を通しアクセスされた内部Ｉ／Ｏへ出
力する。ここで、第１１図に示すように各内部
Ｉ／Ｏ１０４〜１０７はそれぞれレジスタ群を持
つており、その各々のレジスタに対し第１２図に
示すようにＩ／Ｏアドレスが割当てられている。
例えば、割込みコントローラ１０６内にはレジス
タMKH、レジスタMKLの２本のレジスタがあ
り、レジスタMKHに対しては6H、レジスタ
MKLに対しては7HがＩ／Ｏアドレスとして割当
てられている。デコーダ１０３はアドレスバス１
０９より入力したアドレス情報をデコードし、第
１２図に示すＩ／Ｏアドレスに従い対応するレジ
スタへセレクト信号を発生する。Ａ／Ｄコンバー
タ１０４に対しては内蔵する５本のレジスタ
ANM，CR０，CR１，CR２，CR３に対し５本
のセレクト信号線群１１３を、タイマ１０５に対
しては内蔵する５本のレジスタEOM，ETMM，
TMM，TM０TM１に対し５本のセレクト信号
線群１１４を、割込みコントローラ１０６に対し
ては内蔵する２本のレジスタMKH，MHLに対
し２本のセレクト信号線群１１１を、シリアルイ
ンターフエース１０７に対しても内蔵する２本の
レジスタSMH，SMLに対し２本のセレクト信号
線群１１２を、すなわちそれぞれ内蔵する合計14
本のレジスタに対し、合計14本からなるセレクト
信号線群のうちの１本にセレクト信号を出力す
る。 すなわち、本来従来によれば、内部Ｉ／Ｏに対
するＩ／Ｏアドレスはあらかじめハードウエアに
より固定されており、ソフトウエアにより任意に
設定できない。 このように、従来は、内部Ｉ／Ｏアドレスを固
定した１チツプマイクロコンピユータを作り、そ
れを基にしてシステムを構築する手法がとられて
きた。ところが、既存の大きなシステムを前記の
１チツプマイクロコンピユータを用いて小型、軽
量化しようとした場合、ハードウエア構成が同じ
であつても、Ｉ／Ｏアドレスの違いがソフトウエ
アの移植に大きな弊害を生むことがある。つま
り、Ｉ／Ｏアドレスが異なるため移植するソフト
ウエアのＩ／Ｏドライバ（入出力装置制御プログ
ラム）を書き直さなくてはならない。また、第１
２図に示すように本従来例では内部Ｉ／Ｏ領域と
外部Ｉ／Ｏ領域も固定されており、SP１，SP２
は内部Ｉ／Ｏとしては未使用の空間でありながら
外部で使用することはできない。 以上述べたように、従来の１チツプマイクロコ
ンピユータは、１）内部Ｉ／Ｏアドレスを自由に
設定できない、２）内部Ｉ／Ｏ領域に外部Ｉ／Ｏ
を挿入できないため、拡張性に制約がある、３）
内部Ｉ／Ｏ領域に無駄なアドレス空間が生じる等
の欠点を有していた。 〔発明の目的〕 したがつて、本発明の目的は、比較的簡単なハ
ードウエア構成により内部Ｉ／Ｏアドレスをソフ
トウエアで任意に設定できるマイクロコンピユー
タを提供することにある。 〔発明の構成〕 本発明によれば、CPUと、複数の入出力装置
と、前記CPUおよび前記複数の入出力装置を相
互接続するバスと、前記複数の入出力装置にそれ
ぞれ接続された複数の選択線と、前記複数の選択
線にそれぞれ接続された複数の連想メモリ手段
と、これら連想メモリ手段に共通に接続されたア
ドレスデータ線と、前記複数の入出力装置の夫々
に割り当てられたアドレスであつて前記CPUが
前記アドレスデータ線に出力したアドレスを前記
複数の連想メモリ手段の対応するものにそれぞれ
書き込む手段とを備え、前記CPUは前記複数の
入出力装置の一つを選択するためのアドレス情報
を前記アドレスデータ線を介して前記複数の連想
メモリ手段に共通に供給し、前記複数の連想メモ
リの各々は書き込まれたアドレスと前記CPUか
らの前記アドレスデータ情報とが一致したときに
前記選択線に選択レベルを出力して対応する入出
力装置を選択することを特徴とするマイクロコン
ピユータが得られる。 さらに、本発明によれば、CPUと、夫々が複
数のレジスタを有する複数の入出力装置と、複数
の連想メモリ手段と、前記CPUおよび前記複数
の入出力装置を相互接続するデータバスと、前記
CPUおよび前記複数の連想メモリを相互接続す
る第１のアドレスバスと、前記CPUおよび前記
複数の入出力装置を相互接続する第２のアドレス
バスと、前記複数の入出力装置および連想メモリ
手段の対応するもの同士をそれぞれ接続する複数
の選択線と、前記複数の入出力装置の夫々に割り
当てられたアドレスを前記複数の連想メモリ手段
の対応するものにそれぞれ書き込む手段とを備
え、前記CPUは前記複数の入出力装置の一つを
選択するための第１アドレス情報を前記第１のア
ドレスバスを介して前記複数の連想メモリ手段
に、前記複数のレジスタの一つを選択するための
第２アドレス情報を前記第２のアドレスバスを介
して前記複数の入出力装置にそれぞれ供給し、前
記複数の連想メモリ手段の夫々は書き込まれたア
ドレスと前記第１のアドレス情報とが一致したと
きに前記選択線に選択レベルを出力して対応する
入出力装置を選択し、当該選択された入出力装置
に含まれる複数のレジスタの一つが前記第２のア
ドレス情報によつて選択されることを特徴とする
マイクロコンピユータが得られる。 〔実施例〕 以下、図面を参照しながら本発明の実施例を説
明する。第１図は本発明の一実施例である、内部
Ｉ／Ｏを同一基板上に内蔵したマイクロコンピユ
ータ４０１のブロツク図である。CPU４０２は
マイクロコンピユータ４０１の心臓部に相当し、
バス４１５を通して命令を取り込み、実行する。
DMAユニツト４０４、割込みコントロールユニ
ツト４０５、シリアルコミユニケーシヨンユニツ
ト４０６、タイマ／カウンタユニツト４０７はマ
イクロコンピユータ４０１の内部Ｉ／Ｏであり、
CPU４０２が入出力命令を実行することにより
内部データバス４１２を介してデータの授受を行
う。デコーダ４０３はそのロケーシヨンがアドレ
スではなくその保持している内容によつて識別さ
れる連想メモリによつて構成され、CPU４０２
がデコーダ４０３に対し出力命令を実行すること
により、各内部Ｉ／Ｏユニツト４０４〜４０７の
Ｉ／Ｏアドレスが設定される。次に入出力命令が
実行されると、デコーダ４０３では保持している
アドレスと入出力命令によりアクセスされたアド
レスを比較し、一致したならばセレクト信号線４
０８〜４１１のうち１本に対してセレクト信号を
発生し、各内部Ｉ／Ｏユニツト４０４〜４０７の
うち１ユニツトを選択する。 ここで第２図に示すように各内部Ｉ／Ｏユニツ
ト４０４〜４０７はそれぞれ内部レジスタ群
DMAU，ICU，SCU，TCUを持つており、アク
セスされた内部Ｉ／Ｏユニツト内でレジスタを選
択しなければならない。そこで、第１図に示すよ
うに内部アドレスバス４１３より前記レジスタを
選択するのに必要なアドレスの下位数ビツトを入
力し、各内部Ｉ／Ｏユニツト４０４〜４０７内で
レジスタの選択を行つている。 第３図は、第１図のデコーダ４０３の一実施例
を示す回路図である。DMAURはDMAユニツト
４０４のＩ／Ｏアドレスを保持している連想メモ
リ、ICURは割込みコントロールユニツト４０５
のＩ／Ｏアドレスを保持している連想メモリ、
TCURはタイマ／カウンタユニツト４０７の
Ｉ／Ｏアドレスを保持している連想メモリ、
SCURはシリアルコミユニケーシヨンユニツト４
０６のＩ／Ｏアドレスを保持している連想メモリ
で、いずれも８ビツト構成である。CPU４０２
より連想メモリDMAUR，ICUR，TCUR，
SCURの１つへの出力命令があると、デコーダ６
０１により信号線６１０〜６１３の１本を“１”
として連想メモリDMAUR，ICUR，TCUR，
SCURの１つを書き込み許可状態とする。書き込
みデータはデータ線Ｉ０〜Ｉ７より入力する。次
に、連想メモリDMAUR，ICUR，TCUR，
SCUR以外への入出力命令があると、アドレスの
下位８ビツトをデータ線Ｉ０〜Ｉ７より連想メモ
リDMAUR，ICUR，TCUR，SCURへ入力し、
連想メモリDMAUR，ICUR，TCUR，SCURが
保持していたアドレスとデータ線Ｉ０〜Ｉ７より
入力したアドレスが一致したら、信号線６０６〜
６０９のうち一致した連想メモリからの信号線を
“１”にし、それ以外の信号線を“０”にして第
１図の各内部Ｉ／Ｏユニツト４０４〜４０７への
セレクト信号線４０８〜４１１へ伝達する。ここ
で、セレクト信号線４０８〜４１１のいずれか１
本が“１”であれば、セレクト信号線４０８〜４
１１を入力とする４入力オア回路６２３の出力
EXT／INも“１”となり外部Ｉ／Ｏを禁止す
る。一方、セレクト信号線４０８〜４１１のすべ
てが“０”ならば、４入力オア回路６２３の出力
EXT／INも“０”となり外部Ｉ／Ｏを許可す
る。まず、マイクロコンピユータ４０１の初期状
態において連想メモリDMAUR，ICUR，
TCUR，SCURを設定する。設定には出力命令を
用い、各連想メモリDMAUR，ICUR，TCUR，
SCURは第４図に示すように、64kbyte（0H〜
FFFFH）のＩ／Ｏアドレス空間の上位４バイト
に配置され、連想メモリDMAURはFFFFH、連
想メモリICURはFFFEH、連想メモリTCURは
FFFDH、連想メモリSCURはFFFCHにそれぞれ
固定Ｉ／Ｏアドレスを割当てられている。これら
の固定Ｉ／ＯアドレスFFFCH〜FFFFHを２進数
で表わすと、第５図に示すように上位ビツトＤ２
〜Ｄ１５はすべて“１”であり、これをＳ２とす
ると上位ビツトＤ２〜Ｄ１５がすべて“１”のと
き、Ｓ２＝“１”となる。下位ビツトＤ０をＳ０、
下位ビツトＤ１をＳ１とすると、連想メモリ
DMAUR，ICUR，TCUR，SCURは表−１に示
す関係となる。
本発明によれば、内部Ｉ／ＯのＩ／Ｏアドレス
をソフトウエアによりマイクロコンピユータ内部
に任意に設定することで、既存のシステム上のソ
フトウエアをＩ／Ｏアドレスを全く変更せずに移
植することが可能となり、短期間でシステムの小
型化、軽量化システムの開発が可能となる。 また、本発明によれば、内部Ｉ／Ｏ領域と外部
Ｉ／Ｏ領域という区別がなく、内部Ｉ／Ｏとして
使用していないＩ／Ｏアドレス空間はどこでも外
部Ｉ／Ｏが使用することが可能である。このた
め、チツプ上に内蔵された入出力装置と外部の入
出力装置のＩ／Ｏアドレスを自由に設定できるた
め、システム構成の自由度が非常に高い。
をソフトウエアによりマイクロコンピユータ内部
に任意に設定することで、既存のシステム上のソ
フトウエアをＩ／Ｏアドレスを全く変更せずに移
植することが可能となり、短期間でシステムの小
型化、軽量化システムの開発が可能となる。 また、本発明によれば、内部Ｉ／Ｏ領域と外部
Ｉ／Ｏ領域という区別がなく、内部Ｉ／Ｏとして
使用していないＩ／Ｏアドレス空間はどこでも外
部Ｉ／Ｏが使用することが可能である。このた
め、チツプ上に内蔵された入出力装置と外部の入
出力装置のＩ／Ｏアドレスを自由に設定できるた
め、システム構成の自由度が非常に高い。
第１図は本発明のマイクロコンピユータの実施
例のブロツク図、第２図は第１図の各内部Ｉ／Ｏ
４０４〜４０７のレジスタ構成を示す図、第３図
は第１図のデコーダ４０３の一実施例を示す回路
図、第４図は第３図の連想メモリDMAUR，
ICUR，TCUR，SCURのＩ／Ｏマツプ、第５図
は第３図の連想メモリDMAUR，ICUR，
TCUR，SCURのＩ／Ｏアドレスを２進表示した
図、第６図は第３図の連想メモリDMAUR，
ICUR，TCUR，SCURのメモリセル構成を示す
図、第７図は本発明の実施例のＩ／Ｏマツプ、第
８図は連想メモリセルの基本構成を示す回路図、
第９図は本実施例のＩ／Ｏマツプ、第１０図はマ
イクロコンピユータの従来例のブロツク図、第１
１図は第１０図の各内部Ｉ／Ｏ１０４〜１０７の
レジスタ構成を示す図、第１２図は第１１図のレ
ジスタのＩ／Ｏアドレスマツプである。 ４０１：マイクロコンピユータ、４０２：
CPU、４０３：デコーダ、４０４：DMAユニツ
ト、４０５：割込コントロールユニツト、４０
６：シリアルコミユニケーシヨンユニツト、４０
７：タイマ／カウンタユニツト、４０８〜４１
１：セレクト信号線、４１２，４１３：内部デー
タバス、６０１：デコーダ、DMAUR，ICUR，
TCUR，SCUR：連想メモリ、６０６〜６１３：
信号線、６１４〜６１８：トランジスタ、６１
９：アンド回路、６２０〜６２２：信号線、６２
３：オア回路、Ｉ０〜Ｉ７：データ線、Ｓ０，Ｓ
１：下位ビツト、Ｓ２：上位ビツト。
例のブロツク図、第２図は第１図の各内部Ｉ／Ｏ
４０４〜４０７のレジスタ構成を示す図、第３図
は第１図のデコーダ４０３の一実施例を示す回路
図、第４図は第３図の連想メモリDMAUR，
ICUR，TCUR，SCURのＩ／Ｏマツプ、第５図
は第３図の連想メモリDMAUR，ICUR，
TCUR，SCURのＩ／Ｏアドレスを２進表示した
図、第６図は第３図の連想メモリDMAUR，
ICUR，TCUR，SCURのメモリセル構成を示す
図、第７図は本発明の実施例のＩ／Ｏマツプ、第
８図は連想メモリセルの基本構成を示す回路図、
第９図は本実施例のＩ／Ｏマツプ、第１０図はマ
イクロコンピユータの従来例のブロツク図、第１
１図は第１０図の各内部Ｉ／Ｏ１０４〜１０７の
レジスタ構成を示す図、第１２図は第１１図のレ
ジスタのＩ／Ｏアドレスマツプである。 ４０１：マイクロコンピユータ、４０２：
CPU、４０３：デコーダ、４０４：DMAユニツ
ト、４０５：割込コントロールユニツト、４０
６：シリアルコミユニケーシヨンユニツト、４０
７：タイマ／カウンタユニツト、４０８〜４１
１：セレクト信号線、４１２，４１３：内部デー
タバス、６０１：デコーダ、DMAUR，ICUR，
TCUR，SCUR：連想メモリ、６０６〜６１３：
信号線、６１４〜６１８：トランジスタ、６１
９：アンド回路、６２０〜６２２：信号線、６２
３：オア回路、Ｉ０〜Ｉ７：データ線、Ｓ０，Ｓ
１：下位ビツト、Ｓ２：上位ビツト。
Claims (1)
- 【特許請求の範囲】 １ CPUと、複数の入出力装置と、前記CPUお
よび前記複数の入出力装置を相互接続するバス
と、前記複数の入出力装置にそれぞれ接続された
複数の選択線と、前記複数の選択線にそれぞれ接
続された複数の連想メモリ手段と、これら連想メ
モリ手段に共通に接続されたアドレスデータ線
と、前記複数の入出力装置の夫々に割り当てられ
たアドレスであつて前記CPUが前記アドレスデ
ータ線に出力したアドレスを前記複数の連想メモ
リ手段の対応するものにそれぞれ書き込む手段と
を備え、前記CPUは前記複数の入出力装置の一
つを選択するためのアドレス情報を前記アドレス
データ線を介して前記複数の連想メモリ手段に共
通に供給し、前記複数の連想メモリの各々は書き
込まれたアドレスと前記CPUからの前記アドレ
スデータ情報とが一致したときに前記選択線に選
択レベルを出力して対応する入出力装置を選択す
ることを特徴とするマイクロコンピユータ。 ２ CPUと、夫々が複数のレジスタを有する複
数の入出力装置と、複数の連想メモリ手段と、前
記CPUおよび前記複数の入出力装置を相互接続
するデータバスと、前記CPUおよび前記複数の
連想メモリを相互接続する第１のアドレスバス
と、前記CPUおよび前記複数の入出力装置を相
互接続する第２のアドレスバスと、前記複数の入
出力装置および連想メモリ手段の対応するもの同
士をそれぞれ接続する複数の選択線と、前記複数
の入出力装置の夫々に割り当てられたアドレスを
前記複数の連想メモリ手段の対応するものにそれ
ぞれ書き込む手段とを備え、前記CPUは前記複
数の入出力装置の一つを選択するための第１アド
レス情報を前記第１のアドレスバスを介して前記
複数の連想メモリ手段に、前記複数のレジスタの
一つを選択するための第２アドレス情報を前記第
２のアドレスバスを介して前記複数の入出力装置
にそれぞれ供給し、前記複数の連想メモリ手段の
夫々は書き込まれたアドレスと前記第１のアドレ
ス情報とが一致したときに前記選択線に選択レベ
ルを出力して対応する入出力装置を選択し、当該
選択された入出力装置に含まれる複数のレジスタ
の一つが前記第２のアドレス情報によつて選択さ
れることを特徴とするマイクロコンピユータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167481A JPS6145347A (ja) | 1984-08-10 | 1984-08-10 | マイクロコンピユ−タ |
| DE8585110114T DE3586789T2 (de) | 1984-08-10 | 1985-08-12 | Mikrocomputer mit wenigstens einer ein-/ausgabeeinheit. |
| EP85110114A EP0172523B1 (en) | 1984-08-10 | 1985-08-12 | Microcomputer having at least one input-output unit |
| US06/764,918 US4760524A (en) | 1984-08-10 | 1985-08-12 | Microcomputer having at least one input-output unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167481A JPS6145347A (ja) | 1984-08-10 | 1984-08-10 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145347A JPS6145347A (ja) | 1986-03-05 |
| JPH0326864B2 true JPH0326864B2 (ja) | 1991-04-12 |
Family
ID=15850478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167481A Granted JPS6145347A (ja) | 1984-08-10 | 1984-08-10 | マイクロコンピユ−タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4760524A (ja) |
| EP (1) | EP0172523B1 (ja) |
| JP (1) | JPS6145347A (ja) |
| DE (1) | DE3586789T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847750A (en) * | 1986-02-13 | 1989-07-11 | Intelligent Instrumentation, Inc. | Peripheral DMA controller for data acquisition system |
| KR930008050B1 (ko) * | 1990-02-16 | 1993-08-25 | 가부시끼가이샤 히다찌세이사꾸쇼 | 원칩 마이크로프로세서 및 그 버스시스템 |
| EP0602276A1 (de) * | 1992-12-18 | 1994-06-22 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Programmierbare Adre dekoder |
| US5535417A (en) * | 1993-09-27 | 1996-07-09 | Hitachi America, Inc. | On-chip DMA controller with host computer interface employing boot sequencing and address generation schemes |
| US5513374A (en) * | 1993-09-27 | 1996-04-30 | Hitachi America, Inc. | On-chip interface and DMA controller with interrupt functions for digital signal processor |
| JPH0922394A (ja) * | 1995-07-05 | 1997-01-21 | Rohm Co Ltd | 制御装置 |
| US8149901B2 (en) * | 2005-05-27 | 2012-04-03 | Verigy (Singapore) Pte. Ltd. | Channel switching circuit |
| JP4931195B2 (ja) * | 2006-07-27 | 2012-05-16 | 大成化工株式会社 | 定量取り出し装置及び定量取り出し装置付き容器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930139A (ja) * | 1982-08-10 | 1984-02-17 | Mitsubishi Electric Corp | ビツトパタ−ン比較装置 |
| JPS5966728A (ja) * | 1982-10-08 | 1984-04-16 | Hitachi Micro Comput Eng Ltd | マイクロコンピユ−タシステムのアドレスデコ−ド回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378589A (en) * | 1976-12-27 | 1983-03-29 | International Business Machines Corporation | Undirectional looped bus microcomputer architecture |
| US4188670A (en) * | 1978-01-11 | 1980-02-12 | Mcdonnell Douglas Corporation | Associative interconnection circuit |
| US4276594A (en) * | 1978-01-27 | 1981-06-30 | Gould Inc. Modicon Division | Digital computer with multi-processor capability utilizing intelligent composite memory and input/output modules and method for performing the same |
| AT355354B (de) * | 1978-08-29 | 1980-02-25 | Schrack Elektrizitaets Ag E | Schaltungsanordnung mit einer zentraleinheit, an die mehrere peripheriegeraete angeschlossen sind |
| US4373181A (en) * | 1980-07-30 | 1983-02-08 | Chisholm Douglas R | Dynamic device address assignment mechanism for a data processing system |
| US4402042A (en) * | 1980-11-24 | 1983-08-30 | Texas Instruments Incorporated | Microprocessor system with instruction pre-fetch |
| US4480315A (en) * | 1982-08-16 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Dynamically controllable addressing in automatic test equipment |
| US4649471A (en) * | 1983-03-01 | 1987-03-10 | Thomson Components-Mostek Corporation | Address-controlled automatic bus arbitration and address modification |
-
1984
- 1984-08-10 JP JP59167481A patent/JPS6145347A/ja active Granted
-
1985
- 1985-08-12 US US06/764,918 patent/US4760524A/en not_active Expired - Lifetime
- 1985-08-12 DE DE8585110114T patent/DE3586789T2/de not_active Expired - Lifetime
- 1985-08-12 EP EP85110114A patent/EP0172523B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930139A (ja) * | 1982-08-10 | 1984-02-17 | Mitsubishi Electric Corp | ビツトパタ−ン比較装置 |
| JPS5966728A (ja) * | 1982-10-08 | 1984-04-16 | Hitachi Micro Comput Eng Ltd | マイクロコンピユ−タシステムのアドレスデコ−ド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3586789T2 (de) | 1993-05-27 |
| EP0172523A2 (en) | 1986-02-26 |
| DE3586789D1 (de) | 1992-12-10 |
| US4760524A (en) | 1988-07-26 |
| EP0172523A3 (en) | 1989-02-22 |
| EP0172523B1 (en) | 1992-11-04 |
| JPS6145347A (ja) | 1986-03-05 |
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Legal Events
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|---|---|---|---|
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