JPH0922394A - 制御装置 - Google Patents
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- JPH0922394A JPH0922394A JP7169935A JP16993595A JPH0922394A JP H0922394 A JPH0922394 A JP H0922394A JP 7169935 A JP7169935 A JP 7169935A JP 16993595 A JP16993595 A JP 16993595A JP H0922394 A JPH0922394 A JP H0922394A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】 （修正有）
【課題】 外部記憶装置とＲＡＭ部との間のデータ転送
を高速で行う制御装置を提供する。 【解決手段】 １チップマイクロコンピュータ構成の制
御装置１０は、プログラムが予め記憶されたＲＯＭ部２
と、プログラムに応じて演算や制御等の処理を行うＣＰ
Ｕ部１と、データを随時記憶するＲＡＭ部３と、外部記
憶装置と制御部とを接続するためのＩ／Ｏ部４と、汎用
の入出力端子となるＩ／Ｏ部４ａと、各部間を接続して
データを転送するためのバス配線と、各部間のバス配線
の経路を切り換えるためのスイッチ部５とから構成さ
れ、スイッチ部５は、アナログスイッチ等の回路構成の
スイッチ回路５ｂ、５ｃ及び５ｄと、各スイッチ回路を
切り換えるための切り換え信号Ｃ１を出力するデコーダ
回路５ａとから構成されている。
を高速で行う制御装置を提供する。 【解決手段】 １チップマイクロコンピュータ構成の制
御装置１０は、プログラムが予め記憶されたＲＯＭ部２
と、プログラムに応じて演算や制御等の処理を行うＣＰ
Ｕ部１と、データを随時記憶するＲＡＭ部３と、外部記
憶装置と制御部とを接続するためのＩ／Ｏ部４と、汎用
の入出力端子となるＩ／Ｏ部４ａと、各部間を接続して
データを転送するためのバス配線と、各部間のバス配線
の経路を切り換えるためのスイッチ部５とから構成さ
れ、スイッチ部５は、アナログスイッチ等の回路構成の
スイッチ回路５ｂ、５ｃ及び５ｄと、各スイッチ回路を
切り換えるための切り換え信号Ｃ１を出力するデコーダ
回路５ａとから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は制御装置に関し、詳しく
は制御装置においてデータ転送を行うための回路構成に
関する。
は制御装置においてデータ転送を行うための回路構成に
関する。
【０００２】
【従来の技術】従来、マイクロコンピュータを使用した
パーソナルコンピュータ等の制御装置で図形や音声等の
データの処理を行う場合、フロッピーディスクやハード
ディスク等の磁気記憶板やコンパクトディスク等の光記
憶板のような円盤状の記憶媒体を使用してデータを読み
出したり書き込んだり（以下「Ｒ／Ｗ」と称す）する外
部記憶装置を用いることが多いが、このような外部記憶
装置は、一般的にデータを検索（以下「アクセス」と称
す）してＲ／Ｗするのが遅かった。
パーソナルコンピュータ等の制御装置で図形や音声等の
データの処理を行う場合、フロッピーディスクやハード
ディスク等の磁気記憶板やコンパクトディスク等の光記
憶板のような円盤状の記憶媒体を使用してデータを読み
出したり書き込んだり（以下「Ｒ／Ｗ」と称す）する外
部記憶装置を用いることが多いが、このような外部記憶
装置は、一般的にデータを検索（以下「アクセス」と称
す）してＲ／Ｗするのが遅かった。
【０００３】このため、この種の制御装置では、データ
のアクセス時間やＲ／Ｗ時間が外部記憶装置よりも大幅
に速い制御装置内部のデータ記憶部（以下「ＲＡＭ部」
と称す）に、外部記憶装置からのデータを一旦転送し、
読み出し専用の記憶部（以下「ＲＯＭ部」と称す）に記
憶されたプログラムに応じて演算処理を行う制御部（以
下「ＣＰＵ部」と称す）とＲＡＭ部との間でデータ転送
を行うような構成が用いられている。
のアクセス時間やＲ／Ｗ時間が外部記憶装置よりも大幅
に速い制御装置内部のデータ記憶部（以下「ＲＡＭ部」
と称す）に、外部記憶装置からのデータを一旦転送し、
読み出し専用の記憶部（以下「ＲＯＭ部」と称す）に記
憶されたプログラムに応じて演算処理を行う制御部（以
下「ＣＰＵ部」と称す）とＲＡＭ部との間でデータ転送
を行うような構成が用いられている。
【０００４】図２は従来の制御装置例を示し、１チップ
マイクロコンピュータ構成の制御装置１０ａは、動作プ
ログラムが記憶されたＲＯＭ部２と、ＣＰＵ部１と、Ｒ
ＡＭ部３と、図示しない外部記憶装置と接続するための
入出力部（以下「Ｉ／Ｏ部」と称す）４と、汎用の入出
力端子となるＩ／Ｏ部４ａと、これらを接続する複数の
配線（以下「バス配線」と称す）Ｌ１乃至Ｌ３とからな
る。
マイクロコンピュータ構成の制御装置１０ａは、動作プ
ログラムが記憶されたＲＯＭ部２と、ＣＰＵ部１と、Ｒ
ＡＭ部３と、図示しない外部記憶装置と接続するための
入出力部（以下「Ｉ／Ｏ部」と称す）４と、汎用の入出
力端子となるＩ／Ｏ部４ａと、これらを接続する複数の
配線（以下「バス配線」と称す）Ｌ１乃至Ｌ３とからな
る。
【０００５】このような構成により、アドレスバスＬ２
でＩ／Ｏ部４を指定し、制御バスＬ３の制御信号に応じ
て、Ｉ／Ｏ部４及びデータバスＬ１を介して外部記憶装
置からのデータをＣＰＵ部１に一旦取り込んだ後、再び
バス配線を介してＣＰＵ部１からＲＡＭ部３にデータ転
送することを繰り返すか、その逆の順序で、ＲＡＭ部３
からＩ／Ｏ部４へデータ転送を繰り返し行う。
でＩ／Ｏ部４を指定し、制御バスＬ３の制御信号に応じ
て、Ｉ／Ｏ部４及びデータバスＬ１を介して外部記憶装
置からのデータをＣＰＵ部１に一旦取り込んだ後、再び
バス配線を介してＣＰＵ部１からＲＡＭ部３にデータ転
送することを繰り返すか、その逆の順序で、ＲＡＭ部３
からＩ／Ｏ部４へデータ転送を繰り返し行う。
【０００６】また、他の方法として、図３に示すような
回路構成の制御装置を用いることによりデータ転送を連
続的に行えるようにする方法もある。図３の制御装置１
０ｂは、図２の制御装置１０ａと同様な構成で、ＲＯＭ
部２と、ＣＰＵ部１ａと、ＲＡＭ部３と、Ｉ／Ｏ部４及
び４ａと、バス配線Ｌ１乃至Ｌ３と、ＲＡＭ部３及びＩ
／Ｏ部４へ接続されるバス配線の間に設けられたスイッ
チ部９とからなる。
回路構成の制御装置を用いることによりデータ転送を連
続的に行えるようにする方法もある。図３の制御装置１
０ｂは、図２の制御装置１０ａと同様な構成で、ＲＯＭ
部２と、ＣＰＵ部１ａと、ＲＡＭ部３と、Ｉ／Ｏ部４及
び４ａと、バス配線Ｌ１乃至Ｌ３と、ＲＡＭ部３及びＩ
／Ｏ部４へ接続されるバス配線の間に設けられたスイッ
チ部９とからなる。
【０００７】この構成により、ＲＯＭ部２に記憶された
プログラムに従ってＣＰＵ部１ａから出力される制御線
Ｃ２で、スイッチ部９のスイッチ回路５ｅ及び５ｆの接
続を切り換えて、図２と同様にＣＰＵ部１ａとＲＡＭ部
３との間のデータ転送を行うか、バス配線Ｌ９を介して
ＲＡＭ部３とＩ／Ｏ部４との間のデータ転送を連続的に
行うかするようにしている。
プログラムに従ってＣＰＵ部１ａから出力される制御線
Ｃ２で、スイッチ部９のスイッチ回路５ｅ及び５ｆの接
続を切り換えて、図２と同様にＣＰＵ部１ａとＲＡＭ部
３との間のデータ転送を行うか、バス配線Ｌ９を介して
ＲＡＭ部３とＩ／Ｏ部４との間のデータ転送を連続的に
行うかするようにしている。
【０００８】
【発明が解決しようとする課題】しかし、図２に示すよ
うな構成の回路の場合、ＲＡＭ部３とＩ／Ｏ部４との間
で連続的にデータ転送を行うことができないので、デー
タ転送の効率が悪く、データ転送に時間がかかるという
問題がある。また、図３に示すような構成の回路の場
合、スイッチ回路９を切り換えるための制御信号を発生
させる回路を、ＣＰＵ部１ａ内に新たに設けなければな
らないので、高密度にレイアウトされたＣＰＵ部１ａの
レイアウト構成を一部修正しなければならないという問
題がある。また、プログラム開発時に、スイッチ部９を
切り換えるプログラムを予め組み込む必要があるので、
プログラム容量が大きくなるとともに、組み込んだプロ
グラムの動作タイミング等を検証を行わなければならな
いという問題もある。
うな構成の回路の場合、ＲＡＭ部３とＩ／Ｏ部４との間
で連続的にデータ転送を行うことができないので、デー
タ転送の効率が悪く、データ転送に時間がかかるという
問題がある。また、図３に示すような構成の回路の場
合、スイッチ回路９を切り換えるための制御信号を発生
させる回路を、ＣＰＵ部１ａ内に新たに設けなければな
らないので、高密度にレイアウトされたＣＰＵ部１ａの
レイアウト構成を一部修正しなければならないという問
題がある。また、プログラム開発時に、スイッチ部９を
切り換えるプログラムを予め組み込む必要があるので、
プログラム容量が大きくなるとともに、組み込んだプロ
グラムの動作タイミング等を検証を行わなければならな
いという問題もある。
【０００９】そこで本発明はこれらの問題を解決し、Ｃ
ＰＵ部内の回路構成を変更することなく外部記憶装置と
ＲＡＭ部との間のデータ転送を高速で行えるようにする
とともに、データ転送のタイミングを気にしないでプロ
グラム開発を行うことのできる制御装置を提供すること
を目的とする。
ＰＵ部内の回路構成を変更することなく外部記憶装置と
ＲＡＭ部との間のデータ転送を高速で行えるようにする
とともに、データ転送のタイミングを気にしないでプロ
グラム開発を行うことのできる制御装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記の問題を解決するた
めに、請求項１の記載に係わる制御装置は、読み出し専
用の第１の記憶部に記憶された予めプログラムに応じて
演算や制御等の処理を行う制御部と、制御部で処理され
たデータや外部記憶装置のデータを随時記憶する第２の
記憶部と、制御部と外部記憶装置との間を接続するため
の入出力部と、各部間を接続してアドレスデータ等のデ
ータを転送するためのバス配線と、を有する１チップ構
成の制御装置において、制御部からバス配線に出力され
るアドレスデータに応じて、各部間のバス配線経路を切
り換えるためのスイッチ部を同一チップ内に設けたこと
を特徴とする。
めに、請求項１の記載に係わる制御装置は、読み出し専
用の第１の記憶部に記憶された予めプログラムに応じて
演算や制御等の処理を行う制御部と、制御部で処理され
たデータや外部記憶装置のデータを随時記憶する第２の
記憶部と、制御部と外部記憶装置との間を接続するため
の入出力部と、各部間を接続してアドレスデータ等のデ
ータを転送するためのバス配線と、を有する１チップ構
成の制御装置において、制御部からバス配線に出力され
るアドレスデータに応じて、各部間のバス配線経路を切
り換えるためのスイッチ部を同一チップ内に設けたこと
を特徴とする。
【００１１】また、請求項２の記載に係わる制御装置の
スイッチ部は、請求項１に記載の制御装置において、ア
ドレスデータが第２の記憶部の領域を指定していないと
きに、第２の記憶部と入出力部との間を接続するように
切り換え動作を行うことにより、第２の記憶部と入出力
部との間で連続的にデータ転送を行えるようにすること
を特徴とする。
スイッチ部は、請求項１に記載の制御装置において、ア
ドレスデータが第２の記憶部の領域を指定していないと
きに、第２の記憶部と入出力部との間を接続するように
切り換え動作を行うことにより、第２の記憶部と入出力
部との間で連続的にデータ転送を行えるようにすること
を特徴とする。
【００１２】
【作用】本発明の制御装置の回路構成によれば、ＣＰＵ
部の回路を変更をすることなくＲＡＭ部とＩ／Ｏ部との
間のデータ転送を連続的に行えるようになるとともに、
データ転送のタイミングを気にすることなくプログラム
開発を行うことができるようになる。
部の回路を変更をすることなくＲＡＭ部とＩ／Ｏ部との
間のデータ転送を連続的に行えるようになるとともに、
データ転送のタイミングを気にすることなくプログラム
開発を行うことができるようになる。
【００１３】
【実施例】以下、本発明の実施例である制御装置を図１
を参照しながら詳細に説明する。尚、本明細書では、全
図面を通して、同一または同様の部位には同一の符号を
付して説明することにより説明を簡略化している。図１
は本発明の制御装置の構成例を示し、１チップマイクロ
コンピュータ構成の制御装置１０は、プログラムが予め
記憶された読み出し専用の記憶部（以下「ＲＯＭ部」と
称す）２と、プログラムに応じて演算や制御等の処理を
行う制御部（以下「ＣＰＵ部」と称す）１と、制御部で
処理されたデータや外部記憶装置のデータを随時記憶す
る記憶部（以下「ＲＡＭ部」と称す）３と、図示しない
外部記憶装置と制御部とを接続するための入出力部（以
下「Ｉ／Ｏ部」と称す）４と、汎用の入出力端子となる
Ｉ／Ｏ部４ａと、各部間を接続してアドレスデータ等の
データを転送するための複数の配線（以下「バス配線」
と称す）と、制御部からバス配線に出力されるアドレス
データに応じて各部間のバス配線経路を切り換えるため
のスイッチ部５とから構成されている。
を参照しながら詳細に説明する。尚、本明細書では、全
図面を通して、同一または同様の部位には同一の符号を
付して説明することにより説明を簡略化している。図１
は本発明の制御装置の構成例を示し、１チップマイクロ
コンピュータ構成の制御装置１０は、プログラムが予め
記憶された読み出し専用の記憶部（以下「ＲＯＭ部」と
称す）２と、プログラムに応じて演算や制御等の処理を
行う制御部（以下「ＣＰＵ部」と称す）１と、制御部で
処理されたデータや外部記憶装置のデータを随時記憶す
る記憶部（以下「ＲＡＭ部」と称す）３と、図示しない
外部記憶装置と制御部とを接続するための入出力部（以
下「Ｉ／Ｏ部」と称す）４と、汎用の入出力端子となる
Ｉ／Ｏ部４ａと、各部間を接続してアドレスデータ等の
データを転送するための複数の配線（以下「バス配線」
と称す）と、制御部からバス配線に出力されるアドレス
データに応じて各部間のバス配線経路を切り換えるため
のスイッチ部５とから構成されている。
【００１４】更に、バス配線はデータ信号を接続するデ
ータバスＬ１と、データの位置やＩ／Ｏ部を指定する信
号を接続するアドレスバスＬ２と、読み出しや書き込み
（以下「Ｒ／Ｗ」と称す）等のタイミング制御の信号を
接続する制御バスＬ３とから構成されている。また、ス
イッチ部５は、ＣＰＵ部１とＲＡＭ部３及びＩ／Ｏ部４
との間のバス配線に設けられ、アナログスイッチ等の回
路構成のスイッチ回路５ｂ、５ｃ及び５ｄと、予め設定
されたアドレス範囲で各スイッチ回路を切り換えるため
の切り換え信号Ｃ１を出力するデコーダ回路５ａとから
構成されている。
ータバスＬ１と、データの位置やＩ／Ｏ部を指定する信
号を接続するアドレスバスＬ２と、読み出しや書き込み
（以下「Ｒ／Ｗ」と称す）等のタイミング制御の信号を
接続する制御バスＬ３とから構成されている。また、ス
イッチ部５は、ＣＰＵ部１とＲＡＭ部３及びＩ／Ｏ部４
との間のバス配線に設けられ、アナログスイッチ等の回
路構成のスイッチ回路５ｂ、５ｃ及び５ｄと、予め設定
されたアドレス範囲で各スイッチ回路を切り換えるため
の切り換え信号Ｃ１を出力するデコーダ回路５ａとから
構成されている。
【００１５】スイッチ回路５ｂの各接点は、接点Ａはア
ドレスバスＬ２と、接点Ｂはバス配線Ｌ７を介してＩ／
Ｏ部４と、共通接点はバス配線Ｌ４を介してＲＡＭ部３
と各々接続され、アドレスバスＬ２からのアドレスデー
タとＩ／Ｏ部４からのアドレスデータとを切り換えて、
ＲＡＭ部３のアドレス指定を行う。また、スイッチ回路
５ｃの各接点は、接点Ａは制御バスＬ３と、共通接点は
バス配線Ｌ５を介してＲＡＭ部３及びＩ／Ｏ部４と各々
接続され、制御バスＬ３からの制御データとＩ／Ｏ部４
からの制御データとを切り換えて、ＲＡＭ部３及びＩ／
Ｏ部４のタイミング制御を行う。スイッチ回路５ｄの各
接点は、接点ＡはデータバスＬ１と、接点Ｂはバス配線
Ｌ８を介してＩ／Ｏ部４と、共通接点はバス配線Ｌ６を
介してＲＡＭ部３と各々接続され、データバスＬ１から
のデータとＩ／Ｏ部４からのデータとを切り換えて、Ｒ
ＡＭ部３へデータを転送する。尚、スイッチ回路５ｃの
接点Ｂは開放されている。
ドレスバスＬ２と、接点Ｂはバス配線Ｌ７を介してＩ／
Ｏ部４と、共通接点はバス配線Ｌ４を介してＲＡＭ部３
と各々接続され、アドレスバスＬ２からのアドレスデー
タとＩ／Ｏ部４からのアドレスデータとを切り換えて、
ＲＡＭ部３のアドレス指定を行う。また、スイッチ回路
５ｃの各接点は、接点Ａは制御バスＬ３と、共通接点は
バス配線Ｌ５を介してＲＡＭ部３及びＩ／Ｏ部４と各々
接続され、制御バスＬ３からの制御データとＩ／Ｏ部４
からの制御データとを切り換えて、ＲＡＭ部３及びＩ／
Ｏ部４のタイミング制御を行う。スイッチ回路５ｄの各
接点は、接点ＡはデータバスＬ１と、接点Ｂはバス配線
Ｌ８を介してＩ／Ｏ部４と、共通接点はバス配線Ｌ６を
介してＲＡＭ部３と各々接続され、データバスＬ１から
のデータとＩ／Ｏ部４からのデータとを切り換えて、Ｒ
ＡＭ部３へデータを転送する。尚、スイッチ回路５ｃの
接点Ｂは開放されている。
【００１６】このような構成により、アドレスバスＬ２
のデータに応じた切り換え信号Ｃ１により、各スイッチ
回路の接点Ａ側が選択された場合には、アドレスバスＬ
２で指定されたＲＡＭ部３のデータ領域に、制御バスＬ
３の制御信号のタイミングに準じて、データバスＬ１の
データをＲＡＭ部３に転送する。逆に、アドレスバスＬ
２のデータに応じた切り換え信号Ｃ１により、各スイッ
チ回路の接点Ｂ側が選択された場合には、Ｉ／Ｏ部４か
ら入力されたアドレスデータで指定されたＲＡＭ部３の
領域に、Ｉ／Ｏ部４から入力された制御信号のタイミン
グに準じて、Ｉ／Ｏ部４から入力されたデータをＲＡＭ
部３に転送する。この場合のデータ転送は、ＣＰＵ部１
を介していないので、Ｉ／Ｏ部４から入力されたアドレ
スデータや制御信号に応じて連続的にデータ転送するこ
とが可能になっている。
のデータに応じた切り換え信号Ｃ１により、各スイッチ
回路の接点Ａ側が選択された場合には、アドレスバスＬ
２で指定されたＲＡＭ部３のデータ領域に、制御バスＬ
３の制御信号のタイミングに準じて、データバスＬ１の
データをＲＡＭ部３に転送する。逆に、アドレスバスＬ
２のデータに応じた切り換え信号Ｃ１により、各スイッ
チ回路の接点Ｂ側が選択された場合には、Ｉ／Ｏ部４か
ら入力されたアドレスデータで指定されたＲＡＭ部３の
領域に、Ｉ／Ｏ部４から入力された制御信号のタイミン
グに準じて、Ｉ／Ｏ部４から入力されたデータをＲＡＭ
部３に転送する。この場合のデータ転送は、ＣＰＵ部１
を介していないので、Ｉ／Ｏ部４から入力されたアドレ
スデータや制御信号に応じて連続的にデータ転送するこ
とが可能になっている。
【００１７】次に、このスイッチ部５の切り換え動作の
応用例について説明する。例えば、ＲＡＭ部３のデータ
領域のアドレス空間がＦＥ００H 乃至ＦＦＦＦH の５１
２バイトであった場合、１６ビット構成のアドレスバス
Ｌ２の上位７ビットをデコーダ回路５ａでデコードすれ
ば、ＲＡＭ部３の領域が指定されているか否かが判定で
きる。デコーダ回路５ａでアドレスバスＬ２をデコード
した結果、ＣＰＵ部１が前述のアドレス空間を使用して
いる場合は、ＣＰＵ部１とＲＡＭ部３との間でデータ転
送が行われるので、切り換え信号Ｃ１は各スイッチ回路
の接点Ａ側を接続するように出力される。同様に、ＣＰ
Ｕ部１が前述のアドレス空間以外を使用している場合
は、ＣＰＵ部１とＲＡＭ部３の間でデータ転送は行われ
ていないので、切り換え信号Ｃ１は各スイッチ回路の接
点Ｂ側を接続するように出力され、ＲＡＭ部３とＩ／Ｏ
部４との間でＣＰＵ部１を介さずにデータ転送を連続的
に行うことができるようになる。
応用例について説明する。例えば、ＲＡＭ部３のデータ
領域のアドレス空間がＦＥ００H 乃至ＦＦＦＦH の５１
２バイトであった場合、１６ビット構成のアドレスバス
Ｌ２の上位７ビットをデコーダ回路５ａでデコードすれ
ば、ＲＡＭ部３の領域が指定されているか否かが判定で
きる。デコーダ回路５ａでアドレスバスＬ２をデコード
した結果、ＣＰＵ部１が前述のアドレス空間を使用して
いる場合は、ＣＰＵ部１とＲＡＭ部３との間でデータ転
送が行われるので、切り換え信号Ｃ１は各スイッチ回路
の接点Ａ側を接続するように出力される。同様に、ＣＰ
Ｕ部１が前述のアドレス空間以外を使用している場合
は、ＣＰＵ部１とＲＡＭ部３の間でデータ転送は行われ
ていないので、切り換え信号Ｃ１は各スイッチ回路の接
点Ｂ側を接続するように出力され、ＲＡＭ部３とＩ／Ｏ
部４との間でＣＰＵ部１を介さずにデータ転送を連続的
に行うことができるようになる。
【００１８】このように、スイッチ部５は、アドレスバ
スＬ２のデータに応じて自動的にスイッチ回路５ｂ、５
ｃ及び５ｄの切り換え信号Ｃ１をデコーダ回路５ａから
出力するので、図３の従来例のように、ＲＡＭ部３とＩ
／Ｏ部４との間でデータ転送を行う度にスイッチ部９を
切り換える制御信号Ｃ２を出力するようにプログラムす
る必要がなくなり、プログラム容量が増加することがな
いとともにタイミング等を気にする必要もない。
スＬ２のデータに応じて自動的にスイッチ回路５ｂ、５
ｃ及び５ｄの切り換え信号Ｃ１をデコーダ回路５ａから
出力するので、図３の従来例のように、ＲＡＭ部３とＩ
／Ｏ部４との間でデータ転送を行う度にスイッチ部９を
切り換える制御信号Ｃ２を出力するようにプログラムす
る必要がなくなり、プログラム容量が増加することがな
いとともにタイミング等を気にする必要もない。
【００１９】尚、本発明の制御装置は上述の実施例に限
定されるものではなく、例えば、各バスの配線数は任意
のビット数で良く、デコーダ回路５ａはアドレスバスの
全配線をデコードするようにしても良いし、複数のデコ
ーダ回路５ａを設けて複数のアドレス領域で自動的に各
スイッチ回路を切り換えるようにしても良い。また、Ｒ
ＡＭ部３はＤＲＡＭやＳＲＡＭでも良く、ＦＬＡＳＨの
ような不揮発性のＲＡＭでも良い。更に、外部記憶装置
としては、半導体メモリや磁気テープ等の記憶媒体を使
用した外部記憶装置でも構わないとともに、Ｉ／Ｏ部４
に直接接続されないで、光や電波を介して接続されてい
るものでも構わない。
定されるものではなく、例えば、各バスの配線数は任意
のビット数で良く、デコーダ回路５ａはアドレスバスの
全配線をデコードするようにしても良いし、複数のデコ
ーダ回路５ａを設けて複数のアドレス領域で自動的に各
スイッチ回路を切り換えるようにしても良い。また、Ｒ
ＡＭ部３はＤＲＡＭやＳＲＡＭでも良く、ＦＬＡＳＨの
ような不揮発性のＲＡＭでも良い。更に、外部記憶装置
としては、半導体メモリや磁気テープ等の記憶媒体を使
用した外部記憶装置でも構わないとともに、Ｉ／Ｏ部４
に直接接続されないで、光や電波を介して接続されてい
るものでも構わない。
【００２０】
【発明の効果】以上説明したように、本発明の制御装置
の回路構成によれば、ＣＰＵ部の回路を変更をすること
なくＲＡＭ部とＩ／Ｏ部との間のデータ転送を連続的に
行えるようになるので、高密度にレイアウトされたＣＰ
Ｕ部のレイアウトを変更しないですみ、高速データ転送
が可能な半導体装置を短期間で開発することができると
いう効果がある。更に、データ転送のタイミングを気に
することなくプログラム開発を行うことができるので、
プログラムの開発ミスを少なくなるとともにプログラム
の開発期間を短縮することができるという効果がある。
の回路構成によれば、ＣＰＵ部の回路を変更をすること
なくＲＡＭ部とＩ／Ｏ部との間のデータ転送を連続的に
行えるようになるので、高密度にレイアウトされたＣＰ
Ｕ部のレイアウトを変更しないですみ、高速データ転送
が可能な半導体装置を短期間で開発することができると
いう効果がある。更に、データ転送のタイミングを気に
することなくプログラム開発を行うことができるので、
プログラムの開発ミスを少なくなるとともにプログラム
の開発期間を短縮することができるという効果がある。
【図１】 本発明の制御装置の構成例を示す説明図、
【図２】 従来の制御装置（マイクロコンピュータ）の
構成を示す説明図、
構成を示す説明図、
【図３】 従来の制御装置のバスの切り換え法を示す説
明図である。
明図である。
１ ：制御部（ＣＰＵ部） ２ ：記憶部（ＲＯＭ部） ３ ：記憶部（ＲＡＭ部） ４ ：入出力部（Ｉ／Ｏ部） ５ ：スイッチ部 １０：制御装置（マイクロコンピュータ） Ｌ１：データバス Ｌ２：アドレスバス Ｌ３：制御バス
Claims (2)
- 【請求項１】 読み出し専用の第１の記憶部に予め記憶
されたプログラムに応じて演算や制御等の処理を行う制
御部と、前記制御部で処理されたデータや外部記憶装置
のデータを随時記憶する第２の記憶部と、前記制御部と
前記外部記憶装置との間を接続するための入出力部と、
前記各部間を接続してアドレスデータ等のデータを転送
するためのバス配線と、を有する１チップ構成の制御装
置において、前記制御部から前記バス配線に出力される
アドレスデータに応じて、前記各部間の前記バス配線経
路を切り換えるためのスイッチ部を同一チップ内に設け
たことを特徴とする制御装置。 - 【請求項２】 前記スイッチ部は、前記アドレスデータ
が前記第２の記憶部の領域を指定していないときに、前
記第２の記憶部と前記入出力部との間を接続するように
切り換え動作を行うことにより、前記第２の記憶部と前
記入出力部との間で連続的にデータ転送を行えるように
することを特徴とする請求項１に記載の制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169935A JPH0922394A (ja) | 1995-07-05 | 1995-07-05 | 制御装置 |
| US08/675,392 US5784574A (en) | 1995-07-05 | 1996-07-02 | Control unit for data transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169935A JPH0922394A (ja) | 1995-07-05 | 1995-07-05 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922394A true JPH0922394A (ja) | 1997-01-21 |
Family
ID=15895652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169935A Pending JPH0922394A (ja) | 1995-07-05 | 1995-07-05 | 制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5784574A (ja) |
| JP (1) | JPH0922394A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8149901B2 (en) * | 2005-05-27 | 2012-04-03 | Verigy (Singapore) Pte. Ltd. | Channel switching circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145347A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | マイクロコンピユ−タ |
| JPS63121934A (ja) * | 1986-11-10 | 1988-05-26 | Oki Electric Ind Co Ltd | 評価用ワンチツプマイクロコンピユ−タ |
| JP2628079B2 (ja) * | 1988-11-25 | 1997-07-09 | 三菱電機株式会社 | マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 |
| US5579488A (en) * | 1991-09-09 | 1996-11-26 | Canon Kabushiki Kaisha | Programmable control device |
| JP2822782B2 (ja) * | 1992-05-20 | 1998-11-11 | 日本電気株式会社 | シングルチップマイクロコンピュータ |
| JPH05324452A (ja) * | 1992-05-27 | 1993-12-07 | Nec Ic Microcomput Syst Ltd | 外部メモリインタフェース回路 |
| US5651138A (en) * | 1994-08-31 | 1997-07-22 | Motorola, Inc. | Data processor with controlled burst memory accesses and method therefor |
-
1995
- 1995-07-05 JP JP7169935A patent/JPH0922394A/ja active Pending
-
1996
- 1996-07-02 US US08/675,392 patent/US5784574A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5784574A (en) | 1998-07-21 |
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