JPS5930283A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPS5930283A JPS5930283A JP14026682A JP14026682A JPS5930283A JP S5930283 A JPS5930283 A JP S5930283A JP 14026682 A JP14026682 A JP 14026682A JP 14026682 A JP14026682 A JP 14026682A JP S5930283 A JPS5930283 A JP S5930283A
- Authority
- JP
- Japan
- Prior art keywords
- access
- input
- memory
- random access
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、ランダムアクセスメモリに関し、特にデータ
転写機能を有するランダムアクセスメモリに関する。
転写機能を有するランダムアクセスメモリに関する。
（ｂ） 従来技術の問題点
従来、この種のメモリアクセス方式ではメモリ回路内部
においてメモリ内のデータ転写機能を有していないため
、データ転写を行う場合にはデータ入出力ポートを介し
て行う必要があった。したがって連続したＮ語分の転写
処理にはメモリのリードアクセスとライトアクセスを繰
返してＮ回実行する必要があった。
においてメモリ内のデータ転写機能を有していないため
、データ転写を行う場合にはデータ入出力ポートを介し
て行う必要があった。したがって連続したＮ語分の転写
処理にはメモリのリードアクセスとライトアクセスを繰
返してＮ回実行する必要があった。
（Ｃ） 発明の目的
本発明は、メモリ回路内に内部レジスタを設けてデータ
入出力ボートを介さずにメモリ内にてデータ転写機能を
可能とし、さらに該メモリ回路をＮ個使用して同時拠メ
モリ内のデータ転写を行うことにょル、Ｎ語分のデータ
転写をただ１回のり一ドアクセヌとライトアクセスで実
行可能とするランダムアクセスメモリを提供することに
ある。
入出力ボートを介さずにメモリ内にてデータ転写機能を
可能とし、さらに該メモリ回路をＮ個使用して同時拠メ
モリ内のデータ転写を行うことにょル、Ｎ語分のデータ
転写をただ１回のり一ドアクセヌとライトアクセスで実
行可能とするランダムアクセスメモリを提供することに
ある。
（ｄ） 発明の概要
本発明のランダムアクセスメモリは、アドレス入力ボー
ト、データ入出力ボート、リード／ライトアクセス入力
端子、アクセスイネーブル入力端子を有するランダムア
クセスメモリにおいて、アクセスモート′入力端子と、
該ランダムアクセスメモリ内に内部レジスタを付加した
構成により該アクセスモード入力端子に人力信号が無い
場合は、従来のランダムアクセスと同じように該アクセ
スイネーブル入力端子のイネーブル信号に従って該ラン
ダムアクセスメモリが選択され、リードアクセス時は該
メモリ内の指定アドレスの内容を該データ入出力ポート
へ転送し、ライトアクセス時はその逆方向への転送動作
を行い、また該アクセス七〜ド入方端子に入力信号があ
る場合は、該アクセスイネーブル入力端子上の信号に無
関係に該ランダムアクセスメモリが選択され、リードア
クセス時は該ランダムアクセスメモリの指定アドレスの
内容を該内部レジスタへ転送し、ライトアクセス時はそ
の逆方向への転送動作を行うことを特徴とする。
ト、データ入出力ボート、リード／ライトアクセス入力
端子、アクセスイネーブル入力端子を有するランダムア
クセスメモリにおいて、アクセスモート′入力端子と、
該ランダムアクセスメモリ内に内部レジスタを付加した
構成により該アクセスモード入力端子に人力信号が無い
場合は、従来のランダムアクセスと同じように該アクセ
スイネーブル入力端子のイネーブル信号に従って該ラン
ダムアクセスメモリが選択され、リードアクセス時は該
メモリ内の指定アドレスの内容を該データ入出力ポート
へ転送し、ライトアクセス時はその逆方向への転送動作
を行い、また該アクセス七〜ド入方端子に入力信号があ
る場合は、該アクセスイネーブル入力端子上の信号に無
関係に該ランダムアクセスメモリが選択され、リードア
クセス時は該ランダムアクセスメモリの指定アドレスの
内容を該内部レジスタへ転送し、ライトアクセス時はそ
の逆方向への転送動作を行うことを特徴とする。
（ｅ） 発明の実施例
次に本発明について図面を参照して説明する。
第１図と第２図はランダムアクセスメモ１月Ｏの構成を
示すものであシ、外部インタフェースとしてのアドレス
入力ボート１５、データ入出力ボート１７、リード／ラ
イトアクセス入力端子１６、アクセスイネーブル入力端
子１２およびアクセスモード入力端子１１と前記ランダ
ムアクセスメモリ１０の内部に設けられる内部レジスタ
１３とメモリアレー１４とを含んで構成される。
示すものであシ、外部インタフェースとしてのアドレス
入力ボート１５、データ入出力ボート１７、リード／ラ
イトアクセス入力端子１６、アクセスイネーブル入力端
子１２およびアクセスモード入力端子１１と前記ランダ
ムアクセスメモリ１０の内部に設けられる内部レジスタ
１３とメモリアレー１４とを含んで構成される。
以下第１図および第２図に従い、本発明でのメモリアク
セス動作について順を追って説明する。第１図はアクセ
スモード入力端子１１に入力信号が無い場合の動作を示
すものであり、アクセスイネーブル入力端子１２にイネ
ーブル信号がち水（イ前記ランダムアクセスメモリ１０
が選択されて、アドレス入力ボート１５で指定されるメ
モリアレー１４内の指定メモリ番地ａＯのデータ内容ｄ
Ｏとデータ入出カポ−）１７を介したデータバッファ１
８との間でデータ転送が行われることを示している。つ
まシリード／ライトアクセス入力端子１６がノードアク
セス指定ならば前記指定メモリ番地ａＯのデータ内容ｄ
Ｏが前記データ入出力ポート１７を介して読み出され、
該リード／ライトアクセス入力端子１６がライトアクセ
ス指定ならば該データ入出力ポート１７を介して該指定
メモリ番地ａＯへのデータ書込みが行われる。
セス動作について順を追って説明する。第１図はアクセ
スモード入力端子１１に入力信号が無い場合の動作を示
すものであり、アクセスイネーブル入力端子１２にイネ
ーブル信号がち水（イ前記ランダムアクセスメモリ１０
が選択されて、アドレス入力ボート１５で指定されるメ
モリアレー１４内の指定メモリ番地ａＯのデータ内容ｄ
Ｏとデータ入出カポ−）１７を介したデータバッファ１
８との間でデータ転送が行われることを示している。つ
まシリード／ライトアクセス入力端子１６がノードアク
セス指定ならば前記指定メモリ番地ａＯのデータ内容ｄ
Ｏが前記データ入出力ポート１７を介して読み出され、
該リード／ライトアクセス入力端子１６がライトアクセ
ス指定ならば該データ入出力ポート１７を介して該指定
メモリ番地ａＯへのデータ書込みが行われる。
第２図はアクセスモード入力端子１１に入力信号がある
場合の動作を示すものであ）、アクセスイネーブル入力
端子１２の信号に無関係に該ランダムアクセスメモリ１
０が選択されて、アドレス入力ボート１５で指定される
メモリアレー１４内の指定メモリ番地ａ１のデータ内容
ｄ１ と前記内部レジスタ１３との間でデータ転送が
行われることを示している。つまりリード／ライトアク
セス入力端子１６が）ノードアクセス指定ならば該指定
メモリ番地ａｌのデータ内容ｄ１が該内部レジスタ１３
へ読み出され、リード／ライトアクセス入力端子１６が
ライトアクセス指定ならば該内部レジスタ１３から該指
定メモリ番地ａ１へのデータ書込みが行われる。
場合の動作を示すものであ）、アクセスイネーブル入力
端子１２の信号に無関係に該ランダムアクセスメモリ１
０が選択されて、アドレス入力ボート１５で指定される
メモリアレー１４内の指定メモリ番地ａ１のデータ内容
ｄ１ と前記内部レジスタ１３との間でデータ転送が
行われることを示している。つまりリード／ライトアク
セス入力端子１６が）ノードアクセス指定ならば該指定
メモリ番地ａｌのデータ内容ｄ１が該内部レジスタ１３
へ読み出され、リード／ライトアクセス入力端子１６が
ライトアクセス指定ならば該内部レジスタ１３から該指
定メモリ番地ａ１へのデータ書込みが行われる。
なお前記データ入出力ポート１７は使用されずに７０−
テング状態を保つ。
テング状態を保つ。
次に第３図に従ってランダムアクセスメモリを複数個、
配置した場合のメモリ制御回路の一実施例を説明する。
配置した場合のメモリ制御回路の一実施例を説明する。
該メモリ制御回路はすでに説明したランダムアクセスメ
モリ１０′ｆ、Ｎアドレスレジスタ３０、下位ｎビット
のアトレア、 ハス３ ３・上位ｍビットのアドレスバ
ス３４、デコーダ３５とから構成される。下位ｎビット
のアドレスバス３３は前記デコーダ３５を介してＮ個（
Ｎ＝２ｎ）のデコード信号となシ各ランダムアクセヌメ
モリ１０のアクセスイネーブル入力端子１２に接続され
、上位ｍビットのアドレス空間３４は全てのランダムア
クセスメモリ１０のアドレス入力ポート１５に共通に接
続される。また全ランダムアクセヌメモリ１０のリード
／ライトアクセス入力端子１６およびアクセスモード入
力端子１１はそれぞれリード／ライトアクセス信号Ｍ３
２およびアク上２モード信号線３１に共通に接続される
。第３図のメモリアクセス動作は、アクセスモード信号
線３１に信号を与えない場合は（ｍ十ｎ）ビット長のア
ドレス空間をもった従来のランダムアクセスメモリと同
一機能であるが、該アクセスモード信号線３１に信号を
加えた場合は次に示すような連続Ｎ語分の転写を高速に
実行できる。すなわち第１手順として、アドレスレジス
タ３０にアドレス値ａｒを設定しり一ド／ライトアクセ
ス信号線３２をリードアクセス指定としてアクセスモー
ド信号線３１に信号を送出することによシ、全てのラン
ダムアクセスメモリ１０が並列にそれぞれのランダムア
クセスメモリ内で１語分のメモリデータを内部レジスタ
１３に読み出す動作を行う一０次に第２手順として・ア
ドレスレジスタ３０にアドレス値ａＷを設定しり一ド／
ライトアクセス信号線３２をライトアクセス指定として
アクセスモード信号線３１に信号を送出することによシ
、全てのランダムアクセスメモリ１０が並列に、それぞ
れのランダムアクセスメモリ内で内部レジスタ１３から
１語分のメモリデータを書込む動作を行う。この２つの
手順をただ１回実行するだけで、全体のメモリアドレス
空間上のアドレスａｒからＮ語分のデータがアドレスａ
ｗからＮ語分のデータ転写を可能とする。
モリ１０′ｆ、Ｎアドレスレジスタ３０、下位ｎビット
のアトレア、 ハス３ ３・上位ｍビットのアドレスバ
ス３４、デコーダ３５とから構成される。下位ｎビット
のアドレスバス３３は前記デコーダ３５を介してＮ個（
Ｎ＝２ｎ）のデコード信号となシ各ランダムアクセヌメ
モリ１０のアクセスイネーブル入力端子１２に接続され
、上位ｍビットのアドレス空間３４は全てのランダムア
クセスメモリ１０のアドレス入力ポート１５に共通に接
続される。また全ランダムアクセヌメモリ１０のリード
／ライトアクセス入力端子１６およびアクセスモード入
力端子１１はそれぞれリード／ライトアクセス信号Ｍ３
２およびアク上２モード信号線３１に共通に接続される
。第３図のメモリアクセス動作は、アクセスモード信号
線３１に信号を与えない場合は（ｍ十ｎ）ビット長のア
ドレス空間をもった従来のランダムアクセスメモリと同
一機能であるが、該アクセスモード信号線３１に信号を
加えた場合は次に示すような連続Ｎ語分の転写を高速に
実行できる。すなわち第１手順として、アドレスレジス
タ３０にアドレス値ａｒを設定しり一ド／ライトアクセ
ス信号線３２をリードアクセス指定としてアクセスモー
ド信号線３１に信号を送出することによシ、全てのラン
ダムアクセスメモリ１０が並列にそれぞれのランダムア
クセスメモリ内で１語分のメモリデータを内部レジスタ
１３に読み出す動作を行う一０次に第２手順として・ア
ドレスレジスタ３０にアドレス値ａＷを設定しり一ド／
ライトアクセス信号線３２をライトアクセス指定として
アクセスモード信号線３１に信号を送出することによシ
、全てのランダムアクセスメモリ１０が並列に、それぞ
れのランダムアクセスメモリ内で内部レジスタ１３から
１語分のメモリデータを書込む動作を行う。この２つの
手順をただ１回実行するだけで、全体のメモリアドレス
空間上のアドレスａｒからＮ語分のデータがアドレスａ
ｗからＮ語分のデータ転写を可能とする。
第４図は上記手順実行結果を示すものであり、全体のメ
モリアドレス空間４０においてアドレスａｒ＝ｌＮ、ア
ドレスａｗ＝４Ｎとした場合のデータ転写イメージであ
る。
モリアドレス空間４０においてアドレスａｒ＝ｌＮ、ア
ドレスａｗ＝４Ｎとした場合のデータ転写イメージであ
る。
（ｆ） 発明の効果
本発明は以上説明したように、アクセスモード入力端子
とメモリ内に内部レジスタをもつことによシ、指定した
メモリ番地の内容を内部レジスタに、内部レジスタの内
容を指定したメモリ番地に転送でき、また並列に複数個
のランダムアクセスメモリを配置し動作させる。ことに
よシメモリアドレス空Ｎ］内の他のメモリエリヤに連続
語の転写を可能とし、かつ処理時間を大巾に短縮する効
果がある。
とメモリ内に内部レジスタをもつことによシ、指定した
メモリ番地の内容を内部レジスタに、内部レジスタの内
容を指定したメモリ番地に転送でき、また並列に複数個
のランダムアクセスメモリを配置し動作させる。ことに
よシメモリアドレス空Ｎ］内の他のメモリエリヤに連続
語の転写を可能とし、かつ処理時間を大巾に短縮する効
果がある。
第１図および第２図は本発明のランダムアクセスメモリ
の一実施例を示すブロック図、第３図は本発明のランダ
ムアク＋２メモリを複数個使用したメモリ制御回路の一
実施例を示す構成図および第４図はランダムアクセスメ
モリ内のメモリエリアの配列を示すメモリアドレス配置
図である。
の一実施例を示すブロック図、第３図は本発明のランダ
ムアク＋２メモリを複数個使用したメモリ制御回路の一
実施例を示す構成図および第４図はランダムアクセスメ
モリ内のメモリエリアの配列を示すメモリアドレス配置
図である。
Claims (1)
- 、アドレス入力ポート、データ入出力ボート、リード／
ライトアクセス入力端子、アクセスイネーブル入力端子
を有するランダムアクセスメモリにおいて、アクセスモ
ード入力端子と該ランダムアブセスメモリ内に内部レジ
スタを設け、該アクセスモード入力端子に入力信号が無
い場合は前記アクセスイネーブル入力端子、前記リード
／ライトアクセス入力端子、前記アドレス入力ポートお
よび前記データ入出力ボートによシ外部とのデータ入出
力動作を行わせる手段と、前記アクセスモード入力端子
に入力信号がある場合には前記リード／ライトアクセス
入力端子、前記アドレス入力ポートおよび前記内部レジ
スタによル前記ランダムアクセスメモリ内部での入出力
動作を行う手段を有することを特徴とするランダムアク
セスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14026682A JPS5930283A (ja) | 1982-08-12 | 1982-08-12 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14026682A JPS5930283A (ja) | 1982-08-12 | 1982-08-12 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5930283A true JPS5930283A (ja) | 1984-02-17 |
Family
ID=15264771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14026682A Pending JPS5930283A (ja) | 1982-08-12 | 1982-08-12 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930283A (ja) |
-
1982
- 1982-08-12 JP JP14026682A patent/JPS5930283A/ja active Pending
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