JPH0576655B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリ回路に保持されているデータ
を読み出しながら、同時にデータの格納アドレス
をｎ番地ずつシフトさせることが可能な機能を持
つ高速メモリ回路技術に関する。

〔発明の背景〕

近年、集積回路の高速化をめざし、回路全体を
いくつかの機能ブロツクに分割し、パイプライン
処理することで回路全体のスループツトタイムを
短縮することが行なわれている。しかしながら、
スループツトタイムは、これら機能ブロツクの内
で最も処理時間を要する回路によつて律速され
る。

同様にメモリ回路においても読み出し動作サイ
クルと書き込み動作サイクル（両方の処理時間を
Ｔと仮定する）を単に１動作サイクル中に持つ場
合は、メモリ回路動作サイクルは2T時間となる
が、メモリの１動作サイクル中には読み出し動作
か書き込み動作かどちらか一方のみを許すように
すればメモリ回路の動作サイクルはＴ時間となつ
て集積回路全体のスループツトタイムが短縮され
ることが知られている。

しかしながら、各種の信号処理用の演算におい
ては、メモリ内のデータ読み出しと読み出したデ
ータの格納番地をｎ番地シフトさせるという動作
（リードモデイフアイライト動作）が非常に頻繁
に行われる。こういつた場合には、上述の２つの
いずれの方式においてもリードモデイフアイライ
ト動作に2T時間を要してしまい、処理速度が著
しく低下してしまうという難点があつた。

〔発明の目的〕

本発明の目的は、上述の問題点を解決するため
にメモリ回路は１命令サイクル中に読み出し又は
書き込みの一方のみを実行させ、リードモデイフ
アイライト動作時のみ読み出したデータのアドレ
ス値を番地シフトさせるための、書き込み動作
を、読み出し動作と並列に行わせることにより、
リードモデイフアイライト動作の処理時間を従来
の1/2短縮可能な回路方式を提供するものである。

〔発明の概要〕

メモリ回路を２つ以上のブロツクに分け、各々
のブロツク毎に、そのブロツクのアドレスが選択
された時のみアドレスを取り込み保持するアドレ
スレジスタと読み出し時に読み出したデータを取
り込み保持するデータデイレイレジスタを設け
る。通常動作では１命令サイクル中には読み出し
又は書き込みの一方のみ実行することでメモリ回
路動作のスループツトサイクルを短縮する。

読み出したデータの格納番地をシフトさせる場
合は、リードモデイフアイ動作をパイプライン処
理で実行する。即ち、１命令サイクル内に、アド
レスが選択されたブロツクは、アドレスを取り込
みデコードし、データを読み出しデータバスへ出
力すると共にデータデイレイレジスタにデータを
取り込み、それまで保持していたデータデイレイ
レジスタのデータを、アドレスが選択されなかつ
た他のブロツクへの入力として転送する。転送先
のブロツクでは同一命令サイクル内に、データを
受け取り、そのブロツクのアドレスレジスタに保
持されているアドレスを再びデコードし、データ
を書き込むことで、スループツトサイクルを引き
伸ばさずにリードモデイフアイ動作を実行するこ
とが可能となる。

〔発明の実施例〕

以下、本発明を実施例に従つて説明する。

第１図は本発明の第１の実施例を示す図であ
る。

第１図ａは、２つのブロツク１１１と１２１か
ら成るメモリを持つ集積回路１１０の構成を示し
た図である。各々のブロツクはアドレスレジスタ
AR１，１１４，AR２，１２４，アドレスデコ
ーダAD１，１１２，AD２，１２２，コラムセ
レクタＣ１，１１５，Ｃ２，１２５，メモリマト
リツクス１，１１３，Ｍ２，１２３，データ入力
部Ｉ１，１１８，Ｉ２，１２８，データ出力部Ｏ
１，１１６，Ｏ２，１２６，デイレイレジスタ
DR１，１１７，DR２，１２７から成る。デー
タ入力部Ｉ１の入力はデータバスDBUS及びデイ
レイレジスタDR２の出力であり、データ入力部
Ｉ２の入力はデータバスDBUS及びデイレイレジ
スタDR１の出力である。データ入力部Ｉ１，Ｉ
２がデータをデータバスDBUS又はデイレイレジ
スタDR２，DR１のいずれから取り込むかはマ
イクロ命令により決定する。第１図ｂは、第１図
ａの集積回路１１０の２つのメモリマトリツクス
Ｍ１，Ｍ２のアドレスを示す図である。１３０は
メモリマトリツクスＭ１のアドレスで、偶数番
地、１３１はＭ２のアドレスで、奇数番地から成
つている。アドレスバスABUSのアドレスが偶
数であればその時のアドレスはアドレスレジスタ
AR１に取り込まれ、再びアドレスバスABUSの
アドレスが偶数番地となるまで保持され、アドレ
スバスABUSのアドレスが奇数番地であればそ
の時のアドレスはアドレスレジスタAR２に取り
込まれ、再びアドレスバスABUSのアドレスが
奇数番地になるまで保持される。通常の動作時に
は、アドレスを取り込んだブロツク１１１又は１
２１のみが動作してマイクロ命令に従つて読み出
し又は書き込みを行う。マイクロ命令が読み出し
であればメモリマトリツクスからデータを読み出
し、データバスDBUSに送ると共にそのブロツク
内のデイレイレジスタDR１又はDR２にデータ
を取り込み、新らたにこのブロツクが選択され読
み出しが実行されるまで保持する。マイクロ命令
が書き込みであればデータバスDBUSのデータを
メモリマトリツクスに取り込む。第２図ａはデイ
レイレジスタを用いてメモリマトリツクスの内部
のデータのアドレスをシフトさせる場合（リード
モデイフアイライト動作）のタイムチヤートであ
る。第２図ｂはシフト前のデータとアドレスの対
応を示す図であり、第２図ｃはシフト後の期間
T₄におけるメモリマトリツクスのデータとアド
レスの対応を示す図である。第２図ａにおいて、
期間T₀でアドレスA₀が偶数であれば対応するメ
モリマトリツクスＭ１の内容D₀がデータバス
DBUSに出力されT₁の期間にデイレイレジスタ
DR１にデータD₀が取り込まれる。次に期間T₁で
アドレスバスABUSのアドレスはA₁になり、対
応するメモリマトリツクスＭ２の内容D₁が読み
出されT₃の期間にデイレイレジスタDR２にデー
タＤ２が取り込まれる。更にアドレスバス
ABUSのアドレスはA₂になり、対応するメモリ
マトリツクスＭ１の内容D₂が読み出され、T₄の
期間にデイレイレジスタDR１にデータD₂が取り
込まれる。このT₂の期間のマイクロ命令がデイ
レイレジスタ出力命令であれば、アドレスデコー
ダAD２はアドレスレジスタAR２に保持してい
るアドレスA₁をデコードし、デイレイレジスタ
DR１のデータD₀を、対応するメモリマトリツク
スＭ２（番地A₁）の中に書き込む。なお、T₂の
期間ではこのメモリマトリクスＭ２へのデイレイ
データの書き込みと並行して、先に述べたメモリ
マトリクスＭ１からのデータD₂の読み出しが実
行される。つまり、第２図ａの期間T₂で受け付
けられるマイクロ命令はデイレイレジスタ出力を
指示するのみでなく、これと並行して行う読み出
しをも指示する。この意味からは期間T₂で受け
付けられるマイクロ命令はリードモデイフアイラ
イト命令と呼ぶ方がふさわしい。期間T₃におい
ても同様にアドレスバスABUSのアドレスA₃を
アドレスデコーダAD２がデコードし、対応する
メモリマトリツクスＭ２の内容D₃が読み出され、
マイクロ命令が通常の読み出し命令ではなくデイ
レイレジスタ出力命令リードモデイフアイライト
命令であれば、これと並行してアドレスレジスタ
AR１に保持されているアドレスA₂に対応するメ
モリマトリツクスＭ１にデイレイレジスタDR２
の内容D₁を書き込む。期間T₄以後も同様のくり
かえしによりメモリマトリツクス内のデータのア
ドレスは１番地ずつ更新される。

以上、第１図に示した第１の実施例により、１
命令サイクル内で、メモリ回路は読み出し又は書
き込みのみ実行させることで、スループツトサイ
クルを縮めることが可能となる。更にリードモデ
イフアイライト動作も、各ブロツク毎にアドレス
が選択された時だけアドレスを取り込み保持する
アドレスレジスタと読み出し毎にその読み出した
データを取り込み保持するデータデイレイレジス
タを設けることで、パイプライン処理により、ス
ループツトサイクルを引き延ばすことなく、読み
出したデータの格納番地をシフトすることができ
るという利点を有する。

第３図は本発明の第２の実施例を示す図であ
る。第３図はデータデイレイレジスタが各々ｌ段
のシフトレジスタDR１１，１２，１３，…，1l，
３１７，DR２１，２２，２３，…，2l，３２７
で構成されるメモリ回路である。マイクロ命令が
１からｌまでのいずれかの値を指定することで、
１番地から2l−１番地までの任意の奇数のアドレ
スをシフトが可能となる。第４図は、第３図のメ
モリ回路でのメモリマトリツクス内部のデータの
アドレスをシフトさせる場合のタイムチヤートで
ある。アドレスが選択されたブロツクの読み出し
たデータをそのブロツク内の最下位のデータデイ
レイレジスタDR１１に取り込み、各デイレイレ
ジスタに保持されていたデータは動作サイクル毎
に順次、上位のデイレイレジスタ（DR１２，
…，1l）にシフトされる。期間T₂においてマイ
クロ命令の指定によりデイレイレジスタDR１
１，１２，１３，…，1lのデータD₀，D_-2，D_-4，
…，D_-2l-2のいずれかをアドレスA₁に対応するメ
モリマトリツクスＭ２に書き込む。この動作をく
りかえすことで、メモリマトリツクスの内部のデ
ータを読み出しながら、１番地から2l−１番地ま
での任意の奇数のアドレスのシフトが実行され
る。

第５図ａはシフト前のデータとアドレスの対応
を示す図であり、第５図ｂは３番地ずつアドレス
シフトを実行した後のメモリマトリツクスのデー
タとアドレスの対応を示す図である。

この第２の実施例は画像処理などの２次元的な
デジタル信号処理に有効である。第６図は２次元
画像を有限個の画素に分割し、各々の画素のアド
レスA_ij（ｉ，Ｊ＝１，２，…，ｎ）をあたえた例
である。画像のノイズ除去のためのフイルタリン
グなどでは、たとえば３×３毎の画素について信
号処理を行ない（A₁₁，A₁₂，A₁₃，A₂₁，A₂₂，
A₂₃，A₃₁，A₃₂，A₃₃の各画素に対応するデータ
D₁₁，D₁₂，D₁₃，D₂₁，D₂₂，D₂₃，D₃₁，D₃₂，
D₃₃）、読み出したデータを３番地ずつシフトし
格納する。この様な処理を第２の実施例は高速に
かつ容易に実現することが可能である。

第７図は本発明の第３の実施例を示したもので
ある。本発明では更にメモリマトリツクスを２つ
以上、ｍ個のブロツク（第７図は説明の都合上４
ブロツクに分割して図を示してある。）に分割し、
各々のブロツクの入力部と結ぶことにより１番地
からｍ番地までの任意のアドレスシフトを実行可
能とするものである。

第７図において、デイレイレジスタDR１，７
１７，の出力は、入力部Ｉ２，７２６，Ｉ３，７
３６，Ｉ４，７４６の入力となり、DR２，７２
７の出力は、入力Ｉ１，７１６，Ｉ３，７３６，
Ｉ４，７４６の入力となり、DR３，７３７の出
力は、入力部Ｉ１，７１６，Ｉ２，７２６，Ｉ
４，７４６の入力となり、DR４，７４７の出力
は、入力部Ｉ１，７１６，Ｉ２，７２６，Ｉ３，
７３６の入力となつている。

第８図は、第７図のメモリ回路でのメモリマト
リツクスの内部のデータのアドレスをシフトさせ
る場合のタイムチヤートである。期間T₂でブロ
ツク７２１の入力部はマイクロ命令により、デー
タD_-2，D_-1，D₀のいずれかを取り込み、アドレ
スA₁に対応するメモリマトリツクスＭ２に書き
込みを実行する。期間T₃以後もT₂での動作をく
りかえすことで順次メモリマトリツクス内のデー
タを読み出しながら、アドレスをシフトさせるこ
とが出来る。

第９図ａは期間T₀におけるシフト前のアドレ
スとデータの対応を示す図であり、第９図ｂはデ
ータのアドレスを２番地ずつシフトさせた場合の
アドレスとデータの対応を示す図である。この例
ではアドレス対応９１０と９１４はメモリマトリ
ツクスＭ１，７１３、９１１と９１５はＭ２，７
２３、９１２と９１６はＭ３，７３３、９１３と
９１７はＭ４，６４３のアドレスである。この様
なシフト機能は第２の実施例と同じく、特に画像
処理などで有効である。

なお、アドレスがそのブロツクを選択したか否
かの判定は、各ブロツク毎に異なるコードをあた
えておき、アドレスバスのうちの数ビツト（ブロ
ツクが２つなら１ビツト）をデコードし、各ブロ
ツクのコードと比較することで容易に実現でき
る。又このコードと各ブロツク内のコントロール
信号との論理積を取ることで、非選択のブロツク
を待機状態に保持しておくことが容易に実現でき
る。

〔発明の効果〕

以上説明してきた様に本発明によれば、メモリ
の動作サイクル時間を延ばしたり、多数回のサイ
クル時間をかけることなく、読み出し（又は書き
込み）と、メモリマトリツクス内のデータのアド
レスのシフトを同一サイクル内でパイプライン処
理することが出来るために高速化に大きな効果が
ある。メモリマトリツクス内部のデータを読み出
しながら、デイレイレジスタを用いて格納番地を
１番地ずつずらせる操作は信号処理では多用され
るため、高速性を要求される画像処理や、実時間
での音声分析を行なうには特に大きな効果があ
る。

特に本発明の第２と第３の実施例では、ｎ番地
のシフトが可能であるため、画像処理などにおい
て多量のデータに対するフイルタリング処理を高
速に行なう上で特に大きな効果がある。

さらに、本発明によれば、アドレスにより動作
させるメモリ回路のブロツクを選択する方式は、
非選択ブロツクを動作させないために、高速化と
ともに問題となる消費電力の増加を必然的に低減
できるとう大きな利点を有している。

【図面の簡単な説明】

第１図ａは本発明の第１の実施例を示すための
回路ブロツク図、第１図ｂは分割されたメモリ回
路ごとのアドレスとデータの対応を示す図、第２
図ａは、第１の実施例のタイムチヤートを示す
図、第２図ｂはシフト前のアドレスとデータの対
応を示す図、第２図ｃはシフト後のアドレスとデ
ータの対応を示す図、第３図は第２の実施例を示
すための回路ブロツク図、第４図は第２の実施例
のタイムチヤートを示す図、第５図ａはシフト前
のアドレスとデータの対応を示す図、第５図ｂは
シフト後のアドレスとデータの対応を示す図、第
６図は画素に分割された２次元画像を示す図、第
７図は第３の実施例を示すための回路ブロツク
図、第８図は第３の実施例のタイムチヤートを示
す図、第９図ａはシフト前のアドレスとデータの
対応を示す図、第９図ｂはシフト後のアドレスと
データの対応を示す図である。 １１０……メモリ回路、１１１，１１２……メ
モリブロツク、１１２，１２２……アドレスデコ
ーダ、１１３，１２３……メモリマトリツクス、
１１４，１２４……アドレスレジスタ、１１５，
１２５……コラムセレクト、１１６，１２６……
出力レジスタ、１１７，１２７……データデイレ
イレジスタ、１１８，１２８……入力レジスタ、
DBUS……データバス、ABUS……アドレスバ
ス、１３０，１３１……データとアドレスの対
応、２１０，２１１，２１２，２１３，２１４…
…データとアドレス対応、３１０……メモリ回
路、３１１，３２１……メモリブロツク、３１
２，３２２……アドレスデコーダ、３１３，３２
３……メモリマトリツクス、３１４，３２４……
アドレスレジスタ、３１５，３２５……コラムセ
レクト、３１６，３２６……入力レジスタ、３１
７，３２７……データデイレイレジスタ、３１
８，３２８……出力レジスタ、５１０，５１１，
５１２，５１３……データとアドレスの対応、７
１０……メモリ回路、７１１，７２１，７３１，
７４１……メモリブロツク、７１２，７２２，７
３２，７４２……アドレスデコーダ、７１３，７
２３，７３３，７４３……メモリマトリツクス、
７１４，７２４，７３４，７４４……アドレスレ
ジスタ、７１５，７２５，７３５，７４５……コ
ラムセレクト、７１６，７２６，７３６，７４６
……出力レジスタ、７１７，７２７，７３７，７
４７……データデイレイレジスタ、７１８，７２
８，７３８，７４８……入力レジスタ、９１０，
９１１，９１２，９１３，９１４，９１５，９１
６，９１７……データとアドレスの対応。

Claims (1)

【特許請求の範囲】
1. １ メモリ回路全体を２つ以上のブロツクに分
   け、各々のブロツク毎にメモリアレイ、、アドレ
   スレジスタ、アドレスデコーダ及びデータ出力レ
   ジスタを備えて成るメモリ回路において、上記各
   ブロツクには読み出しのためにメモリアレイから
   データ出力レジスタに転送されて保持されたデー
   タをさらに遅延して保持するためのデータデイレ
   イレジスタをそれぞれ備え、かつ上記メモリ回路
   の全体は一定の命令サイクルごとに動作し、各命
   令サイクルでは書き込み命令、読み出し命令及び
   リードモデイフアイライト命令のうちの一つの命
   令のみが実行されること、上記書き込み命令もし
   くは上記読み出し命令の実行サイクルでは、与え
   られたアドレスに対応する単一のブロツクのみが
   そのアドレスレジスタに上記与えられたアドレス
   を取り込むことにより書き込み動作もしくは読み
   出し動作を実行すること、及び上記リードモデイ
   フアイライト命令の実行サイクルでは、与えられ
   た読み出しアドレスに対応するブロツクはそのア
   ドレスレジスタに上記読み出しアドレスを取り込
   むことによりデータの読み出し動作を実行し、か
   つデータ読み出しを行つているブロツク以外のブ
   ロツクのうちの一つはそのアドレスレジスタに保
   持されているアドレス値に相当する番地へ上記デ
   ータ読み出しを行つているブロツクのデータデイ
   レイレジスタに保持された過去のデータを書き込
   み動作を実行することを特徴とするメモリ回路。