JPH1064257A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1064257A JPH1064257A JP8218843A JP21884396A JPH1064257A JP H1064257 A JPH1064257 A JP H1064257A JP 8218843 A JP8218843 A JP 8218843A JP 21884396 A JP21884396 A JP 21884396A JP H1064257 A JPH1064257 A JP H1064257A
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- Japan
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- input
- data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【課題】 ３ＤＣＧ用ｚバッファ向けに高速なＲＭＷ動
作を実現する。 【解決手段】 読出／書込で独立にデータ入出力可能な
メモリアレイ２と、アドレス信号ＡＤＤに基づいて、ア
レイ内のアドレスを指定する読出専用デコード部４と、
書込専用デコード部（６及び１４）とを有する。両デコ
ード部の入力が共通化され、書込専用デコード部には、
当該デコード部よるアドレス指定を、読出専用デコード
部側より所定時間だけ遅らせる遅延部（例えば、ＦＩＦ
Ｏメモリ１４）が設けられている。これにより、ＲＭＷ
動作（データの読出し、書込み、これに付随する２回の
アドレス指定等）を１クロック区間で行なうことができ
る。ＦＩＦＯメモリ１４を、ポインタ信号に応じて記憶
容量を切り替え可能にすると、遅延時間が変更できて好
ましい。なお、遅延部は、レジスタで構成させてもよ
い。
作を実現する。 【解決手段】 読出／書込で独立にデータ入出力可能な
メモリアレイ２と、アドレス信号ＡＤＤに基づいて、ア
レイ内のアドレスを指定する読出専用デコード部４と、
書込専用デコード部（６及び１４）とを有する。両デコ
ード部の入力が共通化され、書込専用デコード部には、
当該デコード部よるアドレス指定を、読出専用デコード
部側より所定時間だけ遅らせる遅延部（例えば、ＦＩＦ
Ｏメモリ１４）が設けられている。これにより、ＲＭＷ
動作（データの読出し、書込み、これに付随する２回の
アドレス指定等）を１クロック区間で行なうことができ
る。ＦＩＦＯメモリ１４を、ポインタ信号に応じて記憶
容量を切り替え可能にすると、遅延時間が変更できて好
ましい。なお、遅延部は、レジスタで構成させてもよ
い。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば３次元コン
ピュータグラフィックス（３ＤＣＧ）の分野において陰
面処理を行なうためのｚバッファ向けに、高速なＲＭＷ
(Read Modify Write) 動作が可能な半導体記憶装置に関
する。
ピュータグラフィックス（３ＤＣＧ）の分野において陰
面処理を行なうためのｚバッファ向けに、高速なＲＭＷ
(Read Modify Write) 動作が可能な半導体記憶装置に関
する。
【０００２】
【従来の技術】近年、例えばクロック同期式（シンクロ
ナス）やランバス仕様のＤＲＡＭ(Dynamic Random-Acce
ss Memory)など、高速かつ大容量のメモリが出現してい
る。また、一方でパソコンや家庭用ゲーム機等の高性能
化により３ＤＣＧの分野が急速に拡大しており、３ＤＣ
Ｇ用の画像メモリとして高速かつ大容量のメモリへの要
求が以前にも増して高まってきている。画像メモリの用
途としては、描画データを格納するフレームバッファ
と、３ＤＣＧに不可欠な陰面処理を行なうために必要な
ｚ座標を格納するｚバッファとがある。
ナス）やランバス仕様のＤＲＡＭ(Dynamic Random-Acce
ss Memory)など、高速かつ大容量のメモリが出現してい
る。また、一方でパソコンや家庭用ゲーム機等の高性能
化により３ＤＣＧの分野が急速に拡大しており、３ＤＣ
Ｇ用の画像メモリとして高速かつ大容量のメモリへの要
求が以前にも増して高まってきている。画像メモリの用
途としては、描画データを格納するフレームバッファ
と、３ＤＣＧに不可欠な陰面処理を行なうために必要な
ｚ座標を格納するｚバッファとがある。
【０００３】陰面処理では、ポリゴン(polygon) と称さ
れる多角形の描画情報を発生させて、そのｚ座標の大き
さを周囲と比較してポリゴンが他のポリゴンの前にある
か後ろにあるかを計算し、前にあるもので描画させる処
理がなされる。したがって、ｚ座標を格納しておくｚバ
ッファでは、各ポリゴンのｚアドレスを読み出し、他の
ｚアドレスと比較後に書き戻す必要があり、その動作は
基本的にＲＭＷ動作である。
れる多角形の描画情報を発生させて、そのｚ座標の大き
さを周囲と比較してポリゴンが他のポリゴンの前にある
か後ろにあるかを計算し、前にあるもので描画させる処
理がなされる。したがって、ｚ座標を格納しておくｚバ
ッファでは、各ポリゴンのｚアドレスを読み出し、他の
ｚアドレスと比較後に書き戻す必要があり、その動作は
基本的にＲＭＷ動作である。
【０００４】図５は、従来のクロック同期式メモリのブ
ロック図である。図中、符号２０はメモリアレイ，２２
はアドレスデコーダ，２４はアドレスデコーダ２２の入
力信号を一時的に保持するレジスタ，２６は入力バッフ
ァ，２８は出力バッファを示す。また、ＡＤＤはアドレ
ス信号，R/W-Dataは入出力データ，ＯＥ-cot. は出力制
御信号を表す。
ロック図である。図中、符号２０はメモリアレイ，２２
はアドレスデコーダ，２４はアドレスデコーダ２２の入
力信号を一時的に保持するレジスタ，２６は入力バッフ
ァ，２８は出力バッファを示す。また、ＡＤＤはアドレ
ス信号，R/W-Dataは入出力データ，ＯＥ-cot. は出力制
御信号を表す。
【０００５】現在、一般に市販されている汎用メモリ
は、図５に示すように、パッケージのピン数を削減する
ためにメモリアレイ２０へのデータの入出力端子を共通
化し、出力制御信号ＯＥ-cot. により、データの入出力
を切り替えている。すなわち、入力バッファ２６と出力
バッファ２８とを逆向きに並列接続させ、出力制御信号
ＯＥ-cot. の入力がないときは、出力バッファ２８を動
作させないようにしている。
は、図５に示すように、パッケージのピン数を削減する
ためにメモリアレイ２０へのデータの入出力端子を共通
化し、出力制御信号ＯＥ-cot. により、データの入出力
を切り替えている。すなわち、入力バッファ２６と出力
バッファ２８とを逆向きに並列接続させ、出力制御信号
ＯＥ-cot. の入力がないときは、出力バッファ２８を動
作させないようにしている。
【０００６】図６は、この従来の汎用メモリを、３ＤＣ
Ｇの陰面処理を行なうためにＲＭＷ動作させたときのフ
ローチャートである。図中、符号Ａ0,Ａ1,…はメモリア
レイ内のアドレス番号を示し、このアドレス番号のメモ
リセルに対し、各クロック信号ＣＬＫごとに、コマンド
内のアドレス信号ＡＤＤが複号化され(Ad-Dec)、記憶デ
ータが読み出された(mem-R) 後、出力される(D-out) 。
このデータ出力後、次の数クロック区間で前記したｚア
ドレスが比較処理され、メモリ内の元のアドレスに書き
戻される。そして、このＲＭＷ動作は、各アドレスに対
しクロック信号ＣＬＫで１パルスずつらしながら、数ア
ドレス単位で連続的に繰り返される。
Ｇの陰面処理を行なうためにＲＭＷ動作させたときのフ
ローチャートである。図中、符号Ａ0,Ａ1,…はメモリア
レイ内のアドレス番号を示し、このアドレス番号のメモ
リセルに対し、各クロック信号ＣＬＫごとに、コマンド
内のアドレス信号ＡＤＤが複号化され(Ad-Dec)、記憶デ
ータが読み出された(mem-R) 後、出力される(D-out) 。
このデータ出力後、次の数クロック区間で前記したｚア
ドレスが比較処理され、メモリ内の元のアドレスに書き
戻される。そして、このＲＭＷ動作は、各アドレスに対
しクロック信号ＣＬＫで１パルスずつらしながら、数ア
ドレス単位で連続的に繰り返される。
【０００７】比較処理自体は実際には３クロック程度で
すむが、この図示例では、６アドレス単位で連続処理さ
せており、また前記したように入出力端子を共通化し、
その切り替え時に出力制御信号ＯＥ-cot. で出力バッフ
ァ２８を非動作状態に遷移させ高い入力インピーダンス
を保証する必要があることから、各アドレスにおいてデ
ータ出力から書き戻すまで８クロック区間を要してい
る。このため、コマンド(Command) からみると、図示の
ようにＲ5 〜Ｗ0 の間で待ち区間（この場合、４クロッ
ク分）必要となり、ＲＭＷの効率が悪い。
すむが、この図示例では、６アドレス単位で連続処理さ
せており、また前記したように入出力端子を共通化し、
その切り替え時に出力制御信号ＯＥ-cot. で出力バッフ
ァ２８を非動作状態に遷移させ高い入力インピーダンス
を保証する必要があることから、各アドレスにおいてデ
ータ出力から書き戻すまで８クロック区間を要してい
る。このため、コマンド(Command) からみると、図示の
ようにＲ5 〜Ｗ0 の間で待ち区間（この場合、４クロッ
ク分）必要となり、ＲＭＷの効率が悪い。
【０００８】このコマンドの待ち区間を短くするには、
連続して処理されるアドレス単位を小さくして、各アド
レスのデータ出力から書き戻すまでクロック区間を短く
することも考えられるが、そうすると出力バッファ２８
の切替え回数が増えることになる。このため、コマンド
待ち区間の短縮にも限界があり、また入出力端子を頻繁
に切り替えるようでは制御が複雑になる。
連続して処理されるアドレス単位を小さくして、各アド
レスのデータ出力から書き戻すまでクロック区間を短く
することも考えられるが、そうすると出力バッファ２８
の切替え回数が増えることになる。このため、コマンド
待ち区間の短縮にも限界があり、また入出力端子を頻繁
に切り替えるようでは制御が複雑になる。
【０００９】このコマンド待ちを回避するために、図７
に示すように、共通に使用していた入出力ピンを分離す
ることができる。この入出力分離型のメモリをＲＭＷ動
作に用いると、図８のタイミングチャートに示すよう
に、コマンドの待ち区間をなくすことができる。図７に
示す構成のメモリは、従来ではピン数が多くなるという
欠点が大きく現実的ではなかったものの、近年のメモリ
／ロジック混載プロセスによりビット幅の大幅な拡大が
可能となったため、このメモリを用いてＲＭＷの効率
を、ある程度改善することができる。
に示すように、共通に使用していた入出力ピンを分離す
ることができる。この入出力分離型のメモリをＲＭＷ動
作に用いると、図８のタイミングチャートに示すよう
に、コマンドの待ち区間をなくすことができる。図７に
示す構成のメモリは、従来ではピン数が多くなるという
欠点が大きく現実的ではなかったものの、近年のメモリ
／ロジック混載プロセスによりビット幅の大幅な拡大が
可能となったため、このメモリを用いてＲＭＷの効率
を、ある程度改善することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、この方
法を採ったとしても、図８に示すように、アドレス信号
の入力をデータ読出時と書込時とで共通化しピン数増加
を抑えていることから、データの読出し／書込みに２ク
ロック区間かかることには変わりなく、この意味では抜
本的なＲＭＷの効率が改善につながらない。すなわち、
３ＤＣＧの描画性能を更に向上させようとすると、この
データの読出し／書込み時ごとに複数のクロック区間を
要することが、大きな阻害要因となる。
法を採ったとしても、図８に示すように、アドレス信号
の入力をデータ読出時と書込時とで共通化しピン数増加
を抑えていることから、データの読出し／書込みに２ク
ロック区間かかることには変わりなく、この意味では抜
本的なＲＭＷの効率が改善につながらない。すなわち、
３ＤＣＧの描画性能を更に向上させようとすると、この
データの読出し／書込み時ごとに複数のクロック区間を
要することが、大きな阻害要因となる。
【００１１】本発明は、このような実情に鑑みてなさ
れ、クロック同期で動作するメモリに関して、データ書
込みと読出しの動作を同一のクロック区間内で行なうこ
とを可能とし、高速なＲＭＷ動作が連続的にできる半導
体記憶装置を提供することを目的とする。
れ、クロック同期で動作するメモリに関して、データ書
込みと読出しの動作を同一のクロック区間内で行なうこ
とを可能とし、高速なＲＭＷ動作が連続的にできる半導
体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、コマンド待ち区間をなくす等のために
入出力を分離したほか、データ読出用と書込用のアドレ
スデコーダを設け、両アドレスデコーダによるメモリア
レイのアドレス指定を、データ読出時よりも書込時で遅
らせる手段を設けている。
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、コマンド待ち区間をなくす等のために
入出力を分離したほか、データ読出用と書込用のアドレ
スデコーダを設け、両アドレスデコーダによるメモリア
レイのアドレス指定を、データ読出時よりも書込時で遅
らせる手段を設けている。
【００１３】すなわち、本発明の半導体記憶装置は、ア
ドレス指定にもとづいて、書込みデータと読出しデータ
を独立に入出力可能なメモリアレイを備えた半導体記憶
装置であって、入力したアドレス信号にもとづいて、メ
モリアレイ内のデータ読出時のアドレスを指定する読出
専用デコード部と、入力したアドレス信号にもとづい
て、メモリアレイ内のデータ書込時のアドレスを指定す
る書込専用デコード部と、書込専用デコード部よるアド
レス指定を、読出専用デコード部側より所定時間だけ遅
らせる遅延部とを有することを特徴とする。
ドレス指定にもとづいて、書込みデータと読出しデータ
を独立に入出力可能なメモリアレイを備えた半導体記憶
装置であって、入力したアドレス信号にもとづいて、メ
モリアレイ内のデータ読出時のアドレスを指定する読出
専用デコード部と、入力したアドレス信号にもとづい
て、メモリアレイ内のデータ書込時のアドレスを指定す
る書込専用デコード部と、書込専用デコード部よるアド
レス指定を、読出専用デコード部側より所定時間だけ遅
らせる遅延部とを有することを特徴とする。
【００１４】これにより、データ読出時と書込時のアド
レス指定、また従来は２クロック区間必要だったメモル
アレイ内でのデータ読出しとデータ書込みとを、同一ク
ロック区間で行なうことができる。したがって、ＲＭＷ
動作が従来の２倍ほど効率化され、例えば３ＤＣＧのｚ
バッファとして最適な半導体記憶装置が実現できる。
レス指定、また従来は２クロック区間必要だったメモル
アレイ内でのデータ読出しとデータ書込みとを、同一ク
ロック区間で行なうことができる。したがって、ＲＭＷ
動作が従来の２倍ほど効率化され、例えば３ＤＣＧのｚ
バッファとして最適な半導体記憶装置が実現できる。
【００１５】具体的には、遅延部を、書込専用デコーダ
部の入力段に設けられ、入力したアドレス信号を一時的
に記憶する補助記憶手段（例えば、先入れ先出し方式の
記憶手段、或いはレジスタ）から構成できる。先入れ先
出し方式の記憶手段で遅延部を構成した場合、入力した
ポインタ信号に応じて、単位メモリ段ごとにアドレス信
号の入力段と出力段の少なくとも一方を任意に設定させ
ると、遅延時間が変更できて好ましい。
部の入力段に設けられ、入力したアドレス信号を一時的
に記憶する補助記憶手段（例えば、先入れ先出し方式の
記憶手段、或いはレジスタ）から構成できる。先入れ先
出し方式の記憶手段で遅延部を構成した場合、入力した
ポインタ信号に応じて、単位メモリ段ごとにアドレス信
号の入力段と出力段の少なくとも一方を任意に設定させ
ると、遅延時間が変更できて好ましい。
【００１６】
【発明の実施の形態】以下、本発明に係わる半導体記憶
装置を、図面を参照しながら詳細に説明する。
装置を、図面を参照しながら詳細に説明する。
【００１７】第１実施形態 図１は本実施形態に係わる半導体記憶装置の一例とし
て、その概略構成を示すブロック図である。図１におい
て、符号２は、例えばＤＲＡＭ構成のメモリアレイ、４
はデータ読出専用のアドレスデコーダ、６はデータ書込
専用のアドレスデコーダ、８は両デコーダ４，６の入力
信号を一時的に保持するレジスタ、１０はデータ入力バ
ッファ、１２はデータ出力バッファを示している。ま
た、ＡＤＤはアドレス信号、W-Dataはメモリアレイ２に
書き込まれる書込データ、R-Dataはメモリアレイ２から
読み出される読出データを指している。両アドレスデコ
ーダ４，６およびレジスタ８には、クロック信号ＣＬＫ
が入力される。また、両アドレスデコーダ４，６には、
図示せぬコマンド等の制御信号が入力され、これにより
起動／動作停止が制御される。
て、その概略構成を示すブロック図である。図１におい
て、符号２は、例えばＤＲＡＭ構成のメモリアレイ、４
はデータ読出専用のアドレスデコーダ、６はデータ書込
専用のアドレスデコーダ、８は両デコーダ４，６の入力
信号を一時的に保持するレジスタ、１０はデータ入力バ
ッファ、１２はデータ出力バッファを示している。ま
た、ＡＤＤはアドレス信号、W-Dataはメモリアレイ２に
書き込まれる書込データ、R-Dataはメモリアレイ２から
読み出される読出データを指している。両アドレスデコ
ーダ４，６およびレジスタ８には、クロック信号ＣＬＫ
が入力される。また、両アドレスデコーダ４，６には、
図示せぬコマンド等の制御信号が入力され、これにより
起動／動作停止が制御される。
【００１８】本実施形態では、データ書込専用のアドレ
スデコーダ６によるアドレス指定を所定時間遅らせる本
発明の遅延部の一例として、ＦＩＦＯ(First-In First-
Out)方式の半導体メモリ１４（以下、ＦＩＦＯメモリと
指称する）が、書込専用のアドレスデコーダ６の入力側
に接続されている。このＦＩＦＯメモリ１４と書込専用
のアドレスデコーダ６とにより、本発明の書込デコード
部が構成される。
スデコーダ６によるアドレス指定を所定時間遅らせる本
発明の遅延部の一例として、ＦＩＦＯ(First-In First-
Out)方式の半導体メモリ１４（以下、ＦＩＦＯメモリと
指称する）が、書込専用のアドレスデコーダ６の入力側
に接続されている。このＦＩＦＯメモリ１４と書込専用
のアドレスデコーダ６とにより、本発明の書込デコード
部が構成される。
【００１９】ＦＩＦＯメモリ１４は、少なくともアドレ
ス信号ＡＤＤが一度に入力可能な所定ビット数の単位メ
モリ段を、所定段接続させた構成となっている。通常、
この単位メモリ段は、シフトレジスタから構成される。
また、その段数は、当該半導体記憶装置が使用されるＲ
ＭＷ(Read Modify Write) 動作仕様に応じて、想定され
る最大遅延時間が得られる程度に設定される。
ス信号ＡＤＤが一度に入力可能な所定ビット数の単位メ
モリ段を、所定段接続させた構成となっている。通常、
この単位メモリ段は、シフトレジスタから構成される。
また、その段数は、当該半導体記憶装置が使用されるＲ
ＭＷ(Read Modify Write) 動作仕様に応じて、想定され
る最大遅延時間が得られる程度に設定される。
【００２０】このＦＩＦＯメモリ１４には、図示せぬポ
インタ端子が設けられており、これに入力されるポイン
タ信号に応じて、アドレス信号ＡＤＤを格納する単位メ
モリ段の始点（書込ポインタＰw ）と、アドレス信号Ａ
ＤＤを書込専用のアドレスデコーダ６側に出力する終点
（読出ポインタＰr ）を任意に設定することができる。
なお、書込ポインタＰw と読出ポインタＰr の何れか一
方を設定可能にしてもよい。ＦＩＦＯメモリ１４は、図
示せぬコマンド等の制御信号による指示を受けて、その
起動／動作停止が切り替えられる。
インタ端子が設けられており、これに入力されるポイン
タ信号に応じて、アドレス信号ＡＤＤを格納する単位メ
モリ段の始点（書込ポインタＰw ）と、アドレス信号Ａ
ＤＤを書込専用のアドレスデコーダ６側に出力する終点
（読出ポインタＰr ）を任意に設定することができる。
なお、書込ポインタＰw と読出ポインタＰr の何れか一
方を設定可能にしてもよい。ＦＩＦＯメモリ１４は、図
示せぬコマンド等の制御信号による指示を受けて、その
起動／動作停止が切り替えられる。
【００２１】つぎに、このように構成された半導体記憶
装置のＲＭＷ動作について、図２のタイミングチャート
を参照しながら説明する。図２上段には、クロック信号
ＣＬＫに同期したコマンド及び入出力データを列記し
（以下、便宜上、外部クロック動作という）、下段には
外部からのクロック信号ＣＬＫに同期して実行される内
部動作を示す。コマンドは、アドレス信号ＡＤＤのほ
か、ＲＭＷ動作，通常のデータ読出し或いは書込みかと
いった制御情報が含まれる。
装置のＲＭＷ動作について、図２のタイミングチャート
を参照しながら説明する。図２上段には、クロック信号
ＣＬＫに同期したコマンド及び入出力データを列記し
（以下、便宜上、外部クロック動作という）、下段には
外部からのクロック信号ＣＬＫに同期して実行される内
部動作を示す。コマンドは、アドレス信号ＡＤＤのほ
か、ＲＭＷ動作，通常のデータ読出し或いは書込みかと
いった制御情報が含まれる。
【００２２】内部動作のチャート中、符号Ａ0,Ａ1,…は
メモリアレイ２内のアドレス番号を示し、このアドレス
番号が付された各メモリセルに対し、各クロック信号Ｃ
ＬＫごとに、コマンド内のアドレス信号ＡＤＤが複号化
され(Ad-Dec)、記憶データが読み出された(mem-R) 後、
出力される(D-out) 。このデータ出力後、次の数クロッ
ク区間（ここでは、３クロック区間）内に、３ＤＣＧの
陰面処理の一環としてｚアドレスが比較処理され、処理
後のデータが次の１クロック区間でメモリアレイ２内に
取り込まれ、最初に格納されていた同一アドレス上に書
き戻される(mem-W) 。そして、このＲＭＷ動作は、クロ
ック信号ＣＬＫで１パルスずつらしながら、各アドレス
に対し連続的に切れ目なく繰り返される。
メモリアレイ２内のアドレス番号を示し、このアドレス
番号が付された各メモリセルに対し、各クロック信号Ｃ
ＬＫごとに、コマンド内のアドレス信号ＡＤＤが複号化
され(Ad-Dec)、記憶データが読み出された(mem-R) 後、
出力される(D-out) 。このデータ出力後、次の数クロッ
ク区間（ここでは、３クロック区間）内に、３ＤＣＧの
陰面処理の一環としてｚアドレスが比較処理され、処理
後のデータが次の１クロック区間でメモリアレイ２内に
取り込まれ、最初に格納されていた同一アドレス上に書
き戻される(mem-W) 。そして、このＲＭＷ動作は、クロ
ック信号ＣＬＫで１パルスずつらしながら、各アドレス
に対し連続的に切れ目なく繰り返される。
【００２３】また、外部クロック動作においても、コマ
ンドRW0-R,RW1-R,…，RW6-W,RW7-W,…、出力データＲ0,
Ｒ1,…、及び入力デーダＷ0,Ｗ1,…が、切れ目なく連続
して入力または出力される。
ンドRW0-R,RW1-R,…，RW6-W,RW7-W,…、出力データＲ0,
Ｒ1,…、及び入力デーダＷ0,Ｗ1,…が、切れ目なく連続
して入力または出力される。
【００２４】このような切れ目のない連続処理が可能な
理由を、以下に、順をおって説明する。最初の６つのコ
マンドRW0-R 〜 RW5-Rにもとづいて、順次、読出専用ア
ドレスデコーダ４によりメモリアレイ２内のアドレスＡ
0 〜Ａ5 が指定され(Ad-Dec)、データが読み出され(mem
-R) 、そして出力される(D-out) 。したがって、データ
出力Ｄ-Outには、コマンド入力に３クロック区間遅れ
て、出力データＲ0,Ｒ1,…が出力される。
理由を、以下に、順をおって説明する。最初の６つのコ
マンドRW0-R 〜 RW5-Rにもとづいて、順次、読出専用ア
ドレスデコーダ４によりメモリアレイ２内のアドレスＡ
0 〜Ａ5 が指定され(Ad-Dec)、データが読み出され(mem
-R) 、そして出力される(D-out) 。したがって、データ
出力Ｄ-Outには、コマンド入力に３クロック区間遅れ
て、出力データＲ0,Ｒ1,…が出力される。
【００２５】次のコマンドRW6-W 以降は、データ読出時
のほかに、データ書込時のアドレスが同時指定される。
すなわち、最初のコマンドRW6-W により直後のクロック
区間Ａで、書込専用アドレスデコーダ６により書戻し先
のアドレスＡ0 が指定され、同時に、読出専用アドレス
デコーダ４により次のデータ読出時のアドレスＡ6 が指
定される。これらのアドレス指定にもとづいて、次のク
ロック区間Ｂでは、先に読出データＲ0 をメモリ外部で
比較処理することにより得られた書込データＷ0 が元の
アドレスＡ0 に書き戻される一方で、新たな読出データ
Ｒ6 がメモリアレイ２内のアドレスＡ6 から読み出され
る。一方、この同じクロック区間Ｂ内では、上記したク
ロック期間Ａと同様にして、次のデータ書込時のアドレ
スＡ1 と、次のデータ読出時のアドレスＡ7 が同時指定
される。
のほかに、データ書込時のアドレスが同時指定される。
すなわち、最初のコマンドRW6-W により直後のクロック
区間Ａで、書込専用アドレスデコーダ６により書戻し先
のアドレスＡ0 が指定され、同時に、読出専用アドレス
デコーダ４により次のデータ読出時のアドレスＡ6 が指
定される。これらのアドレス指定にもとづいて、次のク
ロック区間Ｂでは、先に読出データＲ0 をメモリ外部で
比較処理することにより得られた書込データＷ0 が元の
アドレスＡ0 に書き戻される一方で、新たな読出データ
Ｒ6 がメモリアレイ２内のアドレスＡ6 から読み出され
る。一方、この同じクロック区間Ｂ内では、上記したク
ロック期間Ａと同様にして、次のデータ書込時のアドレ
スＡ1 と、次のデータ読出時のアドレスＡ7 が同時指定
される。
【００２６】それ以降の各クロック区間では、クロック
区間Ｂと同様にして、２度のアドレス指定とデータの読
出し及び書込みとが、１クロック区間という短い時間に
実行される。このため、図２上段に示す外部クロック動
作でみれば、コマンド入力，データ出力Ｄ-Out，データ
入力Ｄ-In が絶え間なく繰り返される。
区間Ｂと同様にして、２度のアドレス指定とデータの読
出し及び書込みとが、１クロック区間という短い時間に
実行される。このため、図２上段に示す外部クロック動
作でみれば、コマンド入力，データ出力Ｄ-Out，データ
入力Ｄ-In が絶え間なく繰り返される。
【００２７】なお、通常のデータ読出し又は書込み時に
は、上記例ではコマンドの指定（他の制御信号でも可）
により、ＦＩＦＯメモリ１４の動作が停止され、両デコ
ーダ４，６の何れか一方が起動される。このため、共通
入力から入ったアドレス信号ＡＤＤが起動されたデコー
ダで複号化され、メモリアレイ２のアドレス指定が行な
われた後、これに対しデータ書込み又は読出しが実行さ
れる。
は、上記例ではコマンドの指定（他の制御信号でも可）
により、ＦＩＦＯメモリ１４の動作が停止され、両デコ
ーダ４，６の何れか一方が起動される。このため、共通
入力から入ったアドレス信号ＡＤＤが起動されたデコー
ダで複号化され、メモリアレイ２のアドレス指定が行な
われた後、これに対しデータ書込み又は読出しが実行さ
れる。
【００２８】このように、本発明の半導体記憶装置で
は、コマンド待ち区間をなくす等のために入出力を分離
したほか、ピン数削減のためデータ読出用と書込用のア
ドレスデコーダ４，６の入力を共通化し、両アドレスデ
コーダ４，６によるメモリアレイ２へのアドレス指定
を、データ読出時よりも書込時で遅らせるＦＩＦＯメモ
リ１４（遅延手段）を設けている。これにより、データ
読出時と書込時のアドレス指定、また従来は２クロック
区間必要だったメモルアレイ２内でのデータ読出しとデ
ータ書込みとを、同一クロック区間で行なうことができ
る。したがって、ＲＭＷ動作が従来の２倍ほど高速化さ
れ、例えば３ＤＣＧのｚバッファとして最適な半導体メ
モリ装置が実現される。
は、コマンド待ち区間をなくす等のために入出力を分離
したほか、ピン数削減のためデータ読出用と書込用のア
ドレスデコーダ４，６の入力を共通化し、両アドレスデ
コーダ４，６によるメモリアレイ２へのアドレス指定
を、データ読出時よりも書込時で遅らせるＦＩＦＯメモ
リ１４（遅延手段）を設けている。これにより、データ
読出時と書込時のアドレス指定、また従来は２クロック
区間必要だったメモルアレイ２内でのデータ読出しとデ
ータ書込みとを、同一クロック区間で行なうことができ
る。したがって、ＲＭＷ動作が従来の２倍ほど高速化さ
れ、例えば３ＤＣＧのｚバッファとして最適な半導体メ
モリ装置が実現される。
【００２９】とくに、この遅延手段として、本実施形態
ではＦＩＦＯメモリ１４をディジタル・ディレイ・ライ
ンとして用いており、その単位メモリ段数を任意に変更
でき、ＲＭＷ動作について極限まで高性能化を追求する
一方で、仕様変更等に対処できるといった柔軟性が高め
てある。
ではＦＩＦＯメモリ１４をディジタル・ディレイ・ライ
ンとして用いており、その単位メモリ段数を任意に変更
でき、ＲＭＷ動作について極限まで高性能化を追求する
一方で、仕様変更等に対処できるといった柔軟性が高め
てある。
【００３０】第２実施形態 本実施形態は、本発明における遅延部の他の構成例とし
て、上記した第１実施形態のＦＩＦＯメモリ１４に代え
て、多段構成のシフトレジスタを用いた場合である。図
３に、本実施形態に係わる半導体記憶装置の一例とし
て、その概略構成を示すブロック図である。ここでは、
上記した第１実施形態と同じ構成については、同一符号
を付して、その説明を省略する。また、タイミングチャ
ートも図２と変わらないので、全体の動作説明は省略す
る。
て、上記した第１実施形態のＦＩＦＯメモリ１４に代え
て、多段構成のシフトレジスタを用いた場合である。図
３に、本実施形態に係わる半導体記憶装置の一例とし
て、その概略構成を示すブロック図である。ここでは、
上記した第１実施形態と同じ構成については、同一符号
を付して、その説明を省略する。また、タイミングチャ
ートも図２と変わらないので、全体の動作説明は省略す
る。
【００３１】図３に示す遅延部としてのシフトレジスタ
１６は、少なくともアドレス信号ＡＤＤが一度に入力可
能な所定ビット数の単位レジスタ段を、所定段横並びに
接続させた構成となっている。通常、この単位レジスタ
段の段数は、当該半導体記憶装置が使用されるＲＭＷ動
作仕様に応じて予め決められている。したがって、第１
実施形態のＦＩＦＯメモリ１４の如く遅延時間の変更が
容易ではないが、例えば、データをシフトさせるのにデ
コーダ４，６側とは別のクロック信号を用い、この周波
数を変えることによって遅延時間の変更が可能である。
その場合、シフトレジスタ１６の最終段の出力をデコー
ダ４，６側のクロック信号ＣＬＫと同期させる必要があ
る。
１６は、少なくともアドレス信号ＡＤＤが一度に入力可
能な所定ビット数の単位レジスタ段を、所定段横並びに
接続させた構成となっている。通常、この単位レジスタ
段の段数は、当該半導体記憶装置が使用されるＲＭＷ動
作仕様に応じて予め決められている。したがって、第１
実施形態のＦＩＦＯメモリ１４の如く遅延時間の変更が
容易ではないが、例えば、データをシフトさせるのにデ
コーダ４，６側とは別のクロック信号を用い、この周波
数を変えることによって遅延時間の変更が可能である。
その場合、シフトレジスタ１６の最終段の出力をデコー
ダ４，６側のクロック信号ＣＬＫと同期させる必要があ
る。
【００３２】第３実施形態 本実施形態は、遅延手段を設けずに、その代わりにアド
レス入力を２入力とし、同一アドレスに対する時間的な
遅延情報をアドレス信号自体にもたせた場合である。図
４は、本実施形態に係わる半導体記憶装置の概略構成を
示すブロック図である。ここでも、上記した第１実施形
態と同じ構成については、同一符号を付して、その説明
を省略する。また、タイミングチャートも図２と変わら
ないので、全体の動作説明は省略する。
レス入力を２入力とし、同一アドレスに対する時間的な
遅延情報をアドレス信号自体にもたせた場合である。図
４は、本実施形態に係わる半導体記憶装置の概略構成を
示すブロック図である。ここでも、上記した第１実施形
態と同じ構成については、同一符号を付して、その説明
を省略する。また、タイミングチャートも図２と変わら
ないので、全体の動作説明は省略する。
【００３３】先に説明した第１，２実施形態は、ピン数
削減のためアドレス入力端子をデータ読出時と書込時と
で共通化したものであった。これに対し、本実施形態で
は、アドレス信号の入力をデータ読出時と書込時とで分
けた構成としている。これは、ピン数増設に余裕がある
などの場合に好適で、アドレス入力をデータ読出時と書
込時とで分けることで、遅延手段を省略して構成を簡略
化したものである。
削減のためアドレス入力端子をデータ読出時と書込時と
で共通化したものであった。これに対し、本実施形態で
は、アドレス信号の入力をデータ読出時と書込時とで分
けた構成としている。これは、ピン数増設に余裕がある
などの場合に好適で、アドレス入力をデータ読出時と書
込時とで分けることで、遅延手段を省略して構成を簡略
化したものである。
【００３４】すなわち、図４に示すように、読出アドレ
ス信号Ｒ−ＡＤＤが、レジスタ８ａを介して読出専用ア
ドレスデコーダ４に入力可能に接続され、書込アドレス
信号Ｗ−ＡＤＤが、他のレジスタ８ｂを介して書込専用
アドレスデコーダ６に入力可能に接続されている。この
場合、書込アドレス信号Ｗ−ＡＤＤは、同一アドレスに
ついて、読出アドレス信号Ｒ−ＡＤＤに対し数クロック
区間（図２の動作では、６クロック区間）だけ予め遅ら
せてある。
ス信号Ｒ−ＡＤＤが、レジスタ８ａを介して読出専用ア
ドレスデコーダ４に入力可能に接続され、書込アドレス
信号Ｗ−ＡＤＤが、他のレジスタ８ｂを介して書込専用
アドレスデコーダ６に入力可能に接続されている。この
場合、書込アドレス信号Ｗ−ＡＤＤは、同一アドレスに
ついて、読出アドレス信号Ｒ−ＡＤＤに対し数クロック
区間（図２の動作では、６クロック区間）だけ予め遅ら
せてある。
【００３５】したがって、第１実施形態の場合と同様、
あるクロック区間をみれば、新たなアドレスと、数クロ
ック区間前に読み出され比較処理後のデータを書き戻す
際のアドレスとについて、アドレス指定が重複してで
き、また同じ区間に直前の区間で指定されたアドレスに
対しデータの読出しと書込みが実行でき、ＲＭＷ動作の
高速性を極限まで高めることが可能である。
あるクロック区間をみれば、新たなアドレスと、数クロ
ック区間前に読み出され比較処理後のデータを書き戻す
際のアドレスとについて、アドレス指定が重複してで
き、また同じ区間に直前の区間で指定されたアドレスに
対しデータの読出しと書込みが実行でき、ＲＭＷ動作の
高速性を極限まで高めることが可能である。
【００３６】
【発明の効果】以上説明してきたように、本発明に係わ
る半導体記憶装置によれば、コマンド待ち区間をなくす
等のために入出力を分離し、データ読出用と書込用のア
ドレスデコーダを別々に設け、その書込側のアドレス指
定を読出側より所定時間だけ遅らせる手段（遅延部）を
有していることから、ＲＭＷ動作（２度のアドレス指
定，データ読出し、データ書込み、データ入出力）を１
クロック区間で実行させることが可能である。このた
め、ＲＭＷ動作が従来の２倍ほど高速化され、３ＤＣＧ
の描画性能等を極限まで高めることができる。また、デ
ータ読出用と書込用のアドレスデコーダの入力共通化が
可能であり、これによりアドレス入力ピン数を半減でき
る。さらに、遅延部として先入れ先出し方式のメモリを
用いると、遅延時間の変更が可能である。
る半導体記憶装置によれば、コマンド待ち区間をなくす
等のために入出力を分離し、データ読出用と書込用のア
ドレスデコーダを別々に設け、その書込側のアドレス指
定を読出側より所定時間だけ遅らせる手段（遅延部）を
有していることから、ＲＭＷ動作（２度のアドレス指
定，データ読出し、データ書込み、データ入出力）を１
クロック区間で実行させることが可能である。このた
め、ＲＭＷ動作が従来の２倍ほど高速化され、３ＤＣＧ
の描画性能等を極限まで高めることができる。また、デ
ータ読出用と書込用のアドレスデコーダの入力共通化が
可能であり、これによりアドレス入力ピン数を半減でき
る。さらに、遅延部として先入れ先出し方式のメモリを
用いると、遅延時間の変更が可能である。
【００３７】以上より、クロック同期で動作するメモリ
に関して、データ書込みと読出しの動作を同一のクロッ
ク区間内で行なうことを可能とし、高速なＲＭＷ動作が
連続的にできる半導体記憶装置を提供することが可能と
なる。この結果、例えば３ＤＣＧの陰面処理の高速性が
著しく向上する。
に関して、データ書込みと読出しの動作を同一のクロッ
ク区間内で行なうことを可能とし、高速なＲＭＷ動作が
連続的にできる半導体記憶装置を提供することが可能と
なる。この結果、例えば３ＤＣＧの陰面処理の高速性が
著しく向上する。
【図１】本発明の第１実施形態に係わる半導体記憶装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】図１の半導体記憶装置のＲＭＷ動作時のタイミ
ングチャートである。
ングチャートである。
【図３】本発明の第２実施形態に係わる半導体記憶装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図４】本発明の第３実施形態に係わる半導体記憶装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図５】従来の半導体記憶装置の概略構成を示すブロッ
ク図である。
ク図である。
【図６】図５の半導体記憶装置におけるＲＭＷ動作時の
タイミングチャートである。
タイミングチャートである。
【図７】従来の他の構成例を示す半導体記憶装置のブロ
ック図である。
ック図である。
【図８】図７の半導体記憶装置におけるＲＭＷ動作時の
タイミングチャートである。
タイミングチャートである。
２…半導体記憶装置、４…読出専用アドレスデコーダ
（読出専用デコード部）、６…書込専用アドレスデコー
ダ（書込専用デコード部）、８，８ａ，８ｂ…レジス
タ、１０…入力バッファ、１２…出力バッファ、１４…
ＦＩＦＯメモリ（遅延部または先入れ先出し方式の記憶
手段）、１６…シフトレジスタ（レジスタ）、Ａ，Ｂ…
クロック区間、ＡＤＤ…アドレス信号、ＣＬＫ…クロッ
ク信号、Ｄ-In …データ入力、Ｄ-Out…データ出力、Ｐ
r …読出ポインタ、ＰW …書込ポインタ、R-Data, Ｒ0
等…読出データ、RW0-R 等…コマンド、W-Data, Ｗ0 等
…書込データ。
（読出専用デコード部）、６…書込専用アドレスデコー
ダ（書込専用デコード部）、８，８ａ，８ｂ…レジス
タ、１０…入力バッファ、１２…出力バッファ、１４…
ＦＩＦＯメモリ（遅延部または先入れ先出し方式の記憶
手段）、１６…シフトレジスタ（レジスタ）、Ａ，Ｂ…
クロック区間、ＡＤＤ…アドレス信号、ＣＬＫ…クロッ
ク信号、Ｄ-In …データ入力、Ｄ-Out…データ出力、Ｐ
r …読出ポインタ、ＰW …書込ポインタ、R-Data, Ｒ0
等…読出データ、RW0-R 等…コマンド、W-Data, Ｗ0 等
…書込データ。
Claims (6)
- 【請求項１】 アドレス指定にもとづいて、書込みデー
タと読出しデータを独立に入出力可能なメモリアレイを
備えた半導体記憶装置であって、 入力したアドレス信号にもとづいて、メモリアレイのデ
ータ読出時のアドレスを指定する読出専用デコード部
と、 入力したアドレス信号にもとづいて、メモリアレイ内の
データ書込時のアドレスを指定する書込専用デコード部
と、 当該書込専用デコード部よるアドレス指定を読出専用デ
コード部側より所定時間だけ遅らせる遅延部とを有する
半導体記憶装置。 - 【請求項２】 前記遅延部は、前記書込専用デコーダ部
の入力段に設けられ、入力したアドレス信号を一時的に
記憶する補助記憶手段から構成されている請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記補助記憶手段は、少なくとも前記ア
ドレス信号が一度に入力可能な所定ビット数の単位メモ
リ段を所定段接続させた先入れ先出し方式の記憶手段か
ら構成されている請求項２に記載の半導体記憶装置。 - 【請求項４】 前記先入れ先出し方式の記憶手段は、入
力したポインタ信号に応じて、前記単位メモリ段ごとに
アドレス信号の入力段と出力段の少なくとも一方を任意
に設定する請求項３に記載の半導体記憶装置。 - 【請求項５】 前記補助記憶手段は、入力したクロック
信号に同期して、入力したアドレス信号を所定回数シフ
トした後に出力するレジスタから構成されている請求項
２に記載の半導体記憶装置。 - 【請求項６】 アドレス指定にもとづいて、書込みデー
タと読出しデータを独立に入出力可能なメモリアレイを
備えた半導体記憶装置であって、 入力した読出アドレス信号にもとづいて、メモリアレイ
のデータ読出時のアドレスを指定する読出専用デコード
部と、 入力した書込アドレス信号にもとづいて、メモリアレイ
内のデータ書込時のアドレスを指定する書込専用デコー
ド部と、 を有する半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218843A JPH1064257A (ja) | 1996-08-20 | 1996-08-20 | 半導体記憶装置 |
| US08/905,565 US5996052A (en) | 1996-08-20 | 1997-08-04 | Method and circuit for enabling a clock-synchronized read-modify-write operation on a memory array |
| KR1019970039127A KR100455882B1 (ko) | 1996-08-20 | 1997-08-18 | 데이터를동시에입력및출력하는2포트반도체기억장치 |
| CN97120638A CN1113365C (zh) | 1996-08-20 | 1997-08-20 | 实现数据的读修改写操作的方法和电路以及半导体存储器 |
| US09/394,039 US6745302B1 (en) | 1996-08-20 | 1999-09-13 | Method and circuit for enabling a clock-synchronized read-modify-write operation on a memory array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218843A JPH1064257A (ja) | 1996-08-20 | 1996-08-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064257A true JPH1064257A (ja) | 1998-03-06 |
Family
ID=16726219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8218843A Pending JPH1064257A (ja) | 1996-08-20 | 1996-08-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5996052A (ja) |
| JP (1) | JPH1064257A (ja) |
| KR (1) | KR100455882B1 (ja) |
| CN (1) | CN1113365C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| US9030895B2 (en) | 2008-07-29 | 2015-05-12 | Micron Technology, Inc. | Memory device with pin register to set input/output direction and bitwidth of data signals |
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| JP4193284B2 (ja) * | 1999-05-28 | 2008-12-10 | 沖電気工業株式会社 | エラスティック回路および集積回路 |
| JP4315552B2 (ja) * | 1999-12-24 | 2009-08-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6622198B2 (en) | 2000-08-31 | 2003-09-16 | United Memories, Inc. | Look-ahead, wrap-around first-in, first-out integrated (FIFO) circuit device architecture |
| GB0031733D0 (en) | 2000-12-28 | 2001-02-07 | Power X Ltd | Method and device for operating a ram memory |
| JP3851865B2 (ja) * | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| US6643212B1 (en) | 2002-04-18 | 2003-11-04 | United Memories, Inc. | Simultaneous function dynamic random access memory device technique |
| US6751129B1 (en) * | 2002-05-21 | 2004-06-15 | Sandisk Corporation | Efficient read, write methods for multi-state memory |
| JP3629019B2 (ja) * | 2002-09-03 | 2005-03-16 | 沖電気工業株式会社 | 半導体集積回路 |
| JP4459590B2 (ja) * | 2003-10-10 | 2010-04-28 | パナソニック株式会社 | Ｄｔｖデータ処理装置 |
| KR100624296B1 (ko) * | 2004-11-08 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US7451554B2 (en) | 2005-10-19 | 2008-11-18 | Nike, Inc. | Fluid system having an expandable pump chamber |
| US7409779B2 (en) | 2005-10-19 | 2008-08-12 | Nike, Inc. | Fluid system having multiple pump chambers |
| US7684257B1 (en) * | 2006-12-15 | 2010-03-23 | Cypress Semiconductor Corporation | Area efficient and fast static random access memory circuit and method |
| US9354823B2 (en) | 2012-06-06 | 2016-05-31 | Mosys, Inc. | Memory system including variable write burst and broadcast command scheduling |
| US8473695B2 (en) * | 2011-03-31 | 2013-06-25 | Mosys, Inc. | Memory system including variable write command scheduling |
| US9350386B2 (en) | 2012-04-12 | 2016-05-24 | Samsung Electronics Co., Ltd. | Memory device, memory system, and method of operating the same |
| US9588840B2 (en) | 2013-04-18 | 2017-03-07 | Samsung Electronics Co., Ltd. | Memory devices that perform masked write operations and methods of operating the same |
| US9164834B2 (en) | 2013-05-06 | 2015-10-20 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems including the same and method of writing data in the same |
| CN109508303B (zh) * | 2018-09-30 | 2022-12-23 | 中国科学院上海微系统与信息技术研究所 | 一种用于并行数据存储的超导高速缓冲存储器 |
| CN112949229A (zh) * | 2021-03-30 | 2021-06-11 | 中国科学院上海微系统与信息技术研究所 | 超导高速存储器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123967A (ja) * | 1984-11-21 | 1986-06-11 | Hitachi Ltd | メモリ回路 |
| US5001665A (en) * | 1986-06-26 | 1991-03-19 | Motorola, Inc. | Addressing technique for providing read, modify and write operations in a single data processing cycle with serpentine configured RAMs |
| US5023838A (en) * | 1988-12-02 | 1991-06-11 | Ncr Corporation | Random access memory device with integral logic capability |
| JPH04302522A (ja) * | 1991-03-29 | 1992-10-26 | Hitachi Ltd | 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ |
| US5802586A (en) * | 1995-02-27 | 1998-09-01 | Motorola, Inc. | Cache memory having a read-modify-write operation and simultaneous burst read and write operations and a method therefor |
-
1996
- 1996-08-20 JP JP8218843A patent/JPH1064257A/ja active Pending
-
1997
- 1997-08-04 US US08/905,565 patent/US5996052A/en not_active Expired - Lifetime
- 1997-08-18 KR KR1019970039127A patent/KR100455882B1/ko not_active IP Right Cessation
- 1997-08-20 CN CN97120638A patent/CN1113365C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| US9030895B2 (en) | 2008-07-29 | 2015-05-12 | Micron Technology, Inc. | Memory device with pin register to set input/output direction and bitwidth of data signals |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1113365C (zh) | 2003-07-02 |
| CN1180900A (zh) | 1998-05-06 |
| KR100455882B1 (ko) | 2005-01-13 |
| US5996052A (en) | 1999-11-30 |
| KR19980018726A (ko) | 1998-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |