JP4459590B2

JP4459590B2 - Ｄｔｖデータ処理装置

Info

Publication number: JP4459590B2
Application number: JP2003351590A
Authority: JP
Inventors: 知希西川; 功太郎江崎
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-10-10
Filing date: 2003-10-10
Publication date: 2010-04-28
Anticipated expiration: 2023-10-10
Also published as: US20050078675A1; CN1606340A; CN101026730A; CN101026730B; CN100379272C; JP2005117521A

Description

本発明は、デジタルＴＶ（ＤＴＶ）放送の受像装置におけるデータ処理装置に関するものである。

従来、ＤＴＶ用のシステムＬＳＩではアンテナから前処理を経て受信される受信データは、トランスポートストリーム（ＴＳ）という形態をとる。ＤＴＶシステムはＭＰＥＧ−２システムであり、ＭＰＥＧ−２ではデータ系列として、上述したＴＳに加え、プログラムストリーム（ＰＳ）があり、ＴＳとＰＳの変換を行う際の中間データとして位置づけられているパケタイズドエレメンタリストリーム（ＰＥＳ）パケットがある。これらが最終的にはエレメンタリストリーム（ＥＳ）となり、処理される。ＴＳ，ＰＳ，ＰＥＳ，ＥＳは、定められた規格が存在し、それぞれが異なった形式を持つ。ＤＴＶシステムではＴＳが前処理を経てトランスポートデコーダ（ＴＤ）に受信され、音声信号（オーディオデータ）、映像信号（ビデオデータ）、文字信号（テレテキストデータ）といったデータ（ＡＶデータ）や暗号、番組情報などのセクションデータごとに分けられ、外部メモリに転送され一時格納される。これらの一時格納されたデータについて、セクションデータはＣＰＵのソフトウェアによって処理され、ＡＶデータはＡＶデコーダ（ＡＶＤ）からの呼び出しによって、外部メモリからＡＶＤに転送されＡＶデータのデコード処理が始まる。

従来、ＴＤとＡＶＤとＣＰＵとをワンチップ化したシステムＬＳＩが知られている。このシステムＬＳＩでは、ＴＤとＡＶＤとの各々にデータ一時格納メモリが個別に外付けされる（特許文献１の図１参照）。ＡＶＤにおける処理の詳細については、例えば映像信号の水平垂直方向の拡大処理が他の文献に記載されている（特許文献２参照）。
特開２００１―６９１０６号公報特開平１１―３５５６８３号公報

上記従来の技術によれば、ＴＤを経てＡＶＤ内のストリームインターフェイスに伝達される際、データが欠落しているような欠陥パケットがあると、欠陥パケットの次のパケットに対しても、ヘッダが読めないため、正常なパケットも含めて捨てられるという問題があった。

詳細に説明すると、従来のシステムでは、ＴＤからＡＶＤにデータを送信する場合、ＰＥＳフォーマットとして送出していたため、データの有効、無効を示すヘッダの検出をＴＤではＴＳフォーマットで処理し、ＡＶＤの方ではＰＥＳフォーマットで処理していた。ＰＥＳフォーマットはパケットのレングスがヘッダに記録され、決定されているため、ヘッダの検出は、ヘッダの情報に書かれたレングス毎に実行されている。したがって、連続して入力されたＰＥＳに対して、ヘッダが本来検出されるべき箇所で検出されなかった場合、検出されなかった時点から一つ前のＰＥＳパケットにはデータ量不足と判定され、ヘッダが検出されなかった時点から次のヘッダが来るまでのＰＥＳデータは廃棄される。あるいは、こういった現象を回避するため、ＴＳをＡＶＤで処理したとしても、冗長なメモリ転送が必要になる。一度ＴＤ用のメモリに格納したデータをＴＤからＡＶＤに転送し、ＡＶＤ用のメモリに置かれるからである。

また、上記従来のワンチップシステムＬＳＩにおいてＴＤ及びＡＶＤがそれぞれ別々に管理していた外部メモリを１つに統合することが考えられるが、その場合のデータ転送の高効率化が課題であった。特に垂直帰線期間（ＶＢＩ）にデータを転送するサービスおけるデータ、つまりＶＢＩデータの転送が問題であった。

上記課題を解決するため、本発明によれば、ＴＤとＡＶＤとを備えたＤＴＶデータ処理装置において、前記ＴＤは、受信したＴＳデータ中に含まれるＴＳヘッダ及びデータからＰＥＳヘッダを検出するＰＥＳヘッダ検出機構と、検出された前記ＰＥＳヘッダを元に前記ＰＥＳヘッダ中に含まれるＰＥＳデータのレングス情報によらず前記ＰＥＳヘッダを除去する機構と、ＴＳフォーマットで入力されたデータをＥＳフォーマットに変換する機構とを備え、変換されたＥＳデータを前記ＡＶＤに渡し、前記ＴＤは、ＴＳフォーマットで受信した入力データをＰＥＳデータに変換して出力する機構と、前記ＰＥＳヘッダ検出機構から得られた情報を前記ＰＥＳデータとともに前記ＡＶＤに送出する機能とを更に備え、前記ＡＶＤは、前記ＰＥＳヘッダを示す情報を受信することで、ＰＥＳヘッダが持つＰＥＳデータの情報によらずＰＥＳヘッダを検出することとする。

本発明によれば、有効データの廃棄を防止することができる。また、システムＬＳＩと外部メモリとのインタフェースに関して無駄な転送を低減させることができ、外部メモリの格納量も低減させることができる。

以下、図面を参照しながら、本発明の実施の形態を説明する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係るＤＴＶデータ処理装置の概略構成例を示している。図１のＤＴＶ用システムＬＳＩ１００において、ＴＳはアンテナから前処理を経て受信されたデータ入力、ＡＯＵＴ及びＶＯＵＴはそれぞれＡＶデコードされたオーディオ出力及びビデオ出力である。１０１はＴＤとＡＶＤとをシステム的に統合したブロック（ＴＤ＆ＡＤＶブロック）であり、１０２はＣＰＵ、１０３はタイマ、シリアル通信などのペリフェラル、１０５は当該システムＬＳＩ１００に対して外付けのメモリである。

図２は、図１中のＴＤ＆ＡＤＶブロック１０１の詳細構成例を示している。図２において、２０１はメモリインターフェイス、２０２はＴＤ、２０３はＡＶＤ、２０４はオーディオコントローラ、２０５はビデオコントローラ、２０６は従来のＴＤにストリームインターフェイスが統合されたブロック、２０７はオーディオデコーダ、２０８はオーディオ出力回路、２０９はビデオデコーダ、２１０はフィルタ＆オーディオ出力回路である。

本実施形態のＤＴＶデータ処理装置では、ストリームインターフェイス＆ＴＤブロック２０６を備え、ＡＶそれぞれのコントローラ２０４，２０５を備えることで、ＴＳからＰＥＳに変換したものをＡＶＤ２０３に渡すだけでなく、ＥＳフォーマットでデータをＡＶＤ２０３に渡すことができる。加えて、本実施形態におけるＴＤ２０２がメモリインターフェイス２０１を介し、外部メモリ１０５にデータを一時格納した後、一時格納したデータをＡＶＤ２０３が受信要求する際も、ＴＤ２０２を経由する必要がなく、ＡＶＤ２０３は外部メモリ１０５から直接データを受信することができる。

図３は、図１中のメモリ１０５の使用形態を示している。図３において、「ＴＤｐ」はＴＤ２０２の専用領域、「ＴＤｖ」及び「ＴＤａ」はＴＤ２０２からＡＤＶ２０３へデータを渡すための共有領域、「ＡＶＤ１」はＡＤＶ２０３の専用領域である。図３に示すように、共有領域においては、ＴＤ２０２が書き込むデータに関するライトポインタ［ビデオ用のＷＰ（ＴＤｖ）及びオーディオ用のＷＰ（ＴＤａ）］はＴＤ２０２が管理するが、リードポインタ［ビデオ用のＲＰ（ＴＤｖ）及びオーディオ用のＲＰ（ＴＤａ）］はＡＶＤ２０３が管理し、それらポインタはＣＰＵ１０２を通じて、ソフトウェアから読み出され、管理される。ただし、受信データがセクションなどＡＶデータ以外であった場合は、ライトポインタＷＰ（ＴＤｐ）とリードポインタＲＰ（ＴＤｐ）とをＴＤ２０２が管理する。また、ＡＤＶ２０３の専用領域については、ライトポインタＷＰ（ＡＤＶ１）とリードポインタＲＰ（ＡＤＶ１）とをＡＤＶ２０３が管理する。

このようにして、ＴＤ２０２とＡＶＤ２０３とで用いるメモリ領域を統合することができ、冗長なデータ転送を減少させることができる。そのため、消費電力が低減され、システムの転送効率が向上する。また、ＴＤ２０２とＡＶＤ２０３とが統合されており、冗長な回路も削除して回路面積を低減できる。

図４は、図１中のＴＤ＆ＡＤＶブロック１０１の他の詳細構成例を示している。図４において、３０１はＴＳのヘッダを検出するブロック（ＴＳヘッダ検出器）であり、３０２はＴＳヘッダ検出器３０１から得たＴＳヘッダからＰＥＳのヘッダを検出するブロック（ＰＥＳヘッダ検出器）である。ＴＳヘッダ検出器３０１は、設定次第で、ＰＥＳデータ列からヘッダのデータのみを間引くことができる。３０３はメモリ１０５のアクセスを制御するＤＭＡコントローラ、３０４はメモリ１０５に格納されているＰＥＳヘッダのアドレス情報を格納するアドレスバッファ、３０５はＡＶＤである。

図４の構成によれば、ＴＤにおいてＴＳの状態で、ＰＥＳのヘッダデータの先頭を示す情報を、ＴＳヘッダ検出器３０１から得たＴＳヘッダ及びデータを用いて、ＰＥＳのヘッダの先頭を検出するＰＥＳヘッダ検出器３０２を備え、ＴＳヘッダ検出器３０１にて検出されたヘッダの先頭を示す情報に従って、ＰＥＳヘッダに相当するデータを取り除くことで、入力データをＡＶＤ３０５に渡す前にＥＳフォーマットに変換することができる。また、ＰＥＳヘッダを送出する場合、メモリ１０５のどのアドレスにＰＥＳヘッダが格納されるかを示す情報をアドレスバッファ３０４に格納しておくことにより、ＡＶＤ３０５はＰＥＳヘッダを認識することができる。これら機構により、ＡＶＤ３０５ではＰＥＳヘッダが示すレングス情報を一切考慮しないでＰＥＳヘッダを取り除くことができるため、有効データが無駄に廃棄されることなく転送される。そのため、データの無用な廃棄を防止することができる。

図５は、図４の構成におけるデータ処理手順を示している。図５のフローＳ１〜Ｓ７に従い、入力されるＴＳデータに関して処理を進めることにより、ＴＳデータからＰＥＳヘッダがどこにあるかの検出を行い、ＡＶＤ３０５にＰＥＳフォーマットで送るＰＥＳモードでは、メモリ１０５のどのアドレスに格納されるかという情報（アドレス情報）を同時に取得し、当該アドレス情報をＡＶＤ３０５に送出する。ＡＶＤ３０５ではこの情報を元に、ＰＥＳヘッダを処理することができるため、有効データを得ることができる。また、ＡＶＤ３０５に対してデータをＥＳで送出するＥＳモードでは検出した情報を元に、ＰＥＳヘッダを予めＴＤで廃棄しておくことで、メモリ１０５上にはＥＳデータのみが格納される。

図６は、図４の構成のＥＳモードにおけるフォーマット変換を示している。「Ｈ」はヘッダ、「Ｄ」はデータである。図６によれば、ＴＳがＰＥＳに無駄なく変換される。ＰＥＳからＥＳへの変換についても同様である。したがって、ＡＶＤ３０５ではヘッダの検出を必要とせず、処理を円滑に進めることができる。そのため、有効なデータが無駄に廃棄されることがない。

図７は、図４の構成のＰＥＳモードにおけるフォーマット変換を示している。「Ｈ」はヘッダ、「Ｉ」はＩＤ、「Ｄ」はデータである。図５に示す方法でＰＥＳヘッダが検出されたとき、図７のようにＰＥＳヘッダの先頭を示すパルス信号ＰＨＤを生成し、当該生成されたパルス信号ＰＨＤを元にＰＥＳヘッダを削除する。あるいは、パルス信号ＰＨＤをＰＥＳヘッダの先頭データと同時にＡＶＤ３０５に送出する。ＡＶＤ３０５ではＰＥＳヘッダ内の情報にあるレングスを監視して次のＰＥＳヘッダを検出するのではなく、ＰＥＳヘッダの先頭を示すパルス信号ＰＨＤでＰＥＳヘッダを認識する。これにより、ＰＥＳのレングスに対して、データ量が足りないＰＥＳデータがあったとしても、次のＰＥＳヘッダを正しく検出できることにより、有効データを廃棄せずに済むため、データを保証することができ、品質の向上が見込める。

図８は、図４の構成の変形例を示している。図８によれば、ＡＶデータに関しては、ＴＤにてＥＳまで変換してＡＶＤ３０５に渡す。ＡＶＤ３０５の方でデータは全部管理し、あるいはメモリ１０５の領域をＴＤとＡＶＤ３０５とで共有する。セクションデータに関しては、フィルタリングした後、ＡＶＤ３０５ではなくＣＰＵ１０２に渡す。ＶＢＩデータ（文字データ）に関しては、フィルタリング処理とフォーマット変換とを行った後、ＡＶＤ３０５に渡す。

《第２の実施形態》
図９は、本発明の第２の実施形態に係るＤＴＶデータ処理装置の概略構成例を示している。図９において、４００はシステムＬＳＩ、４０１はＴＤ、４０２はＡＶＤ、４０３は外付けのメモリ、４０４はＴＤ側のＤＭＡコントローラ、４０５はＡＶＤ側のＤＭＡコントローラ、４０６はビデオ出力回路である。

図９のシステムＬＳＩ４００にＴＳが入力された場合、ＴＤ４０１は、この入力ストリームを、映像、音声、及びその他の放送データとして分離した後、ＡＶＤ４０２を介してメモリ４０３に一旦退避させる。このとき、ＴＤ側のＤＭＡコントローラ４０４からＡＶＤ側のＤＭＡコントローラ４０５に対して、メモリ４０３に対する書き込みの要求信号を発行し、ＡＶＤ側のＤＭＡコントローラ４０５は、メモリ４０３に対する全てのアクセス要求に対して調停を行った後、然るべきタイミングで、ＴＤ４０１に対してメモリ４０３へのデータ書き込みを許可する。上記手順を踏んでメモリ４０３に一時退避されたデータは、各々処理を受ける回路ブロックより読み出しの要求が発行されるまで格納される。

以上のようにして格納された映像、音声、及びその他の放送データのうち、特にテレテキスト放送に代表されるような、映像表示における垂直帰線期間に出力されるＶＢＩデータは、ＡＶＤ４０２に内蔵されるビデオ出力回路４０６によって然るべきタイミングに走査線上に重畳される。このとき、ビデオ出力回路４０６は、同じくＡＶＤ４０２に内蔵されるＤＭＡコントローラ４０５に対してメモリ４０３からのデータ読み出しの要求信号を発行し、これを受け取ったＤＭＡコントローラ４０５が、メモリ４０３に対する全てのデータアクセス要求を調停した後、然るべきタイミングでビデオ出力回路４０６に対して読み出しの許可を与え、メモリ４０３よりＶＢＩのデータを読み出す。このように、ＡＶＤ４０２は、内蔵するビデオ出力回路４０６よりＶＢＩデータを含む映像信号を各放送規格に従って処理し、ＶＯＵＴへ出力する。

図１０は、図９中のビデオ出力回路４０６の詳細構成例を示している。図１０において、４０７はＤＳＰ又はＣＰＵ、４１０はＶＢＩデータ用のバッファメモリ、４１１はレジスタ群、４１２はＶＢＩパルス発生回路、４１３はＶＢＩ重畳用セレクタ（ＳＥＬ）である。

図１０のビデオ出力回路４０６には、ＶＢＩデータ出力方式の各種規格に見合ったパルスを生成するＶＢＩパルス発生回路４１２が内蔵されている。このＶＢＩパルス発生回路４１２は、ＶＢＩ１からＶＢＩｎまで各種ＶＢＩの規格に対応した数、ｎ個の発生回路で構成されている。このうち、垂直帰線期間において、重畳するデータの総量が比較的少ない規格（例えば、クローズドキャプション）に対応するＶＢＩパルス発生回路４１２については、重畳するデータがソフト処理によって、一旦内部レジスタ４１１に書き込まれ、ＶＢＩパルス発生回路４１２がデータを重畳するタイミングを検出したとき、レジスタ４１１に書き込まれたデータを読み出してシリアル変換し、ＶＢＩデータとして出力する。またこのとき、ＶＢＩデータが書き込まれるレジスタ群４１１には、ビデオ出力回路４０６を制御するＣＰＵ（又はＤＳＰ）４０７によって、メモリ４０３からＤＭＡコントローラ４０５を介して読み出されたデータが書き込まれる。

一方、垂直帰線期間において、重畳するデータの総量が比較的多い規格（例えば、テレテキスト）に対応するＶＢＩパルス発生回路４１２については、垂直帰線期間において、予めＶＢＩパルス発生回路４１２が、ＤＭＡコントローラ４０５に対し、メモリ４０３に対するＶＢＩデータの読み出し要求信号を発行し、これに従って、ＤＭＡコントローラ４０５が、メモリ４０３に対する全てのアクセス要求を調停した後、然るべきタイミングで、メモリ４０３より読み出したＶＢＩデータをバッファメモリ４１０に転送しておき、パルス発生のタイミングに合わせてバッファメモリ４１０からＶＢＩデータを読み出し、シリアル変換してデータを出力する。

このようにしてＶＢＩパルス発生回路４１２から出力されたパルスは、ＶＢＩ重畳用セレクタ４１３によって、ＶＢＩパルスが生成された映像信号の走査線番号（ライン上）において最も優先されるべきＶＢＩ規格のパルスが唯一選択された後、選択されたパルスのタイミングに従って実際の映像信号に対して垂直帰線期間にＶＢＩデータとして重畳され、ＶＯＵＴに出力される。

以上、これら一連の動作を繰り返すことによって、全てのＶＢＩデータは、メモリ４０３に退避された後、ＴＤ４０１を介することなく、ＡＶＤ４０２の内部のＤＭＡコントローラ４０５のみによって制御されるため、システムとして合理化され、システムＬＳＩ４００とメモリ４０３との間におけるデータアクセスに関して無駄な調停を必要とせず、システム破綻を未然に防ぐことが可能となる。特に、ＶＢＩデータの転送に関しては、映像信号の垂直帰線期間、すなわち映像データの転送を必要としない時間帯にその出力を必要とするため、ビデオ出力回路４０６内において、映像信号データと連動してＤＭＡコントローラ４０５へデータ転送の要求を一括して発行できる。また、調停回路の簡素化による面積削減効果が期待できる。

図１１は、図９中のビデオ出力回路４０６の他の詳細構成例を示している。図１１において、４２０はＶＢＩデータ用のバッファメモリ、４２１は要求検出回路である。図１１においては、各種ＶＢＩの規格に見合ったパルスを生成する全てのＶＢＩパルス発生回路４１２から、ＡＶＤ４０２に内蔵されているＤＭＡコントローラ４０５に対して直接データ読み出しの要求信号を発行することができ、メモリ４０３に格納されている各種ＶＢＩデータを、ＶＢＩデータ読み出しの要求に従ってＤＭＡコントローラ４０５を介してＶＢＩデータ格納用バッファメモリ４２０に予め転送しておくことができる。ＶＢＩパルス発生回路４１２は、パルス発生に伴ってバッファメモリ４２０からＶＢＩデータを読み出し、シリアル変換する。

図１１の構成によれば、ＶＢＩの規格にかかわらず全てのＶＢＩパルス発生回路４１２は、そのデータ転送においてＣＰＵ又はＤＳＰによるソフト制御を介在させることがないため、ソフト開発の簡素化が可能となり、かつＶＢＩデータを格納するバッファメモリ４２０を共有することによって無駄なレジスタを排除することが可能となることから、システムＬＳＩ４００の面積削減効果が期待できる。

図１２は、図９中のビデオ出力回路４０６の更に他の詳細構成例を示している。図１２において、４３０はＶＢＩデータ用のバッファメモリ、４３１はプログラマブルなＶＢＩパルス発生回路である。図１２においては、レジスタの設定により、各種ＶＢＩの規格に見合ったパルスを生成することが可能なＶＢＩパルス発生回路４３１から、ＡＶＤ４０２に内蔵されているＤＭＡコントローラ４０５に対して直接データ読み出しの要求信号を発行することができ、このＶＢＩデータ読み出しの要求に従ってメモリ４０３に格納されている各種ＶＢＩデータをＤＭＡコントローラ４０５からＶＢＩデータ格納用バッファメモリ４３０に予め転送しておくことができる。ＶＢＩパルス発生回路４３１は、パルス発生に伴ってバッファメモリ４３０からＶＢＩデータを読み出し、シリアル変換する。

図１２の構成によれば、プログラマブルなＶＢＩパルス発生回路４３１の採用により、システムの柔軟性が向上する。

図１３は、図９の構成の変形例を示している。図１３において、４４０はエンコーダ、４４１はデコーダである。図１３の構成によれば、メモリ４０３に一時退避されたデータのうち、特にテレテキスト放送に代表されるような、映像表示における垂直帰線期間に出力されるＶＢＩデータは、ＴＤ４０１に内蔵されるエンコーダ４４０によってデータ圧縮される。このようにして圧縮されたＶＢＩデータは、ＡＶＤ４０２に内蔵されるビデオ出力回路４０６によって然るべきタイミングに読み出され、走査線上に重畳される。このとき、ビデオ出力回路４０６は、同じくＡＶＤ４０２に内蔵されるＤＭＡコントローラ４０５に対してメモリ４０３からのデータ読み出しの要求信号を発行し、これを受け取ったＤＭＡコントローラ４０５が、メモリ４０３に対する全てのデータアクセス要求を調停した後、然るべきタイミングでビデオ出力回路４０６に対して読み出しの許可を与え、メモリ４０３よりＶＢＩデータを読み出す。このとき、ＤＭＡコントローラ４０５を介して読み出されたＶＢＩデータは圧縮された状態となっているため、ＡＶＤ４０２に内蔵されるデコーダ４４１によって元のデータに復元される。復元されたＶＢＩデータは、ビデオ出力回路４０６より各放送規格に従って処理され、ＶＯＵＴへ出力される。

以上、これら一連の動作を繰り返すことによって、全てのＶＢＩデータは、エンコーダ４４０によってデータ圧縮された後、メモリ４０３に一時退避され、再びＡＶＤ４０２より読み出された場合には、ＤＭＡコントローラ４０５を通り抜けた後、デコーダ４４１によって元のデータに復元されることから、システムＬＳＩ４００とメモリ４０３との間のデータ転送量を削減することができる。

以上説明してきたとおり、本発明は、ＤＴＶ受像装置等におけるデータ処理に有用である。

本発明の第１の実施形態に係るＤＴＶデータ処理装置のブロック図である。図１中のＴＤ＆ＡＤＶブロックの詳細構成を示すブロック図である。図１中のメモリの使用形態を示す概念図である。図１中のＴＤ＆ＡＤＶブロックの他の詳細構成を示すブロック図である。図４の構成におけるデータ処理手順を示すフローチャート図である。図４の構成のＥＳモードにおけるフォーマット変換のタイムチャート図である。図４の構成のＰＥＳモードにおけるフォーマット変換のタイムチャート図である。図４の構成の変形例を示すブロック図である。本発明の第２の実施形態に係るＤＴＶデータ処理装置のブロック図である。図９中のビデオ出力回路の詳細構成を示すブロック図である。図９中のビデオ出力回路の他の詳細構成を示すブロック図である。図９中のビデオ出力回路の更に他の詳細構成を示すブロック図である。図９の構成の変形例を示すブロック図である。

符号の説明

１００システムＬＳＩ
１０１ＴＤ＆ＡＶＤ
１０２ＣＰＵ
１０３ペリフェラル
１０５メモリ
２０１メモリインターフェイス
２０２トランスポートデコーダ（ＴＤ）
２０３ＡＶデコーダ（ＡＶＤ）
３０１ＴＳヘッダ検出器
３０２ＰＥＳヘッダ検出器
３０３ＤＭＡコントローラ
３０４アドレスバッファ
３０５ＡＶデコーダ（ＡＶＤ）
４００システムＬＳＩ
４０１トランスポートデコーダ（ＴＤ）
４０２ＡＶデコーダ（ＡＶＤ）
４０３メモリ
４０４ＤＭＡコントローラ
４０５ＤＭＡコントローラ
４０６ビデオ出力回路
４０７ＤＳＰ／ＣＰＵ
４１０バッファメモリ
４１１レジスタ群
４１２ＶＢＩパルス発生回路
４１３ＶＢＩ重畳用セレクタ（ＳＥＬ）
４２０バッファメモリ
４２１要求検出回路
４３０バッファメモリ
４３１ＶＢＩパルス発生回路
４４０エンコーダ
４４１デコーダ

Claims

トランスポートデコーダとＡＶデコーダとを備えたＤＴＶデータ処理装置であって、
前記トランスポートデコーダは、
受信したトランスポートストリーム（ＴＳ）データ中に含まれるＴＳヘッダ及びデータからパケタイズドエレメンタリストリーム（ＰＥＳ）ヘッダを検出するＰＥＳヘッダ検出機構と、
検出された前記ＰＥＳヘッダを元に、前記ＰＥＳヘッダ中に含まれるＰＥＳデータのレングス情報によらず、前記ＰＥＳヘッダを除去する機構と、
ＴＳフォーマットで入力されたデータをエレメンタリストリーム（ＥＳ）フォーマットに変換する機構とを備え、変換されたＥＳデータを前記ＡＶデコーダに渡し、
前記トランスポートデコーダは、
ＴＳフォーマットで受信した入力データをＰＥＳデータに変換して出力する機構と、
前記ＰＥＳヘッダ検出機構から得られた情報を前記ＰＥＳデータとともに前記ＡＶデコーダに送出する機能とを更に備え、
前記ＡＶデコーダは、前記ＰＥＳヘッダを示す情報を受信することで、ＰＥＳヘッダが持つＰＥＳデータの情報によらず、ＰＥＳヘッダを検出することを特徴とするＤＴＶデータ処理装置。