JP2008005327A - デジタル放送受信装置を搭載する情報処理装置 - Google Patents

Abstract

【課題】デジタル放送受信装置は、ＴＳパケットが途中で受信された場合にはエラーとして検出され、復号処理等を行う処理装置（ＣＰＵ）によりエラー検出処理が行われ、ＣＰＵに負担させる処理量が大きく、その負荷の軽減を図ることが望まれている。
【解決手段】パケットデータで送信されるデジタル情報をデジタルチューナ部１２で受信し、順次受信したパケットデータにおける瑕疵を有するパケットデータを同期バイトの間隔、同期バイトの値又は誤り表示の値からエラーを検出する同期バイト間隔検出回路２１、同期バイト比較回路２３、誤り表示比較回路２４の少なくとも１つを有するエラー検出回路２０を備え、瑕疵を有するパケットデータを排除したパケットデータから情報を再生するデジタル放送受信装置を搭載する情報処理装置である。
【選択図】 図３

Description

本発明は、デジタル放送やデジタル通信で用いられるパケットを受信するデジタル放送受信装置を搭載する情報処理装置に関する。

近年、放送が開始された地上デジタル放送を始めとして、画質の向上や情報量の増大を図るためにアナログ放送からデジタル放送への切替が行われている。そのデジタル放送としては、例えば、ＯＦＤＭ方式が用いられている。このＯＦＤＭ方式は、階層化伝送と狭帯域放送による連結送信に特徴があり、データ、音声及び画像といった異なる情報を、それぞれ３階層のＴＳ（Transport Stream）に割り当て、これを多重化して１つのＴＳパケットとして送受信している。このようなＴＳパケットを用いた送信においては、例えば伝送路に障害が発生した場合には、特定の階層のＴＳが情報として利用できない事態が発生する。これを防止するため、実際にはデータが無い空データからなるヌルパケットを挿入して、受信装置における出力クロックを一定に保っている。このヌルパケットは、元々データが無いため、復号を行っても無駄な処理となっている。

これに対して、特許文献１には、ヌルパケットを出力させないことで処理量を減少させて、装置の省電力化と記録データの削減を実現する技術が提案されている。つまり、誤り訂正部の後段に、出力指示部と階層選択部を配置するように構成する。階層選択部では、ＴＳパケットに多重化された複数のＴＳのうち、出力指示部から出力の有効が支持された階層のＴＳパケットのみが選択され、後段の回路に出力される。これにより、後段の回路ではヌルパケットに対して無駄な処理を行うことがなく、またヌルパケットを含むＴＳパケットを記憶する必要がない。
特開２００３−２７３８２４

前述したようなデジタル放送を受信するデジタル放送受信装置は、チャンネル切り換え操作により、例えば、２０４ｂｙｔｅのＴＳパケットが途中で受信された場合には、エラーとして検出される。しかし特許文献１で開示されたものを含め従来の装置構成では、デジタルチューナ部が出力したエラーのＴＳパケットは、一旦メインメモリに書き込んでいる。このため、処理装置（ＣＰＵ）によるテレビ再生プログラム処理は、ＭＰＥＧ２−ＴＳの復号処理、分離処理及びデコード処理に加えて、ＴＳパケットのエラー検出処理も実施するため、ＣＰＵが負担する処理量が大きくなっている。従って、ＣＰＵに対してより高性能な処理能力を有するＣＰＵが要求されることとなる。

特に近年は、従来からの専用のテレビジョン受信装置だけではなく、デジタル放送受信装置が１つの機能ユニットとしてパーソナルコンピュータや携帯情報端末（ＰＤＡ）等の情報処理装置に搭載されるため、ＣＰＵに対する処理負担が大きくなると、他の処理性能に対して影響を与えるため、ＣＰＵに対する負荷の軽減を図ることが望まれている。

そこで本発明は、制御部における処理負荷を軽減させるデジタル放送受信装置を搭載する情報処理装置を提供することを目的とする。

上記目的を達成するために、本発明は、データ、音声及び画像からなる情報がパケットデータで送信されるデジタル放送を受信するデジタルチューナ部と、デジタルチューナ部から出力されるパケットデータにおける瑕疵を有するパケットデータを検出するエラー検出回路を有し、前記エラー検出回路によりエラー検出された瑕疵を有するパケットデータを排除したパケットデータをバスに送出する制御部と、前記チューナ部から前記バスに出力された、瑕疵を有するパケットデータを排除したパケットデータから前記情報を再生する情報処理部とを備える情報処理装置を提供する。

本発明によれば、制御部における処理負荷を軽減させるデジタル放送受信装置を搭載する情報処理装置を提供することができる。

デジタル放送受信装置にＭＰＥＧ２−ＴＳパケットのエラー検出回路を設けることにより、ＣＰＵによりテレビ再生プログラムが実行していたＭＰＥＧ２−ＴＳパケットエラー検出処理を省略または簡易化して、ＣＰＵに対する情報処理量及びメモリ使用量を軽減し、記録データサイズをさらに小さくすることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態に係るデジタル放送受信装置内蔵型情報処理装置（以下、情報処理装置と称する）の概略的な構成を示すブロック図である。

この情報処理装置１００は、デジタル放送の受信に対応したＰＣに搭載され、ＣＰＵ（中央処理ユニット）１と、ホストコントローラ２と、メインメモリ３と、表示コントローラ４と、表示用メモリ５と、Ｉ／Ｏ（入出力）コントローラ６と、記憶装置７と、オーディオコントローラ８と、コンテンツ保護機能を有する制御部１１と、デジタルチューナ部１２等を備える。尚、図１に示す構成部位については、本実施形態の要旨に係わる構成部位のみを代表的に示した構成であり、一般的な情報処理装置に設けられている入力装置（例えば、キーボードなど）等の構成部位は備えているものとして、その図示を省略している。

これらの構成において、ＣＰＵ１は情報処理装置１００の全体を制御するために設けられたプロセッサであり、記憶装置７からメインメモリ３にロードされるＯＳ（オペレーティングシステム）、各種プログラムに基づき、種々の情報処理や演算を実行する。本実施形態においては、プログラムの１つとして予めインストールされている、受信した放送データを再生するテレビ再生プログラムによる処理動作が行われる。

ホストコントローラ２は、ＣＰＵ１のローカルバスとＩ／Ｏコントローラ６を信号（情報）をやり取りするためのブリッジとして機能する。ホストコントローラ２にはメインメモリ３のアクセスを制御するメモリコントローラが内蔵されている。また、表示コントローラ４は、表示装置９における表示動作を制御する。表示コントローラ４には、表示用メモリ５が接続されており、ＯＳやプログラムに従って表示用メモリから読み出された画像データが表示装置９に表示される。また、テレビ再生プログラムの制御に従って、画像データの書き込みも実行される。

Ｉ／Ｏコントローラ６は記憶装置７を制御するためのコントローラが内蔵されている。また、Ｉ／Ｏコントローラ６はバス１５により接続されている各デバイスの制御も行う。オーディオコントローラ８は、ＯＳやプログラムから送られてきたオーディオデータ（ＰＣＭ等）を電気信号に変換して、スピーカ１０を駆動させて音声が再生される。

デジタルチューナ部１２は、デジタル放送のテレビ番組等の放送データを受信するためのデバイスであり、テレビ再生プログラムからのコマンドによって指定されたチャンネル番号の放送データを受信する。デジタルチューナ部１２には、テレビアンテナ１３が接続されている。デジタルチューナ部１２は、テレビアンテナ１３で受信した放送データを復調し、例えば、ＭＰＥＧ２−ＴＳ形式のトランスポートパケット（以下、ＴＳパケット）を生成する。

制御部１１は、デジタルチューナ部１２から出力されたＴＳパケットを入力し、ＩＣカード１４から読み出した鍵情報を用いてＴＳパケットの復号処理し、不要なＴＳパケットのフィルタリング処理を行った後、再度暗号化処理を行い、メインメモリ３に書き込む。この時、制御部１１は、後述するエラー検出回路２０を用いて、エラーを持つ瑕疵あるパケット（データ）を検出して排除した後、適正なデータのみを再度暗号化して、バス１５を通じて情報処理部のメインメモリ３に送出している。ここでは、情報処理部は、ＣＰＵ１、ホストコントローラ２、メインメモリ３、Ｉ／Ｏ（入出力）コントローラ６及び記憶装置７等を示唆する。さらに、主として制御部１１、デジタルチューナ部１２及びテレビアンテナ１３によりデジタル放送受信装置が構成される。また、表示コントローラ４、表示用メモリ５、オーディオコントローラ８、表示装置９及びスピーカー１０は、出力駆動部と称する。

また、テレビ再生プログラムは、メインメモリ３に書き込まれた暗号化されたＴＳパケットを復号し、画像／音声／データ放送等の付加情報に分離する。画像であれば分離した画像データをデコードして表示用画像データを生成し表示用メモリ５へ書き込む。音声であれば分離した音声データをデコードして再生用音声データを生成し、オーディオコントローラ８に送る。データ放送のデータであればデータを解析し表示用データを生成し、表示用メモリ５に書き込む。

本実施形態のデジタル放送受信装置は、ＰＣ等の情報装置に実装されているＣＰＵを用いてＭＰＥＧ２−ＴＳの処理をソフトウェアで実行している。ここで、ＭＰＥＧ２−ＴＳについて簡単に説明する。

図２には、ＭＰＥＧ２−ＴＳのパケットとストリームの構造を示す。
ＴＳパケットは、１８８バイト固定長のデータであり、先頭４バイト（３２ビット）がＴＳパケットヘッダ、残りの１８４バイトがペイロード及びアダプテーションフィールドである。ＴＳパケットヘッダは、パケットの先頭を示す同期バイト（８ｂｉｔ、データは０ｘ４７）、パケット中のビットエラーの有無を示す誤り表示（１ビット）、パケットの識別情報であるＰＩＤ（ＰａｃｋｅｔＩＤ、１３ｂｉｔ）等からなる公知な構成である。さらに、デジタル放送ではＴＳパケットの後ろに続く１６バイトの誤り訂正用データ（＊で図示）が付加されるため、計２０４バイト（１８８バイト＋１６バイト）を１つのパケットとして処理する。

次に図３は、本実施形態の制御部１１の具体的な構成を示すブロック図である。

この制御部１１は、ＴＳパケットのエラー検出回路２０と、暗号化されたＴＳパケットの復号処理を行うデスクランブラ（暗号解除処理部）２２と、パケットの識別情報による認定を行うためのＰＩＤフィルタ２５と、暗号処理部２６、バスＩ／Ｆ２７、情報処理及び各構成部位の制御を行うマイコン２８と、ユーザが所有するＩＣカードによる認証を行うためのＩＣカード制御回路２９を備えている。ＴＳパケットのエラー検出回路２０は、後述する同期バイト間隔検出回路２１、同期バイト比較回路２３及び、誤り表示比較回路２４で構成される。このエラー検出回路２０は、第１に、同期バイト間隔検出回路２１を用いてＭＰＥＧ２−ＴＳパケットにおける同期バイトの間隔から予め定めた間隔でなかったパケットに対してエラーを検出する。第２に、同期バイト比較回路２３を用いてＭＰＥＧ２−ＴＳパケットにおける同期バイトの値からエラーを検出する。第３に、誤り表示比較回路２４を用いてＭＰＥＧ２−ＴＳパケットにおける誤り表示の値からエラー検出する。

ＰＩＤフィルタ２５は、入力したＴＳパケット内のＰＩＤの比較処理を行い、不要なＴＳパケットのフィルタリング処理を行う。デジタルチューナ部１２から出力されるクロック信号に基づき動作し、誤り表示比較回路２４から出力されたデータ４（ＤＡＴＡ４）とバリッド信号ＶＡＬＩＤ４を入力し、データ５（ＤＡＴＡ５）とバリッド信号ＶＡＬＩＤ５を出力する。出力されたデータ５は、フィルタリング処理されたＴＳパケットである。バリッド信号ＶＡＬＩＤ５は、データ５が有効なデータならば“１”を出力し、無効なデータならば“０”を出力する。ＰＩＤの設定はマイコン２８で行い、例えば０ｘ１ＦＦＦ（ヌルパケット又は、処理上不要なパケット）が設定されている。

暗号処理部２６はＰＩＤフィルタ２５から出力されたデータ５とバリッド信号ＶＡＬＩＤ５を入力し、データ６（ＤＡＴＡ６）とバリッド信号ＶＡＬＩＤ６を出力する。暗号処理部２６の動作条件は、マイコン２８で設定される。ここで、データ６は暗号処理を行ったＴＳパケットである。出力信号ＶＡＬＩＤ６はＤＡＴＡ６が有効なデータならば“１”を、無効なデータならば“０”を出力する。

バスＩ／Ｆ２７は、暗号処理部から出力されたデータ６をバスＩ／Ｆに出力する制御を行う回路である。データ６をバスＩ／Ｆに適合するタイミングに変換してバス１５にデータを出力する。出力したデータはメインメモリ３に書き込まれる。他に、番組再生プログラムから送られたチャンネル設定コマンドをデジタルチューナ部１２に送る処理や、マイコン２８の動作設定も行う。

マイコン２８は、ＩＣカード１４からの鍵データの処理やデスクランブラ２２、ＰＩＤフィルタ２５、暗号処理部２６の動作設定を行う。またＩＣカード制御回路２９は、マイコン２８から送信されたＩＣカード制御コマンドをＩＣカードに送信する処理と、ＩＣカードから受信したデータをマイコン２８に送信する処理を行う。

制御部１１にＴＳパケットのエラー検出回路２０を設けることで、従来テレビ再生プログラムが行っていたＴＳパケットエラー検出処理を省略または簡易化しＣＰＵ１が行う処理量の削減が可能となる。また処理上不要な（処理できない）ＴＳパケットの出力を抑制することでメモリ使用量や記録データサイズの削減も可能となる。

図４に示すタイミングチャートを参照して、コンテンツ保護制御部内部の動作タイミングについて説明する。

クロック信号（ＣＬＯＣＫ）は、デジタルチューナ部１２から出力されている動作タイミングの基準となるクロック信号であり、制御部１１の動作タイミングの基準となっている。バリッド信号ＶＡＬＩＤは、データ（ＤＡＴＡ）が有効である場合に“１”、無効である場合に“０”を示す制御信号であり、クロック信号の立ち上がりに同期して、デジタルチューナ部１２から出力されている。

データはＴＳパケットであり、クロック信号の立ち上がりに同期してデジタルチューナ部１２から出力されている。デジタルチューナ部１２が正常なＴＳパケットを出力している場合、ＴＳパケットのデータ先頭は、同期バイト（０ｘ４７）であり、次の同期バイト（０ｘ４７）は２０４サイクル目以降に出力される。但し、データにより、正確に２０４サイクル目に出力される場合もあれば、それ以降のサイクル数の場合もある。

ここで、デジタルチューナ部１２が異常なＴＳパケットを出力している場合、ＴＳパケットのデータ先頭は、同期バイト（０ｘ４７）ではない値を示したり、次の同期バイトが２０４サイクル以前に出力されたり、又はＴＳパケットヘッダの誤り表示の値が“１”を示す（出力しているＴＳパケット内にエラーがあることを示す）というような状態になる。

次に、図５には、同期バイト間隔検出回路２１の回路図を示す。
この同期バイト間隔検出回路２１は、クロック信号及び入力信号であるバリッド信号の立ち上がりを検出する立ち上がり検出回路３１、クロック信号及び立ち上がり検出回路３１の出力により動作するカウンタ３２、後述するＶＲ信号及びカウンタ出力の積（ＡＮＤ）をとるＡＮＤ回路３３、バリッド信号１を生成するＶＡＬＩＤ１生成回路３４及び、ＤＡＴＡ１出力遅延回路３５で構成される。

同期バイト間隔検出回路２１は、デジタルチューナ部１２から出力されているクロック信号に基づき動作して、デジタルチューナ部１２から出力されたデータ及びバリッド信号を入力し、データ１とバリッド信号ＶＡＬＩＤ１を出力する。立ち上がり検出回路３１は、入力したバリッド信号の立ち上がりを検出する回路である。ＶＲ信号はバリッド信号の立ち上がりを検出した場合に１サイクルだけ“１”を出力し、それ以外は“０”を出力する。

カウンタ３２は、ＴＳパケットの同期バイトの間隔を検出するために用いられる。ＶＲ信号の立ち上がりを検出することでカウントを開始し、２０３までカウントするとカウント値を“０”にクリアし動作を停止する。また、カウンタは、動作中であれば“０”、停止中であれば“１”のＶＲＥ信号を出力する。ＶＡＬＩＤ１生成回路３４は、出力されたバリッド信号ＶＡＬＩＤ１の制御回路である。ＶＡＬＩＤ１生成回路３４から出力されたバリッド信号ＶＡＬＩＤ１は、Ｖ１Ｒ信号の立ち上がりを検出した際に“１”を出力する。

本実施形態においては、バリッド信号ＶＡＬＩＤの１サイクル後にバリッド信号ＶＡＬＩＤ１が出力される。Ｖ１Ｒ信号は、立ち上がり検出回路３１が出力したＶＲ信号とカウンタ３３が出力したＶＲＥ信号の積（ＡＮＤ）を取った信号である。Ｖ１Ｒ信号は、カウンタ３２が動作中の場合は“０”、カウンタ停止中の場合は、ＶＲ値を出力する。

ＤＡＴＡ１出力遅延回路３５は、出力されたデータ１の出力タイミングをバリッド信号ＶＡＬＩＤ１と同期させる回路である。本実施形態の回路では、データ信号の１サイクル後にデータ１が出力される。

次に、デスクランブラ２２は、ＩＣカード１４からの鍵情報を用いて暗号化されたＴＳパケットの復号処理（暗号解除処理）を行う。デジタルチューナ部１２から出力されているクロック信号に基づき動作し、同期バイト間隔検出回路２１から出力されたデータ１とバリッド信号ＶＡＬＩＤ１を入力する。データ２（ＤＡＴＡ２）は復号処理を行ったＴＳパケットである。バリッド信号ＶＡＬＩＤ２はデータ２が有効なデータならば“１”を出力し、無効なデータならば“０”を出力する。動作設定はマイコン２８で行う。

図６には、同期バイト比較回路２３の回路図を示す。

同期バイト比較回路２３は、立ち上がり検出回路４１、立ち下がり検出回路４２、比較回路４３、ＶＡＬＩＤ３生成回路４４、ＤＡＴＡ３出力遅延回路４５で構成される。尚、立ち下がり検出回路４２は必ずしも設ける必要はない。

同期バイト比較回路２３は、デジタルチューナ部１２から出力されるクロック信号に基づき動作し、デスクランブラ２２から出力されたデータ２（ＤＡＴＡ２）とバリッド信号ＶＡＬＩＤ２を入力し、データ３（ＤＡＴＡ３）とバリッド信号ＶＡＬＩＤ３を出力する。

立ち上がり検出回路４１は、バリッド信号ＶＡＬＩＤ２の立ち上がりを検出する回路である。Ｖ２Ｒ信号は、立ち上がりを検出した場合に１サイクルの期間だけ“１”を出力し、それ以外は“０”を出力する。また立ち下がり検出回路４２は、バリッド信号ＶＡＬＩＤ２の立ち下がりを検出する回路である。Ｖ２Ｆ信号は、立ち下がりを検出した場合１サイクルの期間だけ“１”を出力し、それ以外は“０”を出力する。

比較回路４３は、ＴＳパケットの同期バイトの比較回路である。入力されたＶ２Ｒ信号が１の場合には、データ２（ＤＡＴＡ２）と固定値０ｘ４７との比較処理を行う。出力されるＶ３Ｒ信号は、その比較結果が一致していれば（データ２が０ｘ４７であれば）１を出力し、一致していなければ（データ２が０ｘ４７でなければ）０を出力する。

ＶＡＬＩＤ３生成回路４４は、バリッド信号ＶＡＬＩＤ３の制御回路であり、バリッド信号ＶＡＬＩＤ３は、入力されたＶ３Ｒ信号の立ち上がりを検出すると“１”を出力し、入力されたＶ３Ｆ信号の立ち上がりを検出すると“０”を出力する。本実施形態においては、バリッド信号ＶＡＬＩＤ２の１サイクル後にバリッド信号ＶＡＬＩＤ３が出力される。さらに、ＤＡＴＡ３出力遅延回路４５は、出力されるデータ３（ＤＡＴＡ３）の出力タイミングをバリッド信号ＶＡＬＩＤ３と同期させる回路であり、データ２の１サイクル後にデータ３が出力される。

図７には、誤り表示比較回路２４の回路図を示す。
この誤り表示比較回路２４は、立ち上がり検出回路５１、立ち下がり検出回路５２、比較回路５３、ＶＡＬＩＤ４生成回路５４及びＤＡＴＡ４出力遅延回路５５により構成される。デジタルチューナ部１２から出力されるクロック信号に基づき動作し、同期バイト比較回路２３から出力されたＤデータ３（ＡＴＡ３）とバリッド信号ＶＡＬＩＤ３を入力し、データ４（ＤＡＴＡ４）とバリッド信号ＶＡＬＩＤ４を出力する。

立ち上がり検出回路５１は、入力されたバリット信号ＶＡＬＩＤ３の立ち上がりを検出する回路である。出力されるＶ３Ｒ信号は、立ち上がりを検出した場合に１サイクルだけ“１”、それ以外は“０”を出力する制御を行う回路で、誤り表示がＴＳパケットの２バイト目に存在するため１サイクル遅延させて出力する。

立ち下がり検出回路５２は、入力信号ＶＡＬＩＤ３の立ち下がりを検出する回路で、Ｖ３Ｆ信号は立ち下がりを検出した場合に１サイクルだけ“１”、それ以外は“０”を出力する制御を行う回路で、誤り表示がＴＳパケットの２バイト目に存在するため１サイクル遅延させて出力する。

比較回路５３はＴＳパケットの誤り表示の比較回路で、Ｖ３Ｒ信号が“１”の場合にデータ３と固定値“０”との比較処理を行う。Ｖ４Ｒ信号は、比較結果が一致していれば（入力されたデータ３の誤り表示が“０”ならば）“１”を出力し、一致していなければ（入力されたデータ３の誤り表示が“１”ならば）“０”を出力する。ＶＡＬＩＤ３生成回路５４は、バリッド信号ＶＡＬＩＤ４として、Ｖ４Ｒ信号の立ち上がりを検出すると“１”を出力し、Ｖ４Ｆ信号の立ち上がりを検出すると“０”を出力する。

本実施形態における構成では、バリッド信号ＶＡＬＩＤ３の２サイクル後にバリッド信号ＶＡＬＩＤ４が出力される。ＤＡＴＡ４出力遅延回路５５は、データ４（ＤＡＴＡ４）の出力タイミングをバリッド信号ＶＡＬＩＤ４と同期させるための回路であり、データ３の２サイクル後に、データ４が出力される。

以上説明したように、本実施形態は、ＴＳパケットのエラー検出を回路（ハードウェア）より行う構成であり、従来のプログラム処理でエラー検出に対して、エラー検出のためのＣＰＵに掛かる処理の負荷を大きく軽減している。特に、本実施形態のデジタル放送受信装置がパソコンやＰＤＡ等の情報処理装置に搭載された際に、情報処理装置のＣＰＵに対するエラー検出処理の負担を軽減させることができる。

本実施形態は、ハードウェアからなるＴＳパケットのエラー検出回路を設けることにより、ＣＰＵに対する情報処理量及びメモリ使用量を軽減し、記録データサイズをさらに小さくすることができる。従って、情報処理装置が同じ性能でよければ、現在よりも性能が低いＣＰＵを採用でき、またメモリ容量も低容量化によるコスト低下を実現することができる。また、現状の情報処理装置であれば、ＣＰＵに対する情報処理量及びメモリ使用量に余裕ができ、他の情報に対する処理や他の機能を搭載することができる。

尚、本実施形態は、デジタル放送の受信に対応したテレビ等では専用回路を実装してＭＰＥＧ２−ＴＳの処理を行っているのに対して、デジタル放送受信装置は、ＰＣ等の情報装置に実装されているＣＰＵを用いて、ＭＰＥＧ２−ＴＳの処理を軽負荷のソフトウェアで実行することにより実現でき、専用回路が不要であり、実装コストを抑えることができる。

一実施形態に係るデジタル放送受信装置の概略的な構成を示すブロック図である。 ＭＰＥＧ２−ＴＳのパケットとストリームの構造を示す図である。 本実施形態のコンテンツ保護機能を有する制御部の具体的な構成例を示すブロック図である。 本実施形態のコンテンツ保護機能を有する制御部内部の動作タイミングについて説明するためのタイミングチャートである。 図３に示す同期バイト間隔検出回路２１の回路図を示す。 図３に示す同期バイト比較回路を示す図である。 図３に示す誤り表示比較回路を示す図である。

符号の説明

１…ＣＰＵ（中央処理ユニット）、２…ホストコントローラ、３…メインメモリ、４…表示コントローラ、５…表示用メモリ、６…Ｉ／Ｏ（入出力）コントローラ、７…記憶装置、８…オーディオコントローラ、１１…コンテンツ保護機能を有する制御部、１２…デジタルチューナ部、２０…エラー検出回路、２１…同期バイト間隔検出回路、２２…デスクランブラ、２３…同期バイト比較回路、２４…、２５…ＰＩＤフィルタ、２６…暗号処理部、２７…バスＩ／Ｆ、２８…マイコン、２９…ＩＣカード制御回路、１００…情報処理装置。

Claims (6)

1. データ、音声及び画像からなる情報がパケットデータで送信されるデジタル放送を受信するデジタルチューナ部と、
   デジタルチューナ部から出力されるパケットデータにおける瑕疵を有するパケットデータを検出するエラー検出回路を有し、前記エラー検出回路によりエラー検出された瑕疵を有するパケットデータを排除したパケットデータをバスに送出する制御部と、
   前記チューナ部から前記バスに出力された、瑕疵を有するパケットデータを排除したパケットデータから前記情報を再生する情報処理部と、
   を具備することを特徴とする情報処理装置。
2. 前記制御部は、
   前記デジタルチューナ部から出力される暗号化されたパケットデータを暗号解除化するための暗号解除処理部と、
   前記エラー検出回路により瑕疵を有するパケットデータを排除したパケットデータを再度、暗号化して前記バスに送出する暗号化処理部と、
   を、さらに備えることを特徴とする請求項１に記載の情報処理装置。
3. 前記エラー検出回路は、前記パケットデータのヘッダに設けられるパケット同期バイトの間隔を検出し、予め定めた間隔よりも短い前記パケットデータをエラーとして検出する同期バイト間隔検出回路を備えることを特徴とする請求項１に記載の情報処理装置。
4. 前記エラー検出回路は、前記パケットデータのヘッダに設けられるパケット同期バイトの値を予め定めた基準値と比較し、同一でなかった際にエラーとして検出する同期バイト比較回路を備えることを特徴とする請求項１に記載の情報処理装置。
5. 前記エラー検出回路は、前記パケットデータのヘッダに設けられるパケット誤り表示の値を予め定めた基準値と比較し、同一でなかった際にエラーとして検出する誤り表示比較回路を備えることを特徴とする請求項１に記載の情報処理装置。
6. 前記データ、音声及び画像からなる情報が、ＭＰＥＧ２のトランスポートストリームのデータ構造を有することを特徴とする請求項１乃至５のいずれか一項に記載の情報処理装置。

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