KR100455882B1 - 데이터를동시에입력및출력하는2포트반도체기억장치 - Google Patents

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마사하루 요시모리
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소니 가부시끼 가이샤
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Abstract

데이터의 RMW(Read Modify Write) 동작이 가능한 반도체 기억 장치는, 매트배열되고, 데이터의 기입 및 판독이 가능한 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 판독 어드레스에 따라서 판독 메모리 셀의 어드레스를 독립으로 디코딩하는 판독 어드레스 디코딩 수단과, 기입 어드레스에 따라서 기입 메모리 셀의 어드레스를 독립으로 디코딩하는 기입 어드레스 디코딩 수단과, 판독 어드레스 디코딩 수단에 의하여 어드레스된 메모리 셀의 데이터를 판독하는 데이터 판독 수단과, 기입 어드레스 디코딩 수단에 의하여 어드레스된 메모리 셀에 데이터를 기입하는 데이터 기입 수단과, 기입 어드레스 디코딩 수단에 의하여 디코딩된 기입 어드레스를 판독 어드레스 디코딩 수단에 의하여 디코딩된 판독 어드레스로부터 소정 시간만큼 지연시키는 어드레스 지연 수단으로 이루어지고, 소정 시간을 기본동기펄스기간의 소정의 복수의 시간으로서 설정하여 데이터의 RMW 동작이 기본동기펄스에 의하여 파이프라인방식으로 실행된다.

Description

데이터를 동시에 입력 및 출력하는 2포트 반도체 기억 장치
본 발명은, 예를 들면 3차원 컴퓨터그래픽스(three dimensional computer graphics)(이하, 3DCG라고 함)의 분야에 있어서 음면(陰面)처리를 행하기 위한 z버퍼방향으로, 고속의 RMW 동작이 가능한 반도체 기억 장치에 관한 것이다.
근년, 예를 들면 클록동기(同期)식(싱크로너스)이나 런버스(run­bus) 사양의 DRAM (Dynamic Random­Access Memory) 등, 고속 또한 대용량의 메모리가 출현하고 있다.
또, 한편으로 퍼스널컴퓨터나 가정용 게임기 등의 고성능화에 따라서 3DCG의 분야가 급속히 확대되고 있으며, 3DCG용 화상메모리로서 고속 또한 대용량의 메모리에의 요구가 이전보다 더욱 높아지고 있다.
화상메모리의 용도로서는, 묘화(描畵)데이터를 격납하는 프레임버퍼와, 3DCG에 불가결한 음면처리를 행하기 위하여 필요한 z좌표를 격납하는 z버퍼가 있다.
음면처리에서는, 폴리곤(polygon)이라고 불리우는 다각형의 묘화정보를 발생시켜, 그 z좌표의 크기를 주위와 비교하여 폴리곤이 다른 폴리곤의 앞에 있는가 뒤에 있는가를 계산하여, 앞에 있는 것으로 묘화시키는 처리가 행해진다.
따라서, z좌표를 격납하여 두는 z버퍼에서는, 각 폴리곤의 z어드레스를 판독하여, 다른 z어드레스와 비교후에 수정기입할 필요가 있고, 그 동작은 기본적으로 RMW 동작이다.
도 1은, 종래의 클록동기식 메모리의 블록도이다.
도면중, 부호 (20)은 메모리 어레이, (22)는 어드레스디코더, (24)는 어드레스디코더(22)의 입력신호를 일시적으로 유지하는 레지스터, (26)은 입력버퍼, (28)은 출력버퍼를 나타낸다. 또, ADD는 어드레스신호, R／W­Data는 입출력데이터, OE­cnt.는 출력제어신호를 나타낸다.
현재, 일반에 시판되고 있는 범용 메모리는, 도 1에 나타낸 바와 같이, 패키지의 핀 수를 삭감하기 위하여 메모리 어레이(20)에의 데이터의 입출력단자를 공통화하고, 출력제어신호 OE­cnt.에 의하여, 데이터의 입출력을 전환하고 있다. 즉, 입력버퍼(26)와 출력버퍼(28)와를 역방향으로 병렬접속시켜, 출력제어신호 OE­cnt.의 입력이 없을 때는, 출력버퍼(28)를 동작시키지 않도록 하고 있다.
도 2는, 이 종래의 범용 메모리를, 3DCG의 음면처리를 행하기 위하여 RMW 동작시켰을 때의 플로차트이다.
도면중, 부호 A0, A1, …는 메모리 어레이내의 어드레스번호를 나타내고, 이 어드레스번호의 메모리 셀에 대하여, 각 클록신호 CLK마다, 커맨드내의 어드레스신호 ADD가 복호화(復號化)되고(Ad­Dec), 기억데이터가 판독된(mem­R) 후, 출력된다(D­out). 이 데이터출력후, 다음의 수 클록구간에서 상기한 z어드레스가 비교처리되어, 메모리내의 원래의 어드레스에 수정기입된다. 그리고, 이 RMW 동작은, 각 어드레스에 대하여 클록신호 CLK로 1펄스씩 시프트하면서, 수 어드레스단위로 연속적으로 반복된다.
비교처리 자체는 실제로는 3클록 정도로 되지만, 이 도시예에서는, 6어드레스단위로 연속처리하고 있고, 또 상기한 바와 같이 입출력단자를 공통화하고, 그 전환시에 출력제어신호 OE­cnt.로 출력버퍼(28)를 비동작상태로 천이(遷移)시켜 높은 입력임피던스를 보증할 필요가 있으므로, 각 어드레스에 있어서 데이터출력으로부터 수정기입까지 8클록구간을 요하고 있다. 그러므로, 커맨드(Command)로부터 보면, 도시한 바와 같이 R5∼W0의 사이에서 대기구간 (이 경우, 4클록분)이 필요하게 되어, RMW의 효율이 나쁘다.
이 커맨드의 대기구간을 짧게 하는데는, 연속하여 처리되는 어드레스단위를 작게 하여, 각 어드레스의 데이터출력으로부터 수정기입까지 클록구간을 짧게 하는 것도 생각할 수 있지만, 그렇게 하면 출력버퍼(28)의 전환횟수가 증가하게 된다. 그러므로, 커맨드 대기구간의 단축에도 한계가 있고, 또 입출력단자를 빈번히 전환하도록 하는데는 제어가 복잡하게 된다.
이 커맨드 대기를 회피하기 위하여, 도 3에 나타낸 바와 같이, 공통으로 사용하고 있던 입출력핀을 분리할 수 있다.
이 입출력분리형의 메모리를 RMW 동작에 사용하면, 도 4의 타이밍차트에 나타낸 바와 같이, 커맨드의 대기구간을 없앨 수 있다.
도 3에 나타낸 구성의 메모리는, 종래에는 핀수가 많아진다고 하는 결점이크게 현실적이 아니었지만, 근년의 메모리／로직 혼재(混載) 프로세스에 의하여 비트폭의 대폭의 확대가 가능하게 되었으므로, 이 메모리를 사용하여 RMW의 효율을, 어느 정도 개선할 수 있다.
그러나, 이 방법을 채용했다고 해도, 도 4에 나타낸 바와 같이, 어드레스신호의 입력을 데이터 판독시와 기입시에 공통화하여 핀 수 증가를 억제하고 있으므로, 데이터의 판독／기입에 2클록구간 걸리는 것에는 변함이 없고, 이 의미에서는 발본적 RMW의 효율이 개선에 이어지지 않는다.
즉, 3DCG의 묘화성능을 더욱 향상시키려고 하면, 이 데이터의 판독／기입시마다 복수의 클록구간을 요하는 것이, 큰 저해요인으로 된다.
본 발명은, 이와 같은 실정을 감안하여 이루어진 것이며, 클록동기로 동작하는 메모리에 관하여, 데이터기입과 판독의 동작을 동일한 클록구간내에서 행하는 것을 가능하게 하고, 고속의 RMW 동작이 연속적으로 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 기억 장치의 개략구성을 나타낸 블록도.
도 2는 도 1의 반도체 기억 장치에 있어서의 RMW (Read Modify Write)동작시의 타이밍차트.
도 3은 종래의 다른 구성예를 나타낸 반도체 기억 장치의 블록도.
도 4는 도 3의 반도체 기억 장치에 있어서의 RMW 동작시의 타이밍차트.
도 5는 본 발명의 제1 실시형태에 관한 반도체 기억 장치의 개략구성을 나타낸 블록도.
도 6은 도 5의 반도체 기억 장치의 RMW 동작시의 타이밍차트.
도 7은 본 발명의 제2 실시형태에 관한 반도체 기억 장치의 개략구성을 나타낸 블록도.
도 8은 본 발명의 제3 실시형태에 관한 반도체 기억 장치의 개략구성을 나타낸 블록도.
〈도면의 주요부분에 대한 부호의 설명〉
2 : 반도체 기억 장치, 4 : 판독전용 어드레스디코더 (판독전용 디코딩부), 6 : 기입전용 어드레스디코더 (기입전용 디코딩부), 8, 8a, 8b : 레지스터, 10 : 입력버퍼, 12 : 출력버퍼, 14 : FIFO (First­In First­Out)메모리 (지연부 또는 선입선출(先入先出)방식의 기억수단), 16 : 시프트레지스터 (레지스터), A, B : 클록구간, ADD : 어드레스신호, CLK : 클록신호, D­In : 데이터입력, D­out : 데이터출력, Pr : 판독포인터, Pw : 기입포인터, R­Data, R0 등 : 판독데이터, RW0­R 등 : 커맨드, W­Data, W0 등 : 기입데이터.
본 발명의 제1 양태에 의하면, 본 발명의 반도체 기억 장치는, 매트릭스로 배열되고, 데이터의 기입 및 판독이 가능한 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 제1 지정 어드레스에 따라서 메모리 셀의 판독 어드레스를 독립으로 디코딩하는 판독 어드레스 디코딩 수단과, 제2 지정 어드레스에 따라서 메모리 셀의 기입 어드레스를 독립으로 디코딩하는 기입 어드레스 디코딩 수단과, 상기 판독어드레스 디코딩 수단내의 상기 디코딩된 판독 어드레스에 의하여 어드레스된 메모리 셀의 데이터를 판독하는 데이터 판독수단과, 상기 기입 어드레스 디코딩 수단내의 상기 디코딩된 기입 어드레스에 의하여 어드레스된 메모리 셀에 데이터를 기입하는 데이터 기입 수단과로 이루어진다.
본 발명의 제2 양태에 의하면, 본 발명의 반도체 기억 장치는, 매트릭스로 배열되고, 데이터의 기입 및 판독이 가능한 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 제1 지정 어드레스에 따라서 판독 메모리 셀의 어드레스를 독립으로 디코딩하는 판독 어드레스 디코딩 수단과, 제2 지정 어드레스에 따라서 메모리 셀의 기입 어드레스를 독립으로 디코딩하는 기입 어드레스 디코딩 수단과, 상기 판독 어드레스 디코딩 수단내의 상기 디코딩된 판독 어드레스에 의하여 어드레스된 메모리 셀의 데이터를 판독하는 데이터 판독수단과, 상기 기입 어드레스 디코딩 수단내의 상기 디코딩된 기입 어드레스에 의하여 어드레스된 메모리 셀에 데이터를 기입하는 데이터 기입 수단과, 상기 기입 어드레스 디코딩 수단에 의하여 디코딩된 기입 어드레스를 상기 판독 어드레스 디코딩 수단에 의하여 디코딩된 판독 어드레스로부터 소정 시간만큼 지연시키는 어드레스 지연 수단과로 이루어지고, 상기 소정 시간을 기본동기펄스기간의 소정의 복수의 시간으로서 설정하여 데이터의 RMW 동작이 상기 기본동기펄스에 의하여 파이프라인방식으로 실행된다.
바람직하게는, 상기 어드레스 지연 수단은 동일한 입력어드레스신호를 상기 판독 어드레스 디코딩 수단에 격납하는 보조 임시 메모리를 구비하고, 상기 보조 임시 메모리는 상기 기입 어드레스 디코딩 수단의 입력단(入力段)에 배설된다.
바람직하게는, 상기 보조 임시 메모리는 직렬접속으로 소정의 복수의 부보조임시 메모리를 구비하고, 상기 부보조 임시 메모리는 각각 상기 입력어드레스신호의 동시입력이 가능하다.
바람직하게는, 직렬접속된 상기 소정의 복수의 메모리는 입력단 부보조메모리 또는 출력단 부보조 임시 메모리 중 최소한 하나가 지정되는 포인트신호에 따라서 변화가능하다.
바람직하게는, 상기 보조 임시 메모리는 직렬접속된 소정의 복수의 레지스터를 구비하고, 상기 레지스터는 상기 입력어드레스신호의 입력이 동시에 가능하고, 상기 입력어드레스신호는, 상기 소정의 복수의 데이터가 상기 레지스터를 통하여 시프트된 후, 출력되고, 각 데이터의 시프트는 상기 기본동기펄스와 동기하여 실행된다.
본 발명의 제3 양태에 의하면, 본 발명의 데이터의 RMW 동작방법은, 매트릭스로 배열되고, 데이터의 기입 및 판독이 가능한 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 판독 어드레스에 따라서 판독 메모리 셀의 어드레스를 독립으로 디코딩하는 판독 어드레스 디코딩 수단과, 기입 어드레스에 따라서 기입 메모리 셀의 어드레스를 독립으로 디코딩하는 기입 어드레스 디코딩 수단과, 상기 기입 어드레스 디코딩 수단에 의하여 디코딩된 기입 어드레스를 상기 판독 어드레스 디코딩 수단에 의하여 디코딩된 판독 어드레스로부터 소정 시간만큼 지연시키는 어드레스지연 수단과로 이루어지는 반도체 기억 장치의 데이터의 RMW 동작방법에 있어서, 상기 소정 시간을 기본동기펄스기간의 소정의 복수의 시간으로서 설정하여 데이터의 RMW 동작이 상기 기본동기펄스에 의하여 파이프라인방식으로 실행된다.
바람직하게는, 상기 어드레스 지연 수단은 동일한 입력어드레스신호를 상기 판독 어드레스 디코딩 수단에 격납하는 보조 임시 메모리를 구비하고, 상기 보조 임시 메모리는 상기 기입 어드레스 디코딩 수단의 입력단에 배설된다.
바람직하게는, 상기 보조 임시 메모리는 직렬접속으로 소정의 복수의 부보조 임시 메모리를 구비하고, 상기 부보조 임시 메모리는 각각 상기 입력어드레스신호의 동시입력이 가능하다.
바람직하게는, 직렬접속된 상기 소정의 복수의 메모리는 입력단 부보조 메모리 또는 출력단 부보조 임시 메모리 중 최소한 하나가 지정되는 포인트신호에 따라서 변화가능하다.
바람직하게는, 상기 보조 임시 메모리는 직렬접속된 소정의 복수의 레지스터를 구비하고, 상기 레지스터는 상기 입력어드레스신호의 입력이 동시에 가능하고, 상기 입력어드레스신호는, 상기 소정의 복수의 데이터가 상기 레지스터를 통하여 시프트된 후, 출력되고, 각 데이터의 시프트는 상기 기본동기펄스와 동기하여 실행된다.
본 발명의 제4 양태에 의하면, 본 발명의 RMW 동작방법은, 제1 지정 어드레스에 따라서 메모리 셀의 판독 어드레스를 독립으로 디코딩하고, 제2 지정 어드레스에 따라서 메모리 셀의 기입 어드레스를 독립으로 디코딩하고, 상기 디코딩된 판독 어드레스에 의하여 어드레스된 메모리 셀의 데이터를 판독하고, 상기 디코딩된 기입 어드레스에 의하여 어드레스된 메모리 셀에 데이터를 기입하는 스텝으로 이루어진다.
본 발명의 제5 양태에 의하면, 본 발명의 데이터의 RMW 동작방법은 제1 지정어드레스에 따라서 메모리 셀의 판독 어드레스를 독립으로 디코딩하고, 제2 지정 어드레스에 따라서 메모리 셀의 기입 어드레스를 독립으로 디코딩하고, 상기 디코딩된 판독 어드레스에 의하여 어드레스된 메모리 셀의 데이터를 판독하고, 상기 디코딩된 기입 어드레스에 의하여 어드레스된 메모리 셀에 데이터를 기입하고, 상기 디코딩된 기입 어드레스를 상기 판독 어드레스의 상기 디코딩된 시간으로부터 소정 시간만큼 지연시키고, 상기 소정 시간을 기본동기펄스기간의 소정의 복수의 시간으로서 설정하여 데이터의 RMW 동작이 상기 기본동기펄스에 의하여 파이프라인방식으로 실행되는 스텝으로 이루어진다.
이로써, 데이터 판독시와 기입시의 어드레스지정, 또 종래는 3클록구간 필요했던 메모리 어레이내에서의 데이터 판독과 데이터기입을, 동일 클록구간에서 파이프라인 방식으로 행할 수 있다.
따라서, RMW 동작이 종래의 2배정도 효율화되고, 예를 들면 3DCG의 z버퍼로서 최적의 반도체 기억 장치를 실현할 수 있다.
다음에, 본 발명에 관한 반도체 기억 장치에 대하여, 도면을 참조하면서 상세히 설명한다.
제1 실시형태
도 5는 본 실시형태에 관한 반도체 기억 장치의 일예로서, 그 개략구성을 나타낸 블록도이다.
도 5에 있어서, 부호 (2)는, 예를 들면 DRAM구성의 메모리 어레이, (4)는 데이터 판독전용 어드레스디코더, (6)은 데이터기입전용 어드레스디코더, (8)은 양 디코더(4),(6)의 입력신호를 일시적으로 유지하는 레지스터, (10)은 데이터입력버퍼, (12)는 데이터출력버퍼를 나타내고 있다. 또, ADD는 어드레스신호, W­Data는 메모리어레이(2)에 기입되는 기입데이터, R­Data는 메모리어레이(2)로부터 판독되는 판독데이터를 나타내고 있다.
양 어드레스디코더(4),(6) 및 레지스터(8)에는, 클록신호 CLK가 입력된다. 또, 양 어드레스디코더(4),(6)에는, 도시하지 않은 커맨드 등의 제어신호가 입력되고, 이로써 기동／동작정지가 제어된다.
본 실시형태에서는, 데이터기입전용 어드레스디코더(6)에 의한 어드레스지정을 소정 시간 지연시키는 본 발명의 지연부의 일예로서, FIFO방식의 반도체메모리(14) (이하, FIFO메모리라고 함)가, 기입전용 어드레스디코더(6)의 입력측에 접속되어 있다. 이 FIFO메모리(14)와 기입전용 어드레스디코더(6)에 의하여, 본 발명의 기입디코딩부가 구성된다.
FIFO메모리(14)는, 최소한 어드레스신호 ADD가 한번에 입력가능한 소정 비트수의 단위메모리단(段)을, 소정 단 접속한 구성으로 이루어져 있다. 통상, 이 단위메모리단은, 시프트레지스터로 구성된다. 또, 그 단수(段數)는, 당해 반도체 기억장치가 사용되는 RMW 동작사양에 따라서, 상정(想定)되는 최대지연시간이 얻어지는 정도로 설정된다.
이 FIFO메모리(14)에는, 도시하지 않은 포인터단자가 배설되어 있고, 이것에입력되는 포인터신호에 따라서, 어드레스신호 ADD를 격납하는 단위메모리단의 시점(기입포인터 Pw)과, 어드레스신호 ADD를 기입전용 어드레스디코더(6)측에 출력하는 종점(판독포인터 Pr)을 임의로 설정할 수 있다. 그리고, 기입포인터 Pw와 판독포인터 Pr의 어느 한쪽을 설정가능하게 해도 된다.
FIFO메모리(14)는, 도시하지 않은 커맨드 등의 제어신호에 의한 지시를 받아, 그 기동／동작정지가 전환된다.
다음에, 이와 같이 구성된 반도체 기억 장치의 RMW 동작에 대하여, 도 6의 타이밍차트를 참조하면서 설명한다.
도 6 상단에는, 클록신호 CLK에 동기한 커맨드 및 입출력데이터를 나타내고(이하, 편의상, 외부클록동작이라고 함), 하단에는 외부로부터의 클록신호 CLK에 동기하여 실행되는 내부동작을 나타낸다. 커맨드는, 어드레스신호 ADD 외에, RMW 동작, 통상의 데이터 판독 또는 기입이라고 하는 제어정보가 포함된다.
내부동작의 차트중, 부호 A0, A1, …는 메모리 어레이(2)내의 어드레스번호를 나타내고, 이 어드레스번호가 붙여진 각 메모리 셀에 대하여, 각 클록신호 CLK마다, 커맨드내의 어드레스신호 ADD가 복호화되고(Ad­Dec), 기억데이터가 판독된(mem­R) 후, 출력된다(D­out). 이 데이터출력 후, 다음의 수 클록구간 (여기서는, 3클록구간)내에, 3DCG의 음면처리의 일환으로서 z어드레스가 비교처리되고, 처리 후의 데이터가 다음의 1클록구간에서 메모리 어레이(2)내에 취입되어, 최초에 격납되어 있던 동일 어드레스상에 수정기입된다(mem­W). 그리고, 이 RMW 동작은, 클록신호 CLK로 1펄스씩 시프트하면서, 각 어드레스에 대하여 연속적으로 끊임없이 반복된다.
또, 외부클록동작에 있어서도, 커맨드 RW0­R, RW1­R, …, RW6­W, RW7­W, …, 출력데이터 R0, R1, …, 및 입력데이터 W0, W1, …가, 끊임없이 연속하여 입력 또는 출력된다.
이와 같은 끊임없는 연속처리가 가능한 이유에 대하여, 다음에, 순서에 따라서 설명한다.
최초의 6개의 커맨드 RW0­R ∼ RW5­R에 따라서, 순차, 판독전용 어드레스디코더(4)에 의하여 메모리 어레이(2)내의 어드레스 A0∼A5가 지정되어(Ad­Dec), 데이터가 판독되고(mem­R), 그리고 출력된다(D­out). 따라서, 데이터출력 D­Out에는, 커맨드입력에 3클록구간 지연되어, 출력데이터 R0, R1, …가 출력된다.
다음의 커맨드 RW6­W이후는, 데이터판독시 외에, 데이터기입시의 어드레스가 동시 지정된다. 즉, 최초의 커맨드 RW6­W에 의하여 직후의 클록구간 A에서, 기입전용 어드레스디코더(6)에 의하여 수정기입선의 어드레스 A0가 지정되고, 동시에, 판독전용 어드레스디코더(4)에 의하여 다음의 데이터 판독시의 어드레스 A6가 지정된다.
이들의 어드레스지정에 따라서, 다음의 클록구간 B에서는, 먼저 판독데이터 R0를 메모리외부에서 비교처리함으로써 얻어진 기입데이터 W0가 원래의 어드레스 A0에 수정기입되는 한편, 새로운 판독데이터 R6가 메모리 어레이(2) 내의 어드레스 A6로부터 판독된다.
한편, 이 동일 클록구간 B내에서는, 상기한 클록구간 A과 동일하게 하여, 다음의 데이터기입시의 어드레스 A1와, 다음의 데이터 판독시의 어드레스 A7가 동시 지정된다. 데이터 판독 어드레스 및 데이터 기입 어드레스의 동시 지정은 데이터 판독과 데이터기입동작 사이에, 예를 들면 동일 행 (워드라인)에서의 상기 지연량과 정확하게 열어드레스 (열라인)를 시프트함으로써 가능하다.
그 이후의 각 클록구간에서는, 클록구간 B과 동일하게 하여, 2번의 어드레스 지정과 데이터의 판독 및 기입이, 1클록구간이라고 하는 짧은 시간에 실행된다.
그러므로, 도 6 상단에 나타낸 외부클록동작으로 보면, 커맨드입력, 데이터출력 D­Out, 데이터입력 D­In이 끊임없이 반복된다.
그리고, 통상의 데이터 판독 또는 기입시에는, 상기 예에서는 커맨드의 지정(다른 제어신호라도 가능)에 의하여, FIFO메모리(14)의 동작이 정지되고, 양 디코더(4),(6)의 어느 한쪽이 기동된다. 그러므로, 공통입력으로부터 들어온 어드레스신호 ADD가 기동된 디코더에서 복호화되어, 메모리 어레이(2)의 어드레스지정이 행해진 후, 이것에 대하여 데이터기입 또는 판독이 실행된다.
이와 같이, 본 발명의 반도체 기억 장치에서는, 커맨드 대기구간을 없애는 것 등을 위하여 입출력을 분리한 것 외에, 핀 수 삭감을 위하여 데이터 판독용과 기입용어드레스디코더(4),(6)의 입력을 공통화하고, 양 어드레스디코더(4),(6)에 의한 메모리 어레이(2)에의 어드레스지정을, 데이터 판독시보다 기입시에 지연시키는 FIFO메모리(14) (지연수단)를 배설하고 있다.
이로써, 데이터 판독시와 기입시의 어드레스지정, 또 종래는 2클록구간 필요했던 메모리 어레이(2) 내에서의 데이터 판독과 데이터기입을, 동일 클록구간에서행할 수 있다.
따라서, RMW 동작이 종래의 2배 정도 고속화되고, 예를 들면 3DCG의 z버퍼로서 최적의 반도체 기억 장치가 실현된다.
특히, 이 지연수단으로서, 본 실시형태에서는 FIFO메모리(14)를 디지탈딜레이라인으로서 사용하고 있으며, 그 단위메모리단수를 임의로 변경할 수 있고, RMW동작에 대하여 극한까지 고성능화를 추구하는 한편, 사양변경 등에 대처할 수 있다고 하는 유연성을 높이고 있다.
제2 실시형태
본 실시형태는, 본 발명에 있어서의 지연부의 다른 구성예로서, 상기한 제1 실시형태의 FIFO메모리(14)에 대신하여, 다단구성의 시프트레지스터를 사용한 경우이다.
도 7은, 본 실시형태에 관한 반도체 기억 장치의 일예로서, 그 개략구성을 나타낸 블록도이다. 여기서는, 상기한 제1 실시형태와 동일 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다. 또, 타이밍차트도 도 6과 변함이 없으므로, 전체의 동작설명은 생략한다.
도 7에 나타낸 지연부로서의 시프트레지스터(16)는, 최소한 어드레스신호 ADD가 한번에 입력가능한 소정 비트수의 단위레지스터단을, 소정 단 횡배열로 접속힌 구성으로 되어 있다. 통상, 이 단위레지스터단의 단수는, 당해 반도체 기억 장치가 사용되는 RMW 동작사양에 따라서 미리 결정되어 있다.
따라서, 제1 실시형태의 FIFO메모리(14)와 같이 지연시간의 변경이 용이하지는 않지만, 예를 들면, 데이터를 시프트시키는데 디코더(4),(6)측과는 다른 클록신호를 사용하고, 이 주파수를 변화시킴으로써 지연시간의 변경이 가능하다. 이 경우, 시프트레지스터(16)의 최종단의 출력을 디코더(4),(6)측의 클록신호 CLK와 동기시킬 필요가 있다.
제3 실시형태
본 실시형태는, 지연수단을 배설하지 않고, 그 대신에 어드레스 입력을 2입력으로 하고, 동일 어드레스에 대한 시간적 지연정보를 어드레스신호 자체에 부여한 경우이다.
도 8은, 본 실시형태에 관한 반도체 기억 장치의 개략구성을 나타낸 블록도이다. 여기서도, 상기한 제1 실시형태와 동일 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다. 또, 타이밍차트도 도 6과 변함이 없으므로, 전체의 동작설명은 생략한다.
앞에 설명한 제1, 2 실시형태는, 핀 수 삭감을 위하여 어드레스 입력단자를 데이터 판독시와 기입시로 공통화한 것이었다.
이에 대하여, 본 실시형태에서는, 어드레스신호의 입력을 데이터 판독시와 기입시와로 구분한 구성으로 하고 있다. 이것은, 핀 수 증설에 여유가 있는 등의 경우에 적합하고, 어드레스 입력을 데이터 판독시와 기입시와로 구분함으로써, 지연수단을 생략하여 구성을 간략화한 것이다.
즉, 도 8에 나타낸 바와 같이, 판독 어드레스신호 R­ADD가, 레지스터(8a)를 통하여 판독전용 어드레스디코더(4)에 입력가능하게 접속되고, 기입 어드레스신호W­ADD가, 다른 레지스터(8b)를 통하여 기입전용 어드레스디코더(6)에 입력가능하게 접속되어 있다.
이 경우, 기입 어드레스신호 W­ADD는, 동일 어드레스에 대하여, 판독 어드레스신호 R­ADD에 대하여 수 클록구간 (도 6의 동작에서는, 6클록구간)만큼 미리 지연시키고 있다.
따라서, 제1 실시형태의 경우와 동일하게, 어느 클록구간을 보면, 새로운 어드레스와, 수 클록구간 전에 판독되어 비교처리후의 데이터를 수정기입할 때의 어드레스에 대하여, 어드레스지정을 중복하여 할 수 있고, 또 동일 구간에 직전의 구간에서 지정된 어드레스에 대하여 데이터의 판독과 기입을 실행할 수 있고, RMW 동작의 고속성을 극한까지 높이는 것이 가능하다.
이상 설명한 바와 같이, 본 발명에 관한 반도체 기억 장치에 의하면, 커맨드대기구간을 없애는 것 등을 위하여 입출력을 분리하고, 데이터 판독용과 기입용 어드레스디코더를 별개로 배설하고, 그 기입측의 어드레스지정을 판독측으로부터 소정 시간만큼 지연시키는 수단(지연부)을 가지고 있으므로, RMW 동작 (2번의 어드레스지정, 데이터 판독, 데이터기입, 데이터입출력)을 1클록구간에서 실행하는 것이 가능하다. 그러므로, RMW 동작이 종래의 2배 정도 고속화되어, 3DCG의 묘화성능 등을 극한까지 높일 수 있다.
또, 데이터 판독용과 기입용 어드레스디코더의 입력공통화가 가능하고, 이로써 어드레스 입력 핀 수를 반감할 수 있다.
또한, 지연부로서 선입선출방식의 메모리를 사용하면, 지연시간의 변경이 가능하다.
이상으로부터, 클록동기로 동작하는 메모리에 관하여, 데이터기입과 판독의 동작을 동일한 클록구간내에서 행하는 것을 가능하게 하고, 고속의 RMW 동작이 연속적으로 가능한 반도체 기억 장치를 제공하는 것이 가능하게 된다. 이 결과, 예를 들면 3DCG의 음면처리의 고속성이 현저하게 향상된다.
따라서, RMW 동작의 효과는 종래기술의 동작의 2배로 상승하고, 예를 들면 3DCG용 버퍼로서 최적의 반도체 기억 장치를 실현할 수 있다.

Claims (5)

  1. 데이터의 RMW 동작이 가능한 회로에 있어서,
    복수의 메모리 셀을 구비하는 메모리 셀 어레이;
    판독 어드레스 및 기입 어드레스를 수신하는 어드레스 수신 회로;
    상기 어드레스 수신 회로로부터 판독 어드레스를 수신하고, 상기 수신된 판독 어드레스를 디코딩하며, 상기 디코딩된 판독 어드레스를 출력하여 상기 복수의 메모리 셀 중 하나로부터 데이터를 판독하는 판독 어드레스 디코딩 회로로서, 상기 메모리 셀 어레이는 상기 디코딩된 판독 어드레스에 의하여 지정된 어드레스에서 데이터를 출력하는 판독 어드레스 디코딩 회로;
    상기 메모리 셀 어레이로부터 출력된 상기 데이터를 소정의 수정 방식으로 수정하고, 상기 수정된 데이터를 상기 메모리 셀 어레이에 입력하는 데이터 수정 회로;
    상기 어드레스 수신 회로로부터 복수의 기입 어드레스를 연속적으로 수신하고, 소정의 지연 시간 동안 지연시키는 어드레스 지연 회로; 및
    상기 어드레스 지연 회로로부터 기입 어드레스를 수신하고, 상기 수신된 기입 어드레스를 디코딩하여 상기 데이터 수정 회로로부터 상기 수정된 데이터를 기입하는 기입 어드레스 디코딩 회로로서, 상기 메모리 셀 어레이는 상기 디코딩된 기입 데이터에 의하여 지정된 어드레스에서 상기 수정된 데이터를 격납하는 기입 어드레스 디코딩 회로
    를 포함하며,
    상기 판독 어드레스는 각각 상기 판독 어드레스 디코딩 회로에서 디코딩하고, 판독 메모리 액세스 동작 및 상기 메모리 셀 어레이로부터의 상기 데이터 출력은 소정 시간 동안 실행되고,
    상기 기입 어드레스는 각각 상기 기입 어드레스 디코딩 회로에서 디코딩하고, 기입 메모리 액세스 동작 및 상기 메모리 셀 어레이로의 상기 데이터 격납은 상기 소정 시간 동안 실행되고,
    상기 어드레스 수신 회로를 통하여 상기 판독 어드레스 디코딩 회로에 복수의 판독 어드레스가 연속적으로 입력되고, 상기 어드레스 수신 회로를 통하여 상기 어드레스 지연 회로에 복수의 기입 어드레스가 연속적으로 입력되고,
    상기 어드레스 지연 회로에 입력된 상기 복수의 기입 어드레스는 상기 기입어드레스 디코딩 회로에 연속적으로 출력되어 상기 소정의 지연 시간만큼 지연되며,
    상기 소정의 지연시간은 상기 연속적인 복수의 판독 어드레스의 수에 의하여 설정되고, 각 수정 시간은 상기 데이터 수정 회로에서 설정되는
    데이터의 RMW 동작이 가능한 회로.
  2. 제1항에 있어서,
    동작을 실행하는 상기 소정 시간은 상기 메모리 셀 어레이의 동작의 하나의 클록 시간인 데이터의 RMW 동작이 가능한 회로.
  3. 제2항에 있어서,
    상기 어드레스 지연 회로는 상기 클록 시간과 동기하여 동작하고, 상기 지연시간에 대응하는 상기 복수의 기입 어드레스를 격납하는 용량을 가지는 FIFO형 메모리 회로를 포함하는 데이터의 RMW 동작이 가능한 회로.
  4. 제2항에 있어서,
    상기 어드레스 지연 회로는 복수의 연속의 레지스터를 포함하며, 상기 복수의 레지스터 각각은 상기 클록 시간 및 상기 지연 시간에 대응하는 상기 레지스터의 수에 동기하여 동작하는 데이터의 RMW 동작이 가능한 회로.
  5. 데이터의 RMW 동작이 가능한 회로에 있어서,
    복수의 메모리 셀을 구비하는 메모리 셀 어레이;
    판독 어드레스를 수신하고, 상기 수신된 판독 어드레스를 디코딩하며 상기 디코딩된 판독 어드레스를 생성하여 상기 복수의 메모리 셀 중 하나로부터 데이터를 판독하는 판독 어드레스 디코딩 회로로서, 상기 메모리 셀 어레이는 상기 디코딩된 판독 어드레스에 의해 지정된 어드레스에서 데이터를 출력하는 판독 어드레스디코딩 회로;
    상기 메모리 셀 어레이로부터 출력된 상기 데이터를 소정의 수정 방식으로 수정하고, 상기 수정된 데이터를 상기 메모리 셀 어레이에 입력하는 데이터 수정회로;
    기입 어드레스를 수신하고, 상기 수신된 기입 어드레스를 디코딩하며 상기 디코딩된 기입 어드레스를 생성하여 상기 데이터 수정 회로로부터 상기 수정된 데이터를 기입하는 기입 어드레스 디코딩 회로로서, 상기 메모리 셀 어레이는 상기 디코딩된 기입 데이터에 의해 지정된 어드레스에 상기 수정된 데이터를 격납하는 기입 어드레스 디코딩 회로
    를 포함하며,
    상기 판독 어드레스는 각각 상기 판독 어드레스 디코딩 회로에서 디코딩하고, 판독 메모리 액세스 동작 및 상기 메모리 셀 어레이로부터의 상기 데이터 출력은 클록 시간 동안 실행되고,
    상기 기입 어드레스는 각각 상기 기입 어드레스 디코딩 회로에서 디코딩하고, 기입 메모리 액세스 동작 및 상기 메모리 셀 어레이로의 상기 데이터 격납은 상기 클록 시간 동안 실행되고,
    상기 판독 어드레스 디코딩 회로에 복수의 판독 어드레스가 연속적으로 입력되고, 상기 복수의 판독 어드레스의 입력으로부터 소정의 지연 시간 후, 상기 기입 어드레스 디코딩 회로에 복수의 기입 어드레스가 연속적으로 입력되며,
    상기 소정의 지연 시간은 상기 연속적인 복수의 판독 어드레스의 수에 의하여 설정되고, 각 수정 시간은 상기 데이터 수정 회로에서 설정되는
    데이터의 RMW 동작이 가능한 회로.
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