JP2010033659A - 情報処理システムおよび半導体記憶装置 - Google Patents

Abstract

【課題】高速データ転送と低レイテンシを両立する情報処理システムを提供する。
【解決手段】情報処理装置ＣＰＵ＿ＣＨＩＰとランダムアクセスメモリＭＥＭ０とが接続された情報処理システムにおいて、ＣＰＵ＿ＣＨＩＰで実行しているプログラムに対応して、ＣＰＵ＿ＣＨＩＰとＭＥＭ０間のデータ信号ＤＱ［３１：０］およびデータ同期信号ＤＱＳ［３：０］の入力・出力データ幅を設定によって変更可能にする。例えば、ＤＱ［３１：０］およびＤＱＳ［３：０］の全てを入出力共用に設定したり、一部を入力専用に、他の一部を出力専用に設定する。このような設定は、ＣＰＵ＿ＣＨＩＰが、ピンレジスタセット命令と共に所定の設定値をピンレジスタＰＮＲＥＧに送信することで行われる。
【選択図】図１

Description

本発明は、情報処理システムおよび半導体記憶装置に関し、特に、ランダムアクセスメモリや、それを制御する情報処理装置を含んだシステムに適用して有益な技術に関する。

例えば、特許文献１には、ＤＭＡテストの時間短縮および検査精度の向上を狙った半導体記憶装置が記載されている。具体的には、低周波数で検査を行う際には、ＩＯ端子を入出力端子（コモンモード）として動作させ、高周波数で検査を行う際には、ＩＯ端子の一部を入力端子、他の一部を出力端子（セパレートモード）として動作させる。また、特許文献２には、メモリコントローラ側における読み出しデータのスキューの低減を狙った半導体記憶装置が記載されている。具体的には、ＩＯコモンモードとＩＯセパレートモードを備え、ＩＯセパレートモードでは、アドレス端子からデータ入力を行い、ＩＯ端子からデータ出力を行うように動作する。また、特許文献３には、３Ｄコンピュータグラフィックス用バッファ向けに高速なリードモディファイライトを可能にする半導体記憶装置が記載されている。具体的には、読み出し／書き込みで独立にデータ入出力可能なメモリアレイと、読み出し用のアドレス信号をデコードしてメモリアレイに出力する回路と、この読み出し用のアドレス信号を所定クロック数遅延させた後に書き込み用のアドレス信号としてデコードし、それをメモリアレイに出力する回路とを設ける。
特開２００５−２３５２４８号公報 特開平１０−５００５４号公報 特開平１０−６４２５７号公報

本願発明者等は、本願に先立って、情報処理装置とランダムアクセスメモリとから構成される情報処理システムでの動作について検討を行った。

ランダムアクセスメモリには、特に限定されないが情報処理装置で処理する通信制御用プログラムや、ＭＰＥＧ、ＪＰＥＧおよびグラフィックスなどのメディヤ処理向けプログラムおよびデータが格納されている。通信制御プログラムに関して、情報処理装置（例えばＣＰＵ：Central Processing Unit）は、ランダムアクセスメモリに格納されている通信制御用命令を読み出し、通信制御を行う。この際には、ランダムアクセスメモリからの命令の読み出しが頻繁に発生することになる。一方、ＭＰＥＧ、ＪＰＥＧおよびグラフィックスなどのメディヤ処理向けプログラムに関して、情報処理装置は、ランダムアクセスメモリに格納されている、これらのプログラムの命令およびデータを読み出し、情報処理装置内部で所定の命令に従ってデータを加工し、そのデータをランダムアクセスメモリへ書きこむ。この際には、ランダムアクセスメモリからのデータの読み出しと書き込みが交互に、頻繁に発生することになる。

したがって、メディヤ処理向けプログラムを高速に動作させるには、データ読み出しと書き込みが交互に発生した際のデータ転送速度が重要となり、通信制御向けプログラムを高速に動作させるには、１回のデータ読み出しが終了するまでのレイテンシが重要となる。データ信号が双方向になっている、つまりデータ信号が双方向バッファで制御されているランダムアクセスメモリでは、そのランダムアクセスメモリへ、頻繁に、データ読み出しと書き込みが交互に発生した場合に、双方向バッファの切り替え時間が多発し、データ転送速度が劣化してしまう。すなわち、従来の一般的に知られているランダムアクセスメモリでは、情報処理装置で実行しているプログラムに柔軟に対応して、高速データ転送と低レイテンシを実現することが困難となっている。

こうした中、前述した特許文献１、特許文献２には、テスト時間の短縮や読み出しデータスキューの低減を目的とした半導体記憶装置が示されている。ただし、これらは、所望の目的に特化した構成となっているため、前述したようなプログラム処理の効率化を図れるような構成にはなっていない。また、特許文献３の半導体記憶装置を用いると、同一アドレスに対するリードモディファイライトは効率的に実現可能となるが、前述したような各種プログラム処理に応じて柔軟に効率化を図るようなことは困難となっている。

そこで、本発明の目的の一つは、情報処理装置で実行しているプログラムに柔軟に対応して、高速データ転送と低レイテンシを両立する情報処理システムおよび半導体記憶装置を提供することである。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

すなわち、代表的なものの概要は、情報処理装置とランダムアクセスメモリとが接続された構成において、情報処理装置で実行しているプログラムに対応して、ランダムアクセスメモリのデータ信号線を、読み出しおよび書き込みデータ共用へ設定したり、読み出し専用と書き込み専用へ設定したり、変更できるようにする。その際、変更するための命令は情報処理装置からランダムアクセスメモリへ送信し、ランダムアクセスメモリはその命令に従って切り替えると良い。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、高速データ転送と低レイテンシを両立する情報処理システムおよび半導体記憶装置が実現可能になる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下の実施の形態において各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。

（実施の形態１）
本発明を適用した第１の実施の形態である情報処理システムについて、図１〜図９を用いて説明する。

図１は、本発明の実施の形態１による情報処理システムにおいて、その構成の一例を示すブロック図である。図１に示す情報処理システムは、情報処理装置ＣＰＵ＿ＣＨＩＰと、ランダムアクセスメモリＭＥＭ０から構成される。ランダムアクセスメモリＭＥＭ０は、特に限定はされないが、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）を例として、以下におのおのについて説明する。

情報処理装置ＣＰＵ＿ＣＨＩＰは、情報処理回路ＣＰＵ０，ＣＰＵ１，ＣＰＵ２，ＣＰＵ３と、メモリ制御回路ＭＣＯＮから構成されている。情報処理装置ＣＰＵ＿ＣＨＩＰは、メモリ制御回路ＭＣＯＮを介して、ランダムアクセスメモリＭＥＭ０へ接続され、データ通信を行う。ランダムアクセスメモリＭＥＭ０は、クロック生成回路ＣＧＥＮ、モードレジスタＭＲＥＧ、拡張モードレジスタＥＲＥＧ、アドレスバッファＡＤＤ＿ＢＵＦ、コマンドデコーダＣＭＤ＿ＤＥＣ、ピンレジスタＰＮＲＥＧ、ＩＯバッファＩＯＢＵＦ、温度センサＴＨＭＯ、リフレッシュ制御回路ＲＥＦＣ、制御回路ＣＮＴ＿ＬＯＧ、ライトデータバッファＷＤＬＡＴ、リードデータバッファＲＤＬＡＴ、データ制御回路ＤＡＴＡ＿ＣＴＬ、クロック同期回路ＤＬＬ、メモリバンクＢＫ０〜ＢＫ７から構成される。

各メモリバンクＢＫ０〜ＢＫ７は、ロウアドレスラッチ回路ＲＡＤ＿ＬＴ、カラムアドレスラッチ回路ＣＡＤ＿ＬＴ、ロウデコーダＲＯＷ＿ＤＥＣ、カラムデコーダＣＯＬ＿ＤＥＣ、センスアンプブロックＳＡ＿ＢＬＫ、メモリアレイＭＡＲＹから構成される。ＣＰＵ＿ＣＨＩＰとＭＥＭ０の間は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、アドレス信号ＡＤＤ［１６：０］、コマンド信号ＣＯＭ、データマスク信号ＤＭ［３：０］、データ信号ＤＱ［３１：０］、およびデータ同期信号ＤＱＳ［３：０］で接続される。

クロック生成回路ＣＧＥＮは、ランダムアクセスメモリＭＥＭ０へ入力されたＣＬＫから内部クロック信号ＩＮＣＬＫを生成する。このＩＮＣＬＫは、ＭＥＭ０を構成する各ブロックで利用される。クロック同期回路ＤＬＬは、入力されたＣＬＫと同期したデータクロック信号ＤＣＬＫを出力する。モードレジスタＭＲＥＧでは、特に限定されないが、データ読み出しレイテンシ、バースト長などを設定でき、拡張モードレジスタＥＲＥＧでは、特に限定されないが、出力バッファの駆動能力、セルフリフレッシュの温度範囲、クロック同期回路ＤＬＬの有効/無効などを設定できる。

ピンレジスタＰＮＲＥＧでは、データ信号ＤＱ［３１：０］の入出力方向とビット幅の設定が可能である。特に限定されないが、例えば以下に示す４種類の設定が可能となっている。
（設定１）データ信号ＤＱ［３１：０］のすべてを入出力信号に設定し、またデータ同期信号ＤＱＳ［３：０］も入出力信号に設定する。
（設定２）データ信号ＤＱ［３１：１６］を入力専用信号に設定し、データ信号ＤＱ［１５：０］を出力専用信号に設定し、また、データ同期信号ＤＱＳ［３：２］を入力専用信号に設定し、データ同期信号ＤＱＳ［１：０］を出力専用信号に設定する。
（設定３）データ信号ＤＱ［３１：８］を入力専用信号に設定し、データ信号ＤＱ［７：０］を出力専用信号に設定し、また、データ同期信号ＤＱＳ［３：１］を入力専用信号に設定し、データ同期信号ＤＱＳ［０］を出力専用信号に設定する。
（設定４）データ信号ＤＱ［３１：２４］を入力専用信号に設定し、データ信号ＤＱ［２３：０］を出力専用信号に設定し、また、データ同期信号ＤＱＳ［３］を入力専用信号に設定し、データ同期信号ＤＱＳ［２：０］を出力専用信号に設定する。

次に図１の情報処理システムの動作例について説明する。

＜電源投入直後の動作説明＞
図２は、図１の情報処理システムにおいて、その電源投入直後の動作例を示すフロー図である。まず、Ｔ１の期間（ＰｗＯＮ）でランダムアクセスメモリＭＥＭ０へ電源投入を行い、Ｔ２の期間（Ｒｅｓｅｔ）でリセットを行う。リセットの方法は特に限定されないが、それぞれの内蔵回路で自動的にリセットを行う方法でも、あるいは、外部にリセット端子を持ち、このリセット信号によってリセット動作を行う方法でも、情報処理装置ＣＰＵ＿ＣＨＩＰからコマンド信号ＣＯＭを介して、リセット命令をＭＥＭ０へ入力しリセットを行う方法としても良い。

リセットが解除されたＴ３の期間（ＰｒｅＡｌｌ）では、情報処理装置ＣＰＵ＿ＣＨＩＰからコマンド信号ＣＯＭを介して、プリチャージオール命令ＰＡＬＬがコマンドデコーダＣＭＤ＿ＤＥＣへ入力される。ＣＭＤ＿ＤＥＣは、このプリチャージオール命令ＰＡＬＬを解読し、全メモリバンクＢＫ０〜ＢＫ７へプリチャージ動作を行うことを制御回路ＣＮＴ＿ＬＯＧに指示する。ＣＮＴ＿ＬＯＧは、ＣＭＤ＿ＤＥＣからの指示に従い、全メモリバンクＢＫ０〜ＢＫ７へプリチャージ動作を行う。Ｔ３の期間が終了した後のＴ４の期間（Ｒｅｆｒｅｓｈ）では、情報処理装置ＣＰＵ＿ＣＨＩＰからコマンド信号ＣＯＭを介して、リフレッシュ命令ＲＥＦがコマンドデコーダＣＭＤ＿ＤＥＣへ入力される。ＣＭＤ＿ＤＥＣは、このリフレッシュ命令ＲＥＦを解読し、全メモリバンクＢＫ０〜ＢＫ７へリフレッシュ動作を行うことを制御回路ＣＮＴ＿ＬＯＧに指示する。ＣＮＴ＿ＬＯＧは、ＣＭＤ＿ＤＥＣからの指示に従い、全メモリバンクＢＫ０〜ＢＫ７へリフレッシュ動作を行う。

Ｔ４の期間が終了した後のＴ５の期間（ＭＲＳｅｔ）では、情報処理装置ＣＰＵ＿ＣＨＩＰからコマンド信号ＣＯＭを介して、モードレジスタセット命令ＭＲＳがコマンドデコーダＣＭＤ＿ＤＥＣへ入力され、またモードレジスタＭＲＥＧへのモード設定値は、アドレス信号ＡＤＤを介してアドレスバッファＡＤＤ＿ＢＵＦへ入力される。ＣＭＤ＿ＤＥＣは、このモードレジスタセット命令ＭＲＳを解読し、モードレジスタＭＲＥＧに向けたモード設定値の設定を制御回路ＣＮＴ＿ＬＯＧに指示する。ＣＮＴ＿ＬＯＧは、ＣＭＤ＿ＤＥＣからの指示に従い、アドレスバッファＡＤＤ＿ＢＵＦを介して、モード設定値をモードレジスタＭＲＥＧに設定する。

Ｔ５の期間が終了した後のＴ６の期間（ＥＲＳｅｔ）では、情報処理装置ＣＰＵ＿ＣＨＩＰからコマンド信号ＣＯＭを介して、拡張レジスタセット命令ＥＭＲＳがコマンドデコーダＣＭＤ＿ＤＥＣへ入力され、また拡張レジスタＥＲＥＧへのレジスタ設定値はアドレス信号ＡＤＤを介してアドレスバッファＡＤＤ＿ＢＵＦへ入力される。ＣＭＤ＿ＤＥＣは、この拡張レジスタセット命令ＥＭＲＳを解読し、拡張レジスタＥＲＥＧに向けたレジスタ設定値の設定を制御回路ＣＮＴ＿ＬＯＧに指示する。ＣＮＴ＿ＬＯＧは、ＣＭＤ＿ＤＥＣからの指示に従い、アドレスバッファＡＤＤ＿ＢＵＦを介して、レジスタ設定値を拡張レジスタＥＲＥＧに設定する。

Ｔ６の期間が終了した後のＴ７の期間（ＰＮＳｅｔ）では、情報処理装置ＣＰＵ＿ＣＨＩＰからコマンド信号ＣＯＭを介して、ピンレジスタセット命令ＰＮＲＳがコマンドデコーダＣＭＤ＿ＤＥＣへ入力され、ピンレジスタＰＮＲＥＧへの設定値はアドレス信号ＡＤＤを介してアドレスバッファＡＤＤ＿ＢＵＦに入力される。ＣＭＤ＿ＤＥＣは、このピンレジスタセット命令ＰＮＲＳを解読し、ピンレジスタＰＮＲＥＧに向けたピン設定値の設定を制御回路ＣＮＴ＿ＬＯＧに指示する。ＣＮＴ＿ＬＯＧは、ＣＭＤ＿ＤＥＣからの指示に従い、アドレスバッファＡＤＤ＿ＢＵＦを介して、ピン設定値をピンレジスタＰＮＲＥＧに設定する。Ｔ７の期間が終了した後のＴ８の期間（Ｉｄｌｅ）以降は、ランダムアクセスメモリＭＥＭ０はアイドル状態となり、情報処理装置ＣＰＵ＿ＣＨＩＰからのリクエストを待つ状態となる。

＜ピンレジスタＰＮＲＥＧへのレジスタ値を設定する動作の説明＞
図２に示したＴ８の期間（Ｉｄｌｅ）以降にも、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０のピンレジスタＰＮＲＥＧへレジスタ値を再設定することができる。図３は、図１の情報処理システムにおいて、そのピンレジスタＰＮＲＥＧへ設定を行う際の動作例を示す波形図である。

図３においては、まず、コマンド信号ＣＯＭからピンレジスタセット命令ＰＮＲＳが入力され、アドレス信号ＡＤＤとしてＡ１３（ＡＤＤ［１３］）＝ＬｏｗおよびＡ１２（ＡＤＤ［１２］）＝Ｈｉｇｈが入力されている。これらはクロック信号ＣＬＫの立ち上がりで、ランダムアクセスメモリＭＥＭ０へ取り込まれ、ピンレジスタＰＮＲＥＧにおいてＡ１３＝ＬｏｗおよびＡ１２＝Ｈｉｇｈのレジスタ値が設定される。この場合、ピンレジスタＰＮＲＥＧに設定されたレジスタ値に従い、ＩＯバッファＩＯＢＵＦは、データ信号ＤＱ[３１:１６]を入力専用信号に設定し、データ信号ＤＱ[１５:０]を出力専用信号に設定し、また、データ同期信号ＤＱＳ[３：２]を入力専用信号に設定し、データ同期信号ＤＱＳ[１：０]を出力専用信号に設定する。

次いで、コマンド信号ＣＯＭからピンレジスタセット命令ＰＮＲＳが入力され、アドレス信号ＡＤＤとしてＡ１３＝ＨｉｇｈおよびＡ１２＝Ｌｏｗが入力されている。これらはクロック信号ＣＬＫの立ち上がりで、ランダムアクセスメモリＭＥＭ０へ取り込まれ、ピンレジスタＰＮＲＥＧにおいてＡ１３＝ＨｉｇｈおよびＡ１２＝Ｌｏｗのレジスタ値が設定される。この場合、ピンレジスタＰＮＲＥＧに設定されたレジスタ値に従い、ＩＯバッファＩＯＢＵＦは、データ信号ＤＱ[３１:８]を入力専用信号に設定し、データ信号ＤＱ[７:０]を出力専用信号に設定し、また、データ同期信号ＤＱＳ[３：１]を入力専用信号に設定し、データ同期信号ＤＱＳ[０]を出力専用信号に設定する。

続いて、コマンド信号ＣＯＭからピンレジスタセット命令ＰＮＲＳが入力され、アドレス信号ＡＤＤとしてＡ１３＝ＬｏｗおよびＡ１２＝Ｌｏｗが入力されている。これらはクロック信号ＣＬＫの立ち上がりで、ランダムアクセスメモリＭＥＭ０へ取り込まれ、ピンレジスタＰＮＲＥＧにおいてＡ１３＝ＬｏｗおよびＡ１２＝Ｌｏｗのレジスタ値が設定される。この場合、ピンレジスタＰＮＲＥＧに設定されたレジスタ値に従い、ＩＯバッファＩＯＢＵＦは、データ信号ＤＱ［３１：０］のすべてを入出力信号に設定し、またデータ同期信号ＤＱＳ［３：０］も入出力信号に設定する。

次いで、コマンド信号ＣＯＭからピンレジスタセット命令ＰＮＲＳが入力され、アドレス信号ＡＤＤとしてＡ１３＝ＨｉｇｈおよびＡ１２＝Ｈｉｇｈが入力されている。これらはクロック信号ＣＬＫの立ち上がりで、ランダムアクセスメモリＭＥＭ０へ取り込まれ、ピンレジスタＰＮＲＥＧにおいてＡ１３＝ＨｉｇｈおよびＡ１２＝Ｈｉｇｈのレジスタ値が設定される。この場合、ピンレジスタＰＮＲＥＧに設定されたレジスタ値に従い、ＩＯバッファＩＯＢＵＦは、データ信号ＤＱ[３１:２４]を入力専用信号に設定し、データ信号ＤＱ[２３:０]を出力専用信号に設定し、また、データ同期信号ＤＱＳ[３]を入力専用信号に設定し、データ同期信号ＤＱＳ[２：０]を出力専用信号に設定する。

このように、情報処理装置ＣＰＵ＿ＣＨＩＰは、ピンレジスタＰＮＲＥＧを再設定できるため、情報処理装置ＣＰＵ＿ＣＨＩＰにて実行するプログラムに応じて、高速なデータ転送が実現できるように柔軟に対応できる。

＜読み出しおよび書き込み動作の説明＞
図４は、図１の情報処理システムにおいて、読み出し動作と書き込み動作が交互に発生した場合の動作例を示すものであり、（ａ）、（ｂ）は、それぞれ異なるピンレジスタＰＮＲＥＧの設定を用いた場合の波形図である。図４（ａ）、（ｂ）では、ランダムアクセスメモリＭＥＭ０がアイドル状態の時に、情報処理装置ＣＰＵ＿ＣＨＩＰが、ＭＥＭ０に対してメモリバンク０（ＢＫ０）の読み出し命令とメモリバンク１（ＢＫ１）の書き込み命令を交互に発生している。

特に限定されないが、図４（ａ）、（ｂ）では、予め、モードレジスタＭＲＥＧにて、データ読み出しレイテンシが３に設定され、拡張モードレジスタＥＲＥＧにて、出力バッファの駆動能力がノーマルに、セルフリフレッシュ動作の温度範囲が０℃から９５℃に、クロック同期回路ＤＬＬが有効に設定される。また、図４（ａ）では、予め、モードレジスタＭＲＥＧにて、バースト長が８に設定され、図４（ｂ）では、バースト長が４に設定される。さらに、図４（ａ）では、ピンレジスタＰＮＲＥＧにて、データ信号ＤＱ[３１:１６]が入力専用信号に設定され、データ信号ＤＱ[１５:０]が出力専用信号に設定され、データ同期信号ＤＱＳ[３：２]が入力専用信号に設定され、データ同期信号ＤＱＳ[１：０]が出力専用信号に設定される。一方、図４（ｂ）では、ピンレジスタＰＮＲＥＧにて、データ信号ＤＱ[３１:０]が入出力信号に設定され、データ同期信号ＤＱＳ[３：０]も入出力信号に設定される。

このような設定において、図４（ａ）では、まず、情報処理装置ＣＰＵ＿ＣＨＩＰが、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣにバンクアクティブ命令ＡＣＴ（ＡＣＴ０）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦにバンクアドレス（ＢＫ０）およびロウアドレス（ＲＯＷ６４）を出力する。ＣＭＤ＿ＤＥＣは、このバンクアクティブ命令ＡＣＴ０を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクの活性化を指示する。ＣＮＴ＿ＬＯＧへ入力されたメモリバンク活性化の指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。ロウアドレスＲＯＷ６４は、アドレスバッファＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のロウアドレスラッチ回路ＲＡＤ＿ＬＴへ転送され、ロウデコーダＲＯＷ＿ＤＥＣによりロウアドレスＲＯＷ６４に対応した１ページ分（特に限定されないが８１９２ビット分）のメモリセルが活性化されセンスアンプブロックＳＡ＿ＢＬＫに読み出される。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣにバンクアクティブ命令ＡＣＴ（ＡＣＴ１）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦにバンクアドレス（ＢＫ１）およびロウアドレスＲＯＷ６４を出力する。ＣＭＤ＿ＤＥＣは、このバンクアクティブ命令ＡＣＴ１を解読し、制御回路ＣＮＴ＿ＬＯＧにメモリバンクの活性化を指示する。ＣＮＴ＿ＬＯＧに入力されたメモリバンク活性化の指示およびバンクアドレス（ＢＫ１）によってメモリバンク１（ＢＫ１）が選択される。ロウアドレスＲＯＷ６４は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ１のロウアドレスラッチ回路ＲＡＤ＿ＬＴに転送され、ロウデコーダＲＯＷ＿ＤＥＣによってロウアドレスＲＯＷ６４に対応した１ページ分（特に限定されないが８１９２ビット分）のメモリセルが活性化されセンスアンプブロックＳＡ＿ＢＬＫに読み出される。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣにリード命令ＲＥＡＤ（ＲＥＡＤ０）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦにバンクアドレス（ＢＫ０）およびカラムアドレスＣＯＬ３２を出力する。ＣＭＤ＿ＤＥＣは、このリード命令ＲＥＡＤ０を解読し、制御回路ＣＮＴ＿ＬＯＧにメモリバンクからのデータ読み出しを指示する。ＣＮＴ＿ＬＯＧに入力されたデータ読み出しの指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。また、データ制御回路ＤＡＴＡ＿ＣＴＬは制御回路ＣＮＴ＿ＬＯＧからのデータ読み出し指示により、メモリバンク０（ＢＫ０）のセンスアンプブロックＳＡ＿ＢＬＫからのグローバルデータ信号をリードデータバッファＲＤＬＡＴへ接続する。

カラムアドレスＣＯＬ３２は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のカラムアドレスラッチ回路ＣＡＤ＿ＬＴに転送され、カラムデコーダＣＯＬ＿ＤＥＣによってカラムアドレスＣＯＬ３２を開始アドレスとした１６バイト分のデータがメモリバンク０（ＢＫ０）のセンスアンプブロックＳＡ＿ＢＬＫから読み出され、データ制御回路ＤＡＴＡ＿ＣＴＬを介して、リードデータバッファＲＤＬＡＴへ転送される。リードデータバッファＲＤＬＡＴへは、ピンレジスタＰＮＲＥＧの値と、クロック同期回路ＤＬＬからのデータクロック信号ＤＣＬＫが入力され、これらを利用して読み出しデータ同期信号ＲＤＱＳ［１：０］が生成される。ＲＤＬＡＴ内のデータは、読み出しデータ同期信号ＲＤＱＳ［１：０］に同期して、読み出しデータ信号ＲＤ［１５：０］を通じて、ＩＯバッファＩＯＢＵＦへ転送される。これらの信号を受けて、ＩＯＢＵＦは、ＣＰＵ＿ＣＨＩＰに向けて、データ同期信号ＤＱＳ［１：０］と共に１６バイト分のデータをデータ信号ＤＱ［１５：０］から出力する。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへライト命令ＷＲＩＴ（ＷＲＩＴ１）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦにバンクアドレス（ＢＫ１）およびカラムアドレスＣＯＬ３２が入力され、以降１６バイト分の書き込みデータが、データ信号ＤＱ[３１:１６]からデータ同期信号ＤＱＳ[３:２]に同期してＩＯバッファＩＯＢＵＦへ順次出力される。ＣＭＤ＿ＤＥＣは、このライト命令ＷＲＩＴ１を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクへのデータ書き込みを指示する。

ＩＯバッファＩＯＢＵＦは、入力された書き込みデータを、書き込みデータ同期信号ＷＤＱＳ［３：２］に同期して、書き込みデータ信号ＷＤ［３１：１６］を通じてライトデータバッファＷＤＬＡＴへ転送する。また、制御回路ＣＮＴ＿ＬＯＧに入力されたデータ書き込みの指示およびバンクアドレス（ＢＫ１）によってメモリバンク１（ＢＫ１）が選択される。また、データ制御回路ＤＡＴＡ＿ＣＴＬは、制御回路ＣＮＴ＿ＬＯＧからのデータ書き込み指示により、メモリバンク１（ＢＫ１）のセンスアンプブロックＳＡ＿ＢＬＫからのグローバルデータ信号をライトデータバッファＷＤＬＡＴへ接続する。

カラムアドレスＣＯＬ３２は、アドレスバッファＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ１のカラムアドレスラッチ回路ＣＡＤ＿ＬＴへ転送され、カラムデコーダＣＯＬ＿ＤＥＣによってカラムアドレスＣＯＬ３２を開始アドレスとしたライトデータバッファＷＤＬＡＴへ格納されている１６バイト分の書き込みデータが、データ制御回路ＤＡＴＡ＿ＣＴＬを通じて、ＢＫ１のセンスアンプブロックＳＡ＿ＢＬＫへ転送され、さらに、センスアンプブロックＳＡ＿ＢＬＫを介してメモリアレイＭＡＲＹに書き込まれる。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣにリード命令ＲＥＡＤ（ＲＥＡＤ０）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦにバンクアドレス（ＢＫ０）およびカラムアドレスＣＯＬ６４を出力する。ＣＭＤ＿ＤＥＣは、このリード命令ＲＥＡＤ０を解読し、制御回路ＣＮＴ＿ＬＯＧにメモリバンクからのデータ読み出しを指示する。ＣＮＴ＿ＬＯＧに入力されたデータ読み出しの指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。また、データ制御回路ＤＡＴＡ＿ＣＴＬは、制御回路ＣＮＴ＿ＬＯＧからのデータ読み出し指示により、メモリバンク０（ＢＫ０）のセンスアンプブロックＳＡ＿ＢＬＫからのグローバルデータ信号をリードデータバッファＲＤＬＡＴへ接続する。

カラムアドレスＣＯＬ６４は、ＡＤＤ＿ＢＵＦを通じて、選択されたメモリバンク０（ＢＫ０）のカラムアドレスラッチ回路ＣＡＤ＿ＬＴに転送され、カラムデコーダＣＯＬ＿ＤＥＣによってカラムアドレスＣＯＬ６４を開始アドレスとした１６バイト分のデータがＢＫ０のセンスアンプブロックＳＡ＿ＢＬＫから読み出され、データ制御回路ＤＡＴＡ＿ＣＴＬを介して、リードデータバッファＲＤＬＡＴへ転送される。リードデータバッファＲＤＬＡＴへは、ピンレジスタＰＮＲＥＧの値と、クロック同期回路ＤＬＬからのデータクロック信号ＤＣＬＫが入力され、これらを利用して読み出しデータ同期信号ＲＤＱＳ［１：０］が生成される。ＲＤＬＡＴ内のデータは、読み出しデータ同期信号ＲＤＱＳ［１：０］に同期して、読み出しデータ信号ＲＤ［１５：０］を通じて、ＩＯバッファＩＯＢＵＦへ転送される。これらの信号を受けて、ＩＯＢＵＦは、ＣＰＵ＿ＣＨＩＰに向けて、データ同期信号ＤＱＳ［１：０］と共に１６バイト分のデータをデータ信号ＤＱ［１５：０］から出力する。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへライト命令ＷＲＩＴ（ＷＲＩＴ１）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦにバンクアドレス（ＢＫ１）およびカラムアドレスＣＯＬ６４が入力され、以降１６バイト分の書き込みデータが、データ信号ＤＱ[３１:１６]からデータ同期信号ＤＱＳ[３:２]に同期してＩＯバッファＩＯＢＵＦへ順次出力される。ＣＭＤ＿ＤＥＣは、このライト命令ＷＲＩＴ１を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクへのデータ書き込みを指示する。

ＩＯバッファＩＯＢＵＦは、入力された書き込みデータを、書き込みデータ同期信号ＷＤＱＳ［３：２］に同期して、書き込みデータ信号ＷＤ［３１：１６］を通じてライトデータバッファＷＤＬＡＴへ転送する。また、制御回路ＣＮＴ＿ＬＯＧに入力されたデータ書き込みの指示およびバンクアドレス（ＢＫ１）によってメモリバンク１（ＢＫ１）が選択される。また、データ制御回路ＤＡＴＡ＿ＣＴＬは、制御回路ＣＮＴ＿ＬＯＧからのデータ書き込み指示により、メモリバンク１（ＢＫ１）のセンスアンプブロックＳＡ＿ＢＬＫからのグローバルデータ信号をライトデータバッファＷＤＬＡＴへ接続する。

カラムアドレスＣＯＬ６４は、アドレスバッファＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ１のカラムアドレスラッチ回路ＣＡＤ＿ＬＴへ転送され、カラムデコーダＣＯＬ＿ＤＥＣによってカラムアドレスＣＯＬ６４を開始アドレスとしたライトデータバッファＷＤＬＡＴへ格納されている１６バイト分の書き込みデータが、データ制御回路ＤＡＴＡ＿ＣＴＬを通じて、メモリバンク１（ＢＫ１）のセンスアンプブロックＳＡ＿ＢＬＫへ転送され、さらに、センスアンプブロックＳＡ＿ＢＬＫを介してメモリアレイＭＡＲＹに書き込まれる。

この図４（ａ）に示すように、データ信号ＤＱ［３１：０］の内の半分を入力専用に、残りの半分を出力専用に設定し、書き込みを行うメモリバンクと読み出しを行うメモリバンクが異なるように動作させることで、書き込み動作と読み出し動作を並行に行うことが可能となる。ここで、各データ信号ＤＱ［３１：０］のそれぞれでは、書き込み動作と読み出し動作の切り替えが生じないため、バースト長分のデータを書き込んだ後に更に連続してバースト長分のデータを書き込むことができ、同様に、バースト長分のデータを読み出した後に更に連続してバースト長分のデータを読み出すことができる。したがって、無駄が無い高速なデータ転送が実現可能となる。

一方、図４（ｂ）では、図４（ａ）の場合と同様に、情報処理装置ＣＰＵ＿ＣＨＩＰからランダムアクセスメモリＭＥＭ０に向けた各命令が発行されている。ただし、図４（ａ）と異なり、データ信号ＤＱ［３１：０］およびデータ同期信号ＤＱＳ［３：０］が入出力信号に設定されているため、メモリバンク０（ＢＫ０）からの１６バイト分の読み出しを行った後、所定のサイクル数待ってメモリバンク１（ＢＫ１）に対する１６バイト分の書き込みを行う必要がある。また、その後も、それぞれ所定数の待ちサイクルを挟みながら、ＢＫ０からの１６バイト分の読み出しと、ＢＫ１に対する１６バイト分の書き込みを行う必要がある。したがって、結果的に、図４（ａ）の場合と比較して、データ転送速度が低下する。

以上のように、ランダムアクセスメモリＭＥＭ０への読み出し動作と書き込み動作が交互に発生する場合は、ピンレジスタＰＮＲＥＧにてデータ信号ＤＱ［３１：１６］をデータ入力専用信号に設定し、データ信号ＤＱ［１５：０］をデータ出力専用信号に設定し、データ同期信号ＤＱＳ［３：２］を入力専用信号に設定し、データ入同期信号ＤＱＳ［１：０］を出力専用信号に設定することで、データ読み出し信号とデータ書き込み信号を分離しデータの読み出し動作と書き込み動作を独立に実行することができるため、読み出しデータと書き込みデータの切り替え時間が発生せず高速にデータを転送できる。これによって、特に、ＭＰＥＧ、ＪＰＥＧおよびグラフィックスなどのように、読み出し動作と書き込み動作が交互に発生するメディヤ処理向けプログラムの処理を高速に実行可能になる。

図５は、図１の情報処理システムにおいて、読み出し動作が連続して発生した場合の動作例を示すものであり、（ａ）、（ｂ）は、それぞれ異なるピンレジスタＰＮＲＥＧの設定を用いた場合の波形図である。図５（ａ）、（ｂ）では、ランダムアクセスメモリＭＥＭ０がアイドル状態の時に、ＣＰＵ＿ＣＨＩＰが、ＭＥＭ０に対して、メモリバンク０（ＢＫ０）とメモリバンク１（ＢＫ１）の読み出し命令を発生している。

特に限定されないが、図５（ａ）、（ｂ）では、予め、モードレジスタＭＲＥＧにて、データ読み出しレイテンシが３に設定され、拡張モードレジスタＥＲＥＧにて、出力バッファの駆動能力がノーマルに、セルフリフレッシュ動作の温度範囲が０℃から９５℃に、クロック同期回路ＤＬＬが有効に設定される。また、図５（ａ）では、予め、モードレジスタＭＲＥＧにて、バースト長が４に設定され、図５（ｂ）では、バースト長が８に設定される。さらに、図５（ａ）では、ピンレジスタＰＮＲＥＧにて、データ信号ＤＱ[３１:０]が入出力信号に設定され、データ同期信号ＤＱＳ[３：０]も入出力信号に設定される。一方、図５（ｂ）では、ピンレジスタＰＮＲＥＧにて、データ信号ＤＱ[３１:１６]が入力専用信号に設定され、データ信号ＤＱ[１５:０]が出力専用信号に設定され、データ同期信号ＤＱＳ[３：２]が入力専用信号に設定され、データ同期信号ＤＱＳ[１：０]が出力専用信号に設定される。

このような設定において、図５（ａ）では、まず、情報処理装置ＣＰＵ＿ＣＨＩＰが、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへバンクアクティブ命令ＡＣＴ（ＡＣＴ０）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦへバンクアドレス（ＢＫ０）およびロウアドレスＲＯＷ６４を出力する。ＣＭＤ＿ＤＥＣは、このバンクアクティブ命令ＡＣＴ０を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクの活性化を指示する。ＣＮＴ＿ＬＯＧへ入力されたメモリバンク活性化の指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。ロウアドレスＲＯＷ６４は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のロウアドレスラッチ回路ＲＡＤ＿ＬＴへ転送され、ロウデコーダＲＯＷ＿ＤＥＣによってロウアドレスＲＯＷ６４に対応した１ページ分（特に限定されないが８１９２ビット分）のメモリセルが活性化されセンスアンプブロックＳＡ＿ＢＬＫに読み出される。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへバンクアクティブ命令ＡＣＴ（ＡＣＴ１）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦへバンクアドレス（ＢＫ１）およびロウアドレスＲＯＷ６４を出力する。ＣＭＤ＿ＤＥＣは、このバンクアクティブ命令ＡＣＴ１を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクの活性化を指示する。制御回路ＣＮＴ＿ＬＯＧへ入力されたメモリバンク活性化の指示およびバンクアドレス（ＢＫ１）によってメモリバンク１（ＢＫ１）が選択される。ロウアドレスＲＯＷ６４は、アドレスバッファＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ１のロウアドレスラッチ回路ＲＡＤ＿ＬＡＴへ転送され、ロウデコーダＲＯＷ＿ＤＥＣによってロウアドレスＲＯＷ６４に対応した１ページ分（特に限定されないが８１９２ビット分）のメモリセルが活性化されセンスアンプブロックＳＡ＿ＢＬＫに読み出される。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへリード命令ＲＥＡＤ（ＲＥＡＤ０）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦへバンクアドレス（ＢＫ０）およびカラムアドレスＣＯＬ６４を出力する。ＣＭＤ＿ＤＥＣは、このリード命令ＲＥＡＤ０を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクからのデータ読み出しを指示する。制御回路ＣＮＴ＿ＬＯＧへ入力されたデータ読み出しの指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。

また、データ制御回路ＤＡＴＡ＿ＣＴＬは、制御回路ＣＮＴ＿ＬＯＧからのデータ読み出し指示により、メモリバンク０（ＢＫ０）のセンスアンプブロックＳＡ＿ＢＬＫからのデータ信号をリードデータバッファＲＤＬＡＴへ接続する。カラムアドレスＣＯＬ６４は、アドレスバッファＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のカラムアドレスラッチ回路ＣＡＤ＿ＬＴへ転送され、カラムデコーダＣＯＬ＿ＤＥＣによってカラムアドレスＣＯＬ６４を開始アドレスとした１６バイト分のデータがＢＫ０のセンスアンプブロックＳＡ＿ＢＬＫから読み出され、データ制御回路ＤＡＴＡ＿ＣＴＬを介して、リードデータバッファＲＤＬＡＴへ転送される。

リードデータバッファＲＤＬＡＴへは、ピンレジスタＰＮＲＥＧの値と、クロック同期回路ＤＬＬからのデータクロック信号ＤＣＬＫが入力され、これらを利用して読み出しデータ同期信号ＲＤＱＳ［３：０］が生成される。ＲＤＬＡＴ内のデータは、読み出しデータ同期信号ＲＤＱＳ［３：０］に同期し、読み出しデータ信号ＲＤ［３１：０］を通じて、ＩＯバッファＩＯＢＵＦへ順次転送される。これらの信号を受けて、ＩＯＢＵＦは、情報処理装置ＣＰＵ＿ＣＨＩＰに向けて、データ同期信号ＤＱＳ［３：０］と共に１６バイト分のデータをデータ信号ＤＱ［３１：０］から順次出力する。

次に、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへリード命令ＲＥＡＤ（ＲＥＡＤ１）を出力する。また、同サイクルで、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦへバンクアドレス（ＢＫ１）およびカラムアドレスＣＯＬ６４を出力する。ＣＭＤ＿ＤＥＣは、このリード命令ＲＥＡＤ１を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクからのデータ読み出しを指示する。ＣＮＴ＿ＬＯＧへ入力されたデータ読み出しの指示およびバンクアドレス（ＢＫ１）によってメモリバンク１（ＢＫ１）が選択される。

また、データ制御回路ＤＡＴＡ＿ＣＴＬは、制御回路ＣＮＴ＿ＬＯＧからのデータ読み出し指示により、メモリバンク１（ＢＫ１）のセンスアンプブロックＳＡ＿ＢＬＫからのデータ信号をリードデータバッファＲＤＬＡＴへ接続する。カラムアドレスＣＯＬ６４は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ１のカラムアドレスラッチ回路ＣＡＤ＿ＬＴへ転送され、カラムデコーダＣＯＬ＿ＤＥＣによってカラムアドレスＣＯＬ６４を開始アドレスとした１６バイト分のデータがＢＫ１のセンスアンプブロックＳＡ＿ＢＬＫから読み出され、データ制御回路ＤＡＴＡ＿ＣＴＬを介して、リードデータバッファＲＤＬＡＴへ転送される。

リードデータバッファＲＤＬＡＴへは、ピンレジスタＰＮＲＥＧの値と、クロック同期回路ＤＬＬからのデータクロック信号ＤＣＬＫが入力され、これらを利用して読み出しデータ同期信号ＲＤＱＳ［３：０］が生成される。ＲＤＬＡＴ内のデータは、読み出しデータ同期信号ＲＤＱＳ［３：０］に同期し、読み出しデータ信号ＲＤ［３１：０］を通じて、ＩＯバッファＩＯＢＵＦへ順次転送される。これらの信号を受けて、ＩＯＢＵＦは、情報処理装置ＣＰＵ＿ＣＨＩＰに向けて、データ同期信号ＤＱＳ［３：０］と共に１６バイト分のデータをデータ信号ＤＱ［３１：０］から順次出力する。

一方、図５（ｂ）では、図５（ａ）の場合と同様に、情報処理装置ＣＰＵ＿ＣＨＩＰからランダムアクセスメモリＭＥＭ０に向けた各命令が発行されている。ただし、図５（ａ）と異なり、データ信号ＤＱ［３１：１６］のみが出力信号に設定されているため、データ幅が半分となり、データ出力に２倍の時間を要している。

以上のように、ランダムアクセスメモリＭＥＭ０へ読み出し動作が連続する場合は、ピンレジスタＰＮＲＥＧにてデータ信号ＤＱ［３１：０］をデータ入出力信号に設定し、データ同期信号ＤＱＳ［３：０］を入出力信号に設定することで、一度に読み出せるデータが３２ビットとなるため、データ読み出しを終了するまでのレイテンシは最短となる。これによって、特に、通信制御プログラムといった読み出し動作が連続する処理を高速に実行可能になる。なお、ランダムアクセスメモリＭＥＭ０への書き込み動作が連続する場合についても、同様に、一度に書き込めるデータが３２ビットとなるため、高速にデータを書き込むことができるのは言うまでもない。

また、図３で説明したように、情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０のピンレジスタＰＮＲＥＧを再設定できるため、ＣＰＵ＿ＣＨＩＰにて実行するプログラムに応じて適宜再設定を行うことで、様々な実行プログラムにおいて高速なデータ転送と、最短な読み出しレイテンシを実現できる。

＜命令を実現する信号組み合わせの説明＞
図６は、図１の情報処理システムにおいて、ランダムアクセスメモリＭＥＭ０が実行する命令と、これを実現する信号の組み合わせの一例を示す説明図である。以下においては、各命令を入力する時のクロックサイクル時間をＮとして命令毎に説明を行う。

［１］ピンレジスタセット命令ＰＮＲＳの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗ、バンクアドレス信号ＢＡ０（Ａ１４、ＡＤＤ［１４］）＝Ｈｉｇｈ、バンクアドレス信号ＢＡ１（Ａ１５、ＡＤＤ［１５］）＝Ｈｉｇｈ、バンクアドレス信号ＢＡ２（Ａ１６、ＡＤＤ［１６］）＝Ｈｉｇｈ。ここで、ロウ・カラムアドレス信号Ａ１３（ＡＤＤ［１３］）−Ａ０（ＡＤＤ［０］）はオペレーションコードＰＩＮＯＰＣＯＤＥであり、ピンレジスタセット命令ＰＮＲＳにてピンレジスタＰＮＲＥＧへ設定される値であり、特に限定されないが、次の（ａ）〜（ｄ）のようになる。
（ａ）Ａ１３＝ＬｏｗかつＡ１２＝Ｌｏｗ：データ信号ＤＱ［３１：０］のすべてが入出力信号に設定され、データ同期信号ＤＱＳ［３：０］も入出力信号に設定される。
（ｂ）Ａ１３＝ＬｏｗかつＡ１２＝Ｈｉｇｈ：データ信号ＤＱ［３１：１６］が入力専用信号に設定され、データ信号ＤＱ［１５：０］が出力専用信号に設定され、また、データ同期信号ＤＱＳ［３：２］が入力専用信号に設定され、データ同期信号ＤＱＳ［１：０］が出力専用信号に設定される。
（ｃ）Ａ１３＝ＨｉｇｈかつＡ１２＝Ｌｏｗ：データ信号ＤＱ［３１：８］が入力専用信号に設定され、データ信号ＤＱ［７：０］が出力専用信号に設定され、また、データ同期信号ＤＱＳ［３：１］が入力専用信号に設定され、データ同期信号ＤＱＳ［０］が出力専用信号に設定される。
（ｄ）Ａ１３＝ＨｉｇｈかつＡ１２＝Ｈｉｇｈ：データ信号ＤＱ［３１：２４］が入力専用信号に設定され、データ信号ＤＱ［２３：０］が出力専用信号に設定され、また、データ同期信号ＤＱＳ［３］が入力専用信号に設定され、データ同期信号ＤＱＳ［２：０］が出力専用信号に設定される。

［２］モードレジスタセット命令ＭＲＳの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗ、バンクアドレス信号ＢＡ０＝Ｌｏｗ、バンクアドレス信号ＢＡ１＝Ｌｏｗ、バンクアドレス信号ＢＡ２＝Ｌｏｗ。ここで、ロウ・カラムアドレス信号Ａ１３−Ａ０はオペレーションコードＭＲＳＯＰＣＯＤＥであり、モードレジスタセット命令ＭＲＳにてモードレジスタＭＲＥＧへ設定される値であり、特に限定されないが、次の（ａ）〜（ｅ）ようになる。
（ａ）Ａ２＝ＬｏｗかつＡ１＝ＨｉｇｈかつＡ０＝Ｌｏｗ：バースト長が４に設定される。
（ｂ）Ａ２＝ＬｏｗかつＡ１＝ＨｉｇｈかつＡ０＝Ｈｉｇｈ：バースト長が８に設定される。
（ｃ）Ａ６＝ＬｏｗかつＡ５＝ＨｉｇｈかつＡ４＝Ｈｉｇｈ：読み出しレイテンシは３クロックサイクルに設定される。
（ｄ）Ａ６＝ＨｉｇｈかつＡ５＝ＬｏｗかつＡ４＝Ｌｏｗ：読み出しレイテンシは４クロックサイクルに設定される。
（ｅ）Ａ６＝ＨｉｇｈかつＡ５＝ＬｏｗかつＡ４＝Ｈｉｇｈ：読み出しレイテンシは５クロックサイクルに設定される。

［３］拡張レジスタセット命令ＥＭＲＳの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗ、バンクアドレス信号ＢＡ０＝Ｈｉｇｈ、バンクアドレス信号ＢＡ１＝Ｌｏｗ、バンクアドレス信号ＢＡ２＝Ｌｏｗ。ここで、ロウ・カラムアドレス信号Ａ１３−Ａ０はオペレーションコードＥＭＲＳＯＰＣＯＤＥであり、拡張レジスタセット命令ＥＭＲＳにて拡張レジスタＥＲＥＧへ設定される値であり、特に限定されないが、次の（ａ）〜（ｄ）ようになる。
（ａ）Ａ１＝Ｌｏｗ：出力バッファの駆動能力がノーマルに設定される。
（ｂ）Ａ１＝Ｈｉｇｈ：出力バッファの駆動能力がウィークへ設定される。
（ｃ）Ａ７＝Ｌｏｗ：セルフリフレッシュの保障温度範囲が０℃から７５℃までに設定される。
（ｄ）Ａ７＝Ｈｉｇｈ：セルフリフレッシュの保障温度範囲が０℃から９５℃までに設定される。

［４］リフレッシュ命令ＲＥＦの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｈｉｇｈ。

［５］セルフリフレッシュ・エントリ命令ＳＥＬＦの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｌｏｗ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｈｉｇｈ。

［６］セルフリフレッシュ解除命令ＳＥＬＦＸの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｌｏｗ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｈｉｇｈ。

［７］プリチャージ命令ＰＲＥ信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｈｉｇｈ、／ＷＥ＝Ｌｏｗ、Ａ１０＝Ｌｏｗ。この際には、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクＢＫ０〜ＢＫ７に対してプリチャージ動作が行われる。

［８］プリチャージオール命令ＰＡＬＬ信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｈｉｇｈ、／ＷＥ＝Ｌｏｗ、Ａ１０＝Ｈｉｇｈ。

［９］バンクアクティブ命令ＡＣＴの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｈｉｇｈ、／ＷＥ＝Ｈｉｇｈ。この際には、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクＢＫ０〜ＢＫ７内のロウ・カラムアドレス信号Ａ１３−Ａ０にて選択されたロウアドレスＲＡが活性化される。

［１０］ライト命令ＷＲＩＴの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｈｉｇｈ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗ、Ａ１０＝Ｌｏｗ。この際には、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクＢＫ０〜ＢＫ７内のロウ・カラムアドレス信号Ａ１３−Ａ０にて選択されたカラムアドレスＣＡを起点に書き込みが行われる。

［１１］ライト＆オートプリチャージ命令ＷＲＩＴＡの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｈｉｇｈ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗ、Ａ１０＝Ｈｉｇｈ。この際には、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクＢＫ０〜ＢＫ７内のロウ・カラムアドレス信号Ａ１３−Ａ０にて選択されたカラムアドレスＣＡを起点にデータ書き込みが行われ、この書き込み動作が終了した後に自動的にプリチャージが行われる。

［１２］リード命令ＲＥＡＤの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｈｉｇｈ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｈｉｇｈ、Ａ１０＝Ｌｏｗ。この際には、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクＢＫ０〜ＢＫ７内のロウ・カラムアドレス信号Ａ１３−Ａ０にて選択されたカラムアドレスＣＡを起点にデータ読み出しが行われる。

［１３］リード＆オートプリチャージ命令ＲＥＡＤＡの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｈｉｇｈ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｈｉｇｈ、Ａ１０＝Ｈｉｇｈ。この際には、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクＢＫ０〜ＢＫ７内のロウ・カラムアドレス信号Ａ１３−Ａ０にて選択されたカラムアドレスＣＡを起点にデータ読み出しが行われ、この読み出し動作が終了した後に自動的にプリチャージが行われる。

［１４］ノーオペレーション命令ＮＯＰの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｈｉｇｈ、／ＣＡＳ＝Ｈｉｇｈ、／ＷＥ＝Ｈｉｇｈ。

［１５］デセレクト命令の信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｈｉｇｈ。

［１６］パワーダウンモード・エントリ命令ＰＤＥＮの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｈｉｇｈ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｌｏｗ、／ＣＳ＝Ｈｉｇｈ。

［１７］パワーダウンモード解除命令ＰＤＥＮＸの信号の組み合わせ
前クロックサイクル時間（Ｎ−１）のＣＫＥ＝Ｌｏｗ、現クロックサイクル時間（Ｎ）のＣＫＥ＝Ｈｉｇｈ、／ＣＳ＝Ｈｉｇｈ。

＜ＩＯバッファＩＯＢＵＦの説明＞
図７は、図１の情報処理システムにおいて、ランダムアクセスメモリＭＥＭ０のＩＯバッファＩＯＢＵＦにおける主要部の構成例を示す回路図である。図７に示すＩＯバッファＩＯＢＵＦは、データ信号ＤＱ［３１：０］の各ビットに対応するデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［３１］と、データ信号入出力選択回路ＤＱ＿ＳＥＬを備えている。ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［３１］のそれぞれは、入力バッファＩＢＦと、出力バッファＯＢＦと、選択回路ＩＯＳＥＬから構成される。

データ信号入出力選択回路ＤＱ＿ＳＥＬは、３２個のデータバッファＤＱ＿ＢＵＦを入力専用バッファに設定するか、出力専用バッファに設定するか、入出力バッファに設定するかを選択する回路である。ＤＱ＿ＳＥＬは、入力されたピンレジスタＰＮＲＥＧ［１：０］の値と、リード指示信号ＮＦＲＤと、ライト指示信号ＮＦＷＲに対応し、ＳＥＬ３［１：０］と、ＳＥＬ２［１：０］と、ＳＥＬ１［１：０］と、ＳＥＬ０［１：０］の値を出力する。ＳＥＬ３［１：０］は、データ信号ＤＱ［３１：２４］に対応したデータバッファＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］内の選択回路ＩＯＳＥＬへ入力される。ＳＥＬ２［１：０］は、データ信号ＤＱ［２３：１６］に対応したデータバッファＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［２３］内の選択回路ＩＯＳＥＬへ入力される。ＳＥＬ１［１：０］は、データ信号ＤＱ［１５：８］に対応したデータバッファＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［１５］内の選択回路ＩＯＳＥＬへ入力される。ＳＥＬ０［１：０］は、データ信号ＤＱ［７：０］に対応したデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］内の選択回路ＩＯＳＥＬへ入力される。

ＳＥＬ３［１］がＬｏｗの場合は、ＳＥＬ３［０］の値にかかわらず、ＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］内の各選択回路ＩＯＳＥＬは、自身の入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［３１：２４］はハイインピーダンスとなる。ＳＥＬ３［１］がＨｉｇｈで、ＳＥＬ３［０］がＨｉｇｈの場合、ＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］内の選択回路ＩＯＳＥＬは、自身のＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、入力バッファＩＢＦを無効化し、出力バッファＯＢＦを有効化する。その結果、データ信号ＲＤ［３１：２４］から入力されたデータは、ＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］内の出力バッファＯＢＦを通じてデータ信号ＤＱ［３１：２４］から出力される。また、ＳＥＬ３［１］がＨｉｇｈで、ＳＥＬ３［０］がＬｏｗの場合、ＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］内の各選択回路ＩＯＳＥＬは、自身のＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦを有効化し、出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［３１：２４］から入力されたデータは、ＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］内の入力バッファＩＢＦを通じてデータＷＤ［３１：２４］へ送信される。

ＳＥＬ２［１］がＬｏｗの場合は、ＳＥＬ２［０］の値にかかわらず、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［２３］内の各選択回路ＩＯＳＥＬは、自身の入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［２３：１６］はハイインピーダンスとなる。ＳＥＬ２［１］がＨｉｇｈで、ＳＥＬ２［０］がＨｉｇｈの場合、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［２３］内の選択回路ＩＯＳＥＬは、自身のＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、入力バッファＩＢＦを無効化し、出力バッファＯＢＦを有効化する。その結果、データ信号ＲＤ［２３：１６］から入力されたデータは、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［２３］内の出力バッファＯＢＦを通じてデータ信号ＤＱ［２３：１６］から出力される。また、ＳＥＬ２［１］がＨｉｇｈで、ＳＥＬ２［０］がＬｏｗの場合、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［２３］内の各選択回路ＩＯＳＥＬは、自身のＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦを有効化し、出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［２３：１６］から入力されたデータは、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［２３］内の入力バッファＩＢＦを通じてデータＷＤ［２３：１６］へ送信される。

ＳＥＬ１［１］がＬｏｗの場合は、ＳＥＬ１［０］の値にかかわらず、ＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［１５］内の各選択回路ＩＯＳＥＬは、自身の入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［１５：８］はハイインピーダンスとなる。ＳＥＬ１［１］がＨｉｇｈで、ＳＥＬ１［０］がＨｉｇｈの場合、ＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［１５］内の選択回路ＩＯＳＥＬは、自身のＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、入力バッファＩＢＦを無効化し、出力バッファＯＢＦを有効化する。その結果、データ信号ＲＤ［１５：８］から入力されたデータは、ＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［１５］内の出力バッファＯＢＦを通じてデータ信号ＤＱ［１５：８］から出力される。また、ＳＥＬ１［１］がＨｉｇｈで、ＳＥＬ１［０］がＬｏｗの場合、ＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［１５］内の各選択回路ＩＯＳＥＬは、自身のＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦを有効化し、出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［１５：８］から入力されたデータは、ＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［１５］内の入力バッファＩＢＦを通じてデータＷＤ［１５：８］へ送信される。

ＳＥＬ０［１］がＬｏｗの場合は、ＳＥＬ０［０］の値にかかわらず、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］内の各選択回路ＩＯＳＥＬは、自身の入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［７：０］はハイインピーダンスとなる。ＳＥＬ０［１］がＨｉｇｈで、ＳＥＬ０［０］がＨｉｇｈの場合、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］内の選択回路ＩＯＳＥＬは、自身のＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、入力バッファＩＢＦを無効化し、出力バッファＯＢＦを有効化する。その結果、データ信号ＲＤ［７：０］から入力されたデータは、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］内の出力バッファＯＢＦを通じてデータ信号ＤＱ［７：０］から出力される。また、ＳＥＬ０［１］がＨｉｇｈで、ＳＥＬ０［０］がＬｏｗの場合、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］内の各選択回路ＩＯＳＥＬは、自身のＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦを有効化し、出力バッファＯＢＦを無効化する。その結果、データ信号ＤＱ［７：０］から入力されたデータは、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］内の入力バッファＩＢＦを通じてデータＷＤ［７：０］へ送信される。

ここで、まずは、すべてのデータバッファＤＱ＿ＢＵＦを入出力バッファとして動作させる場合の説明を行う。ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＬｏｗに設定されると、データ信号入出力選択回路ＤＱ＿ＳＥＬは、リード指示信号ＮＦＲＤと、ライト指示信号ＮＦＷＲに対応し、ＳＥＬ３［１：０］と、ＳＥＬ２［１：０］と、ＳＥＬ１［１：０］と、ＳＥＬ０［１：０］の値を変化させ、データバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［３１］を入出力バッファとして動作させる。以下に、その制御方法の一例を示す。

リード指示信号ＮＦＲＤと、ライト指示信号ＮＦＷＲは電源投入時の初期化動作にてＬｏｗに設定され、アイドル状態（ＩＤＬＥ）ではどちらもＬｏｗとなっている。コマンドデコーダＣＭＤ＿ＤＥＣはコマンド信号ＣＯＭからの命令を解読し、制御回路ＣＮＴ＿ＬＯＧへ伝える。ＣＭＤ＿ＤＥＣによって解読された命令がリード命令である場合、ＣＮＴ＿ＬＯＧはリード指示信号ＮＦＲＤをＨｉｇｈとし、ライト指示信号ＮＦＷＲをＬｏｗとしデータ信号入出力選択回路ＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、すべてのデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［３１］が出力バッファとなるように、ＳＥＬ３［１：０］、ＳＥＬ２［１：０］、ＳＥＬ１［１：０］およびＳＥＬ０［１：０］のすべての信号をＨｉｇｈとし、すべての入力バッファＩＢＦを無効化し、すべての出力バッファＯＢＦを有効化する。これによってデータ信号ＤＱ［３１：０］からデータが出力され情報処理装置ＣＰＵ＿ＣＨＩＰへ送信される。

データがすべて出力された後、ＣＮＴ＿ＬＯＧではＮＦＲＤをＬｏｗとし、ＮＦＷＲをＬｏｗとしＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、すべての入力バッファＩＢＦと出力バッファＯＢＦを無効化するため、ＳＥＬ３［１：０］、ＳＥＬ２［１：０］、ＳＥＬ１［１：０］およびＳＥＬ０［１：０］のすべての信号をＬｏｗとする。これによってデータ信号ＤＱ［３１：０］は、ハイインピーダンスとなる。

コマンドデコーダＣＭＤ＿ＤＥＣによって解読された命令がライト命令である場合、制御回路ＣＮＴ＿ＬＯＧは、リード指示信号ＮＦＲＤをＬｏｗとし、ライト指示信号ＮＦＷＲをＨｉｇｈとしデータ信号入出力選択回路ＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、すべてのデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［３１］が入力バッファとなるように、ＳＥＬ３［１］、ＳＥＬ２［１］、ＳＥＬ１［１］およびＳＥＬ０［１］のすべての信号をＨｉｇｈとし、ＳＥＬ３［０］、ＳＥＬ２［０］、ＳＥＬ１［０］およびＳＥＬ０［０］のすべての信号をＬｏｗとし、すべての入力バッファＩＢＦを有効化し、すべての出力バッファＯＢＦを無効化する。これによって情報処理装置ＣＰＵ＿ＣＨＩＰは、データ信号ＤＱ［３１：０］を通じてデータを書き込むことができる。

すべてのデータがデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［３１］へ入力された後、ＣＮＴ＿ＬＯＧではＮＦＲＤをＬｏｗとし、ＮＦＷＲをＨｉｇｈとしＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、すべての入力バッファＩＢＦと出力バッファＯＢＦを無効化するため、ＳＥＬ３［１：０］、ＳＥＬ２［１：０］、ＳＥＬ１［１：０］およびＳＥＬ０［１：０］のすべての信号をＬｏｗとする。これによってデータ信号ＤＱ［３１：０］は、ハイインピーダンスとなる。なお、すべてのデータバッファＤＱ＿ＢＵＦを入出力バッファとして動作させる場合、すなわちピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＬｏｗに設定されると、ＣＮＴ＿ＬＯＧは、ＮＦＲＤとＮＦＷＲが同時にＨｉｇｈとならないような制御を行う。

次に、データ信号ＤＱ［３１：１６］に対応するデータバッファＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］を入力専用バッファとして動作させ、データ信号ＤＱ［１５：０］に対応するデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］を出力専用バッファとして動作させる場合の説明を行う。ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＨｉｇｈに設定されると、データ信号入出力選択回路ＤＱ＿ＳＥＬは、ＳＥＬ３［０］とＳＥＬ２［０］をＬｏｗとし、ＳＥＬ１［０］とＳＥＬ０［０］をＨｉｇｈとする。これによって、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］の出力バッファＯＢＦは無効化され、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］の入力バッファＩＢＦは無効化される。リード指示信号ＮＦＲＤおよびライト指示信号ＮＦＷＲに対応し、ＳＥＬ３［１］と、ＳＥＬ２［１］と、ＳＥＬ１［１］と、ＳＥＬ０［１］の値を変化させ、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］を入力専用バッファとして動作させ、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］を出力専用バッファとして動作させる。以下に、その制御方法の一例を示す。

リード指示信号ＮＦＲＤおよびライト指示信号ＮＦＷＲは、電源投入時の初期化動作にてＬｏｗに設定され、アイドル状態（ＩＤＬＥ）ではＬｏｗとなっている。コマンドデコーダＣＭＤ＿ＤＥＣはコマンド信号ＣＯＭからの命令を解読し、制御回路ＣＮＴ＿ＬＯＧへ伝える。ＣＭＤ＿ＤＥＣによって解読された命令がリード命令である場合、ＣＮＴ＿ＬＯＧはＮＦＲＤをＨｉｇｈとし、データ信号入出力選択回路ＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］が出力バッファとして動作するように、ＳＥＬ１［１］とＳＥＬ０［１］とをＨｉｇｈとし、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］内の出力バッファＯＢＦを有効化する。これによってデータ信号ＤＱ［１５：０］からデータが出力され情報処理装置ＣＰＵ＿ＣＨＩＰへ送信される。

データがすべて出力された後、ＣＮＴ＿ＬＯＧはＮＦＲＤをＬｏｗとし、ＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、ＮＦＲＤがＬｏｗになったので、ＳＥＬ１［１］とＳＥＬ０［１］とをＬｏｗとし、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］内の出力バッファＯＢＦを無効化する。これによってデータ信号ＤＱ［１５：０］は、ハイインピーダンスとなる。

コマンドデコーダＣＭＤ＿ＤＥＣによって解読された命令がライト命令である場合、制御回路ＣＮＴ＿ＬＯＧはリード指示信号ＮＦＲＤをＬｏｗとし、ライト指示信号ＮＦＷＲをＨｉｇｈとしデータ信号入出力選択回路ＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］が入力バッファとして動作するように、ＳＥＬ３［１］とＳＥＬ２［１］とをＨｉｇｈとし、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］内の入力バッファＩＢＦを有効化する。これによって情報処理装置ＣＰＵ＿ＣＨＩＰはデータ信号ＤＱ［３１：１６］を通じてデータを書き込むことができる。

すべてのデータがデータバッファＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］に入力された後、ＣＮＴ＿ＬＯＧではＮＦＷＲをＬｏｗとし、ＤＱ＿ＳＥＬへ伝える。これを受けて、ＤＱ＿ＳＥＬは、ライト指示信号ＮＦＷＲをＬｏｗとなったので、ＳＥＬ３［１］とＳＥＬ２［１］とをＬｏｗとし、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］内の入力バッファＩＢＦを無効化する。これによってデータ信号ＤＱ［３１：１６］は、ハイインピーダンスとなる。なお、ＤＱ＿ＢＵＦ［１６］〜ＤＱ＿ＢＵＦ［３１］を入力専用バッファとして動作させ、ＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［１５］を出力専用バッファとして動作させる場合は、読み出し動作と書き込み動作は平行に行うことができるため、ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＨｉｇｈへ設定されると、ＣＮＴ＿ＬＯＧは、ＮＦＲＤとＮＦＷＲが全く独立に遷移可能なように制御を行う。

また、データ信号ＤＱ［３１：２４］に対応するデータバッファＤＱ＿ＢＵＦ［２４］〜ＤＱ＿ＢＵＦ［３１］を入力専用バッファとして動作させ、データ信号ＤＱ［２３：０］に対応するデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［２３］を出力専用バッファとして動作させる場合も、上記と同様の制御が行われる。さらに、データ信号ＤＱ［３１：８］に対応するデータバッファＤＱ＿ＢＵＦ［８］〜ＤＱ＿ＢＵＦ［３１］を入力専用バッファとして動作させ、データ信号ＤＱ［７：０］に対応するデータバッファＤＱ＿ＢＵＦ［０］〜ＤＱ＿ＢＵＦ［７］を出力専用バッファとして動作させる場合も、上記と同様の制御が行われる。

図８は、図１の情報処理システムにおいて、ランダムアクセスメモリＭＥＭ０のＩＯバッファＩＯＢＵＦにおける他の主要部の構成例を示す回路図である。図８に示すＩＯバッファＩＯＢＵＦは、データ同期信号ＤＱＳ［３：０］の各ビットに対応するデータ同期バッファＤＱＳ＿ＢＵＦ［０］〜ＤＱＳ＿ＢＵＦ［３］と、データ同期信号入出力選択回路ＤＱＳ＿ＳＥＬを備えている。ＤＱＳ＿ＢＵＦ［０］〜ＤＱＳ＿ＢＵＦ［３］のそれぞれは、入力バッファＩＢＦと、出力バッファＯＢＦと、選択回路ＤＳＳＥＬから構成される。

データ同期信号入出力選択回路ＤＱＳ＿ＳＥＬは、４個のデータ同期バッファＤＱＳ＿ＢＵＦ［０］〜ＤＱＳ＿ＢＵＦ［３］を入力バッファに設定するか、出力バッファに設定するか、入出力バッファに設定するかを選択する回路である。ＤＱＳ＿ＳＥＬは、入力されたピンレジスタＰＮＲＥＧ［１：０］の値と、リード指示信号ＮＦＲＤと、ライト指示信号ＮＦＷＲに対応して、ＳＳＥＬ３［１：０］と、ＳＳＥＬ２［１：０］と、ＳＳＥＬ１［１：０］と、ＳＳＥＬ０［１：０］の値を出力する。ＳＳＥＬ３［１：０］は、ＤＱＳ＿ＢＵＦ［３］の選択回路ＤＳＳＥＬに入力され、ＳＥＬ２［１：０］は、ＤＱＳ＿ＢＵＦ［２］のＤＳＳＥＬへ入力され、ＳＥＬ１［１：０］は、ＤＱＳ＿ＢＵＦ［１］のＤＳＳＥＬへ入力され、ＳＥＬ０［１：０］は、ＤＱＳ＿ＢＵＦ［０］のＤＳＳＥＬへ入力される。

ＳＳＥＬ３［１］がＬｏｗの場合は、ＳＳＥＬ３［０］の値にかかわらず、データ同期信号ＤＱＳ［３］へ対応したデータ同期バッファＤＱＳ＿ＢＵＦ［３］の選択回路ＤＳＳＥＬは、入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ同期信号ＤＱＳ［３］はハイインピーダンスとなる。ＳＳＥＬ３［１］がＨｉｇｈで、ＳＳＥＬ３［０］がＨｉｇｈの場合、ＤＱＳ＿ＢＵＦ［３］のＤＳＳＥＬは、ＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、ＩＢＦを無効化し、ＯＢＦを有効化する。その結果、読み出しデータ同期信号ＲＤＱＳ［３］から入力された信号は、ＤＱＳ＿ＢＵＦ［３］内のＯＢＦを通じてＤＱＳ［３］から出力される。ＳＳＥＬ３［１］がＨｉｇｈで、ＳＳＥＬ３［０］がＬｏｗの場合、ＤＱＳ＿ＢＵＦ［３］のＤＳＳＥＬは、ＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、ＩＢＦを有効化し、ＯＢＦを無効化する。その結果、ＤＱＳ［３］から入力された信号は、ＤＱＳ＿ＢＵＦ［３］内のＩＢＦを通じて書き込みデータ同期信号ＷＤＱＳ［３］へ送信される。

ＳＳＥＬ２［１］がＬｏｗの場合は、ＳＳＥＬ２［０］の値にかかわらず、データ同期信号ＤＱＳ［２］へ対応したデータ同期バッファＤＱＳ＿ＢＵＦ［２］の選択回路ＤＳＳＥＬは、入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ同期信号ＤＱＳ［２］はハイインピーダンスとなる。ＳＳＥＬ２［１］がＨｉｇｈで、ＳＳＥＬ２［０］がＨｉｇｈの場合、ＤＱＳ＿ＢＵＦ［２］のＤＳＳＥＬは、ＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、ＩＢＦを無効化し、ＯＢＦを有効化する。その結果、読み出しデータ同期信号ＲＤＱＳ［２］から入力された信号は、ＤＱＳ＿ＢＵＦ［２］内のＯＢＦを通じてＤＱＳ［２］から出力される。ＳＳＥＬ２［１］がＨｉｇｈで、ＳＳＥＬ２［０］がＬｏｗの場合、ＤＱＳ＿ＢＵＦ［２］のＤＳＳＥＬは、ＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、ＩＢＦを有効化し、ＯＢＦを無効化する。その結果、ＤＱＳ［２］から入力された信号は、ＤＱＳ＿ＢＵＦ［２］内のＩＢＦを通じて書き込みデータ同期信号ＷＤＱＳ［２］へ送信される。

ＳＳＥＬ１［１］がＬｏｗの場合は、ＳＳＥＬ１［０］の値にかかわらず、データ同期信号ＤＱＳ［１］へ対応したデータ同期バッファＤＱＳ＿ＢＵＦ［１］の選択回路ＤＳＳＥＬは、入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ同期信号ＤＱＳ［１］はハイインピーダンスとなる。ＳＳＥＬ１［１］がＨｉｇｈで、ＳＳＥＬ１［０］がＨｉｇｈの場合、ＤＱＳ＿ＢＵＦ［１］のＤＳＳＥＬは、ＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、ＩＢＦを無効化し、ＯＢＦを有効化する。その結果、読み出しデータ同期信号ＲＤＱＳ［１］から入力された信号は、ＤＱＳ＿ＢＵＦ［１］内のＯＢＦを通じてＤＱＳ［１］から出力される。ＳＳＥＬ１［１］がＨｉｇｈで、ＳＳＥＬ１［０］がＬｏｗの場合、ＤＱＳ＿ＢＵＦ［１］のＤＳＳＥＬは、ＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、ＩＢＦを有効化し、ＯＢＦを無効化する。その結果、ＤＱＳ［１］から入力された信号は、ＤＱＳ＿ＢＵＦ［１］内のＩＢＦを通じて書き込みデータ同期信号ＷＤＱＳ［１］へ送信される。

ＳＳＥＬ０［１］がＬｏｗの場合は、ＳＳＥＬ０［０］の値にかかわらず、データ同期信号ＤＱＳ［０］へ対応したデータ同期バッファＤＱＳ＿ＢＵＦ［０］の選択回路ＤＳＳＥＬは、入力バッファ活性化信号ＩＮＥと出力バッファ活性化信号ＯＵＴＥをＬｏｗとし、入力バッファＩＢＦおよび出力バッファＯＢＦを無効化する。その結果、データ同期信号ＤＱＳ［０］はハイインピーダンスとなる。ＳＳＥＬ０［１］がＨｉｇｈで、ＳＳＥＬ０［０］がＨｉｇｈの場合、ＤＱＳ＿ＢＵＦ［０］のＤＳＳＥＬは、ＩＮＥをＬｏｗとし、ＯＵＴＥをＨｉｇｈとし、ＩＢＦを無効化し、ＯＢＦを有効化する。その結果、読み出しデータ同期信号ＲＤＱＳ［０］から入力された信号は、ＤＱＳ＿ＢＵＦ［０］内のＯＢＦを通じてＤＱＳ［０］から出力される。ＳＳＥＬ０［１］がＨｉｇｈで、ＳＳＥＬ０［０］がＬｏｗの場合、ＤＱＳ＿ＢＵＦ［０］のＤＳＳＥＬは、ＩＮＥをＨｉｇｈとし、ＯＵＴＥをＬｏｗとし、ＩＢＦを有効化し、ＯＢＦを無効化する。その結果、ＤＱＳ［０］から入力された信号は、ＤＱＳ＿ＢＵＦ［０］内のＩＢＦを通じて書き込みデータ同期信号ＷＤＱＳ［０］へ送信される。

ここで、まずは、すべてのデータ同期バッファＤＱＳ＿ＢＵＦを入出力バッファとして動作させる場合の説明を行う。ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＬｏｗへ設定されると、データ同期信号入出力選択回路ＤＱＳ＿ＳＥＬは、リード指示信号ＮＦＲＤと、ライト指示信号ＮＦＷＲに対応し、ＳＳＥＬ３［１：０］と、ＳＳＥＬ２［１：０］と、ＳＳＥＬ１［１：０］と、ＳＳＥＬ０［１：０］の値を変化させ、データ同期バッファＤＱＳ＿ＢＦ［０］〜ＤＱＳ＿ＢＦ［３］を入出力バッファとして動作させる。以下に、その制御方法の一例を示す。

リード指示信号ＮＦＲＤと、ライト指示信号ＮＦＷＲは、電源投入時の初期化動作にてＬｏｗに設定され、アイドル状態（ＩＤＬＥ）ではどちらもＬｏｗとなっている。コマンドデコーダＣＭＤ＿ＤＥＣは、コマンド信号ＣＯＭからの命令を解読し、制御回路ＣＮＴ＿ＬＯＧへ伝える。ＣＭＤ＿ＤＥＣによって解読された命令がリード命令である場合、ＣＮＴ＿ＬＯＧはＮＦＲＤをＨｉｇｈとし、ＮＦＷＲをＬｏｗとしＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、ＤＱＳ＿ＢＦ［０］〜ＤＱＳ＿ＢＦ［３］が出力バッファとなるように、ＳＳＥＬ３［１：０］、ＳＳＥＬ２［１：０］、ＳＳＥＬ１［１：０］およびＳＳＥＬ０［１：０］のすべての信号をＨｉｇｈとし、すべての入力バッファＩＢＦを無効化し、すべての出力バッファＯＢＦを有効化する。これによって読み出しデータ同期信号ＲＤＱＳ［３：０］は出力バッファＯＢＦを介してデータ同期信号ＤＱＳ［３：０］から出力され情報処理装置ＣＰＵ＿ＣＨＩＰへ送信される。

データ信号ＤＱ［３１：０］から読み出しデータがすべて出力された後、ＣＮＴ＿ＬＯＧは、ＮＦＲＤをＬｏｗとし、ＮＦＷＲをＬｏｗとしＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、すべてのＩＢＦとＯＢＦを無効化するため、ＳＳＥＬ３［１：０］、ＳＳＥＬ２［１：０］、ＳＳＥＬ１［１：０］およびＳＳＥＬ０［１：０］のすべての信号をＬｏｗとする。これによってデータ同期信号ＤＱＳ［３：０］は、ハイインピーダンスとなる。

一方、コマンドデコーダＣＭＤ＿ＤＥＣによって解読された命令がライト命令である場合、制御回路ＣＮＴ＿ＬＯＧは、リード指示信号ＮＦＲＤをＬｏｗとし、ライト指示信号ＮＦＷＲをＨｉｇｈとしデータ同期信号入出力選択回路ＤＱＳ＿ＳＥＬへ伝える。ＤＱＳ＿ＳＥＬは、すべてのデータ同期バッファＤＱＳ＿ＢＦ［０］〜ＤＱＳ＿ＢＦ［３］が入力バッファとなるように、ＳＳＥＬ３［１］、ＳＳＥＬ２［１］、ＳＳＥＬ１［１］およびＳＳＥＬ０［１］の信号をＨｉｇｈとし、ＳＳＥＬ３［０］、ＳＳＥＬ２［０］、ＳＳＥＬ１［０］およびＳＳＥＬ０［０］の信号をＬｏｗとし、すべての入力バッファＩＢＦを有効化し、すべての出力バッファＯＢＦを無効化する。これによって情報処理装置ＣＰＵ＿ＣＨＩＰはデータ同期信号ＤＱＳ［３：０］からの信号を、入力バッファＩＢＦを介して書き込みデータ同期信号ＷＤＱＳ［３：０］へ伝えることができる。

データ信号ＤＱ［３１：０］からすべての書き込みデータが入力された後、ＣＮＴ＿ＬＯＧは、ＮＦＲＤをＬｏｗとし、ＮＦＷＲをＨｉｇｈとしＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、すべてのＩＢＦとＯＢＦを無効化するため、ＳＳＥＬ３［１：０］、ＳＳＥＬ２［１：０］、ＳＳＥＬ１［１：０］およびＳＳＥＬ０［１：０］のすべての信号をＬｏｗとする。これによってデータ同期信号ＤＱＳ［３：０］は、ハイインピーダンスとなる。なお、すべてのデータ同期バッファＤＱＳ＿ＢＵＦを入出力バッファとして動作させるため、ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＬｏｗに設定されると、制御回路ＣＮＴ＿ＬＯＧは、リード指示信号ＮＦＲＤとライト指示信号ＮＦＷＲが同時にＨｉｇｈとならないような制御を行う。

次に、データ同期信号ＤＱＳ［３：２］に対応するデータ同期バッファＤＱＳ＿ＢＵＦを入力専用バッファとして動作させ、データ同期信号ＤＱＳ［１：０］に対応するデータ同期バッファＤＱＳ＿ＢＵＦを出力専用バッファとして動作させる場合の説明を行う。ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＨｉｇｈに設定されると、データ同期信号入出力選択回路ＤＱＳ＿ＳＥＬは、ＳＳＥＬ３［０］とＳＳＥＬ２［０］をＬｏｗとし、ＳＳＥＬ１［０］とＳＳＥＬ０［０］をＨｉｇｈとする。これによって、データ同期信号ＤＱＳ［３：２］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［２］，ＤＱＳ＿ＢＵＦ［３］の出力バッファＯＢＦは無効化され、データ同期信号ＤＱＳ［１：０］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［０］，ＤＱＳ＿ＢＵＦ［１］の入力バッファＩＢＦは無効化される。リード指示信号ＮＦＲＤおよびライト指示信号ＮＦＷＲに対応し、ＳＳＥＬ３［１］と、ＳＳＥＬ２［１］と、ＳＳＥＬ１［１］と、ＳＳＥＬ０［１］の値を変化させ、ＤＱＳ＿ＢＵＦ［２］，ＤＱＳ＿ＢＵＦ［３］を入力専用バッファとして動作させ、ＤＱＳ＿ＢＵＦ［０］，ＤＱＳ＿ＢＵＦ［１］を出力専用バッファとして動作させる。以下に、その制御方法の一例を示す。

リード指示信号ＮＦＲＤおよびライト指示信号ＮＦＷＲは、電源投入時の初期化動作にてＬｏｗに設定され、アイドル状態（ＩＤＬＥ）ではＬｏｗとなっている。コマンドデコーダＣＭＤ＿ＤＥＣはコマンド信号ＣＯＭからの命令を解読し、制御回路ＣＮＴ＿ＬＯＧへ伝える。ＣＭＤ＿ＤＥＣによって解読された命令がリード命令である場合、ＣＮＴ＿ＬＯＧはＮＦＲＤをＨｉｇｈとし、ＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、ＤＱＳ＿ＢＵＦ［０］，ＤＱＳ＿ＢＵＦ［１］が出力バッファとして動作するように、ＳＳＥＬ１［１］とＳＳＥＬ０［１］とをＨｉｇｈとし、ＤＱＳ＿ＢＵＦ［０］，ＤＱＳ＿ＢＵＦ［１］内の出力バッファＯＢＦを有効化する。これによって、読み出しデータ同期信号ＲＤＱＳ［１：０］は出力バッファＯＢＦを介してデータ同期信号ＤＱＳ［１：０］から出力され情報処理装置ＣＰＵ＿ＣＨＩＰへ送信される。

データ信号ＤＱ［３１：０］から読み出しデータがすべて出力された後、ＣＮＴ＿ＬＯＧはＮＦＲＤをＬｏｗとし、ＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、ＮＦＲＤがＬｏｗになったので、ＳＳＥＬ１［１］とＳＳＥＬ０［１］とをＬｏｗとし、ＤＱＳ＿ＢＵＦ［０］，ＤＱＳ＿ＢＵＦ［１］内の出力バッファＯＢＦを無効化する。これによって、データ同期信号ＤＱＳ［１：０］は、ハイインピーダンスとなる。

一方、コマンドデコーダＣＭＤ＿ＤＥＣによって解読された命令がライト命令である場合、制御回路ＣＮＴ＿ＬＯＧはリード指示信号ＮＦＲＤをＬｏｗ、ライト指示信号ＮＦＷＲをＨｉｇｈとし、データ同期信号入出力選択回路ＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、データ同期信号ＤＱＳ［３：２］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［２］，ＤＱＳ＿ＢＵＦ［３］が入力バッファとして動作するように、ＳＳＥＬ３［１］とＳＳＥＬ２［１］とをＨｉｇｈとし、ＤＱＳ＿ＢＵＦ［２］，ＤＱＳ＿ＢＵＦ［３］内の入力バッファＩＢＦを有効化する。これによって、情報処理装置ＣＰＵ＿ＣＨＩＰは、データ同期信号ＤＱＳ［３：２］からの信号を、入力バッファＩＢＦを介して書き込みデータ同期信号ＷＤＱＳ［３：２］へ伝えることができる。

データ信号ＤＱ［３１：０］からすべての書き込みデータが入力された後、ＣＮＴ＿ＬＯＧはＮＦＷＲをＬｏｗとし、ＤＱＳ＿ＳＥＬへ伝える。これを受けて、ＤＱＳ＿ＳＥＬは、ＮＦＷＲをＬｏｗとなったので、ＳＳＥＬ３［１］とＳＳＥＬ２［１］とをＬｏｗとし、ＤＱＳ＿ＢＵＦ［２］，ＤＱＳ＿ＢＵＦ［３］内の入力バッファＩＢＦを無効化する。これによってデータ同期信号ＤＱＳ［３：２］は、ハイインピーダンスとなる。なお、ＤＱＳ＿ＢＵＦ［２］，ＤＱＳ＿ＢＵＦ［３］を入力専用バッファとして動作させ、ＤＱＳ＿ＢＵＦ［０］，ＤＱＳ＿ＢＵＦ［１］を出力専用バッファとして動作させる場合は、読み出し動作と書き込み動作は平行に行うことができるため、ピンレジスタＰＮＲＥＧ［１］の値がＬｏｗおよびＰＮＲＥＧ［０］の値がＨｉｇｈへ設定されると、ＣＮＴ＿ＬＯＧは、ＮＦＲＤとＮＦＷＲが全く独立に遷移可能なように制御を行う。

また、データ同期信号ＤＱＳ［３］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［３］を入力専用バッファとして動作させ、データ同期信号ＤＱＳ［２：０］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［０］〜ＤＱＳ＿ＢＵＦ［２］を出力専用バッファとして動作させる場合も、上記と同様の制御が行われる。さらに、データ同期信号ＤＱＳ［３：１］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［１］〜ＤＱＳ＿ＢＵＦ［３］を入力専用バッファとして動作させ、データ同期信号ＤＱＳ［０］に対応するデータ同期バッファＤＱＳ＿ＢＵＦ［０］を出力専用バッファとして動作させる場合も、上記と同様の制御が行われる。

＜状態遷移図の説明＞
図９は、図１の情報処理システムにおいて、ランダムアクセスメモリＭＥＭ０の状態遷移図の一例を示すものである。ランダムアクセスメモリＭＥＭ０へ電源が投入されると、ＭＥＭ０には、情報処理装置ＣＰＵ＿ＣＨＩＰによって図２で示された初期動作（ＩＮＩＴ＿ＳＥＱ）がなされ、ＭＥＭ０は、外部からのリクエストを待つアイドル状態（ＩＤＬＥ）となる。アイドル状態（ＩＤＬＥ）では、特に限定されないが、ＭＥＭ０は、モードレジスタセット命令ＭＲＳ、拡張レジスタセット命令ＥＭＲＳ、ピンレジスタセット命令ＰＮＲＳ、セルフリフレッシュ命令ＳＥＬＦ、オートリフレッシュ命令ＲＥＦをリクエストとして受け付けることができる。

アイドル状態（ＩＤＬＥ）にて、ピンレジスタセット命令ＰＮＲＳが入力されると、ロウ・カラムアドレス信号Ａ１３−Ａ０の値がオペレーションコードＰＩＮＯＰＣＯＤＥとしてピンレジスタＰＮＲＥＧへ設定される。このピンレジスタＰＮＲＥＧへ値が設定された後、ＭＥＭ０は再びアイドル状態（ＩＤＬＥ）となる。この際には、図６で説明したように、ピンレジスタＰＮＲＥＧへ設定された値によってデータ信号ＤＱの一部が入力専用信号で、残りの一部が出力専用信号へ設定される場合や、データ信号ＤＱのすべてが入出力信号へ設定される場合がある。

アイドル状態（ＩＤＬＥ）にて、モードレジスタセット命令ＭＲＳが入力されると、ロウ・カラムアドレス信号Ａ１３−Ａ０の値がオペレーションコードＭＲＳＯＰＣＯＤＥとしてモードレジスタＭＲＥＧへ設定される。このモードレジスタＭＲＥＧへ値が設定された後、ＭＥＭ０は再びアイドル状態（ＩＤＬＥ）となる。この際には、図６で説明したように、モードレジスタＭＲＥＧへ設定された値によって、特に限定されないがバースト長や読み出しレイテンシなどが設定される。

アイドル状態（ＩＤＬＥ）にて、拡張レジスタセット命令ＥＭＲＳが入力されると、ロウ・カラムアドレス信号Ａ１３−Ａ０の値がオペレーションコードＥＭＲＳＯＰＣＯＤＥとして拡張レジスタＥＲＥＧへ設定される。この拡張レジスタＥＲＥＧへ値が設定された後、ＭＥＭ０は再びアイドル状態（ＩＤＬＥ）となる。この際には、図６で説明したように、拡張レジスタＥＲＥＧへ設定された値によって、特に限定されないがセルフリフレッシュの保障温度範囲などが設定される。

アイドル状態（ＩＤＬＥ）にて、セルフリフレッシュ・エントリ命令ＳＥＬＦが入力されると、ＭＥＭ０はセルフリフレッシュ状態となり、ＭＥＭ０内部のリフレッシュ制御回路ＲＥＦＣが内部のリフレッシュカウンタを用いて自動的にメモリバンクＢＫ０〜ＢＫ７へのリフレッシュ動作を行う。さらに、ＭＥＭ０の内部にある温度センサＴＨＭＯの温度情報がＲＥＦＣへ入力され、この温度情報によって、ＲＥＦＣがリフレッシュ動作の頻度を自動的に調整する。このセルフリフレッシュ状態にて、セルフリフレッシュ解除命令ＳＥＬＦＸが入力されると、ＭＥＭ０はアイドル状態となる。

アイドル状態（ＩＤＬＥ）にて、リフレッシュ命令ＲＥＦが入力されると、ＭＥＭ０内部のリフレッシュ制御回路ＲＥＦＣが動作し、メモリバンクＢＫ０〜ＢＫ７へのリフレッシュ動作を行う（ＡＵＴＯＲＥＦ）。このリフレッシュ動作が完了後、ＭＥＭ０は再びアイドル状態（ＩＤＬＥ）となる。

アイドル状態（ＩＤＬＥ）にて、信号ＣＫＥがＬＯＷ（ＣＫＥ＿Ｌ）になると、プリチャージパワーダウンモードとなり、アイドル状態（ＩＤＬＥ）時のスタンバイ電流を削減することができる。信号ＣＫＥがＨｉｇｈ（ＣＫＥ＿Ｈ）になるとアイドル状態（ＩＤＬＥ）へ戻る。

アイドル状態（ＩＤＬＥ）にて、バンクアクティブ命令ＡＣＴが入力されると、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクが活性化され、アクティブ状態（ＡＣＴＩＶＥ）となる。

アクティブ状態（ＡＣＴＩＶＥ）にて、リード命令ＲＥＡＤが入力されると、活性化されたメモリバンクからデータ読み出される。データが読み出された後に、ＭＥＭ０は再びアクティブ状態（ＡＣＴＩＶＥ）となる。

アクティブ状態（ＡＣＴＩＶＥ）にて、リード＆プリチャージ命令ＲＥＡＤＡが入力されると、活性化されたメモリバンクからデータ読み出される。データが読み出された後に、活性化されたメモリバンクはプリチャージ動作によって非活性化され、アイドル状態（ＩＤＬＥ）へとなる。

アクティブ状態（ＡＣＴＩＶＥ）にて、ライト命令ＷＲＩＴが入力されると、活性化されたメモリバンクへデータが書き込まれる。メモリバンクへデータが書き込まれた後に、ＭＥＭ０は再びアクティブ状態（ＡＣＴＩＶＥ）となる。

アクティブ状態（ＡＣＴＩＶＥ）にて、ライト＆プリチャージ命令ＷＲＩＴＡが入力されると活性化されたメモリバンクへデータが書き込まれる。メモリバンクへデータが書き込まれた後に、活性化されたメモリバンクはプリチャージ動作によって非活性化され、アイドル状態（ＩＤＬＥ）へとなる。

アクティブ状態（ＡＣＴＩＶＥ）にて、プリチャージ命令ＰＲＥが入力されると、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２にて選択されたメモリバンクが非活性化され、アイドル状態（ＩＤＬＥ）へとなる。

アクティブ状態（ＡＣＴＩＶＥ）にて、プリチャージオール命令ＰＡＬＬが入力されると全メモリバンクが非活性化され、アイドル状態（ＩＤＬＥ）となる。

アクティブ状態（ＡＣＴＩＶＥ）にて、信号ＣＫＥがＬＯＷ（ＣＫＥ＿Ｌ）になると、アクティブパワーダウンモードとなり、アクティブ状態（ＡＣＴＩＶＥ）時の消費電流を削減することができる。信号ＣＫＥがＨｉｇｈ（ＣＫＥ＿Ｈ）になるとアイドル状態（ＩＤＬＥ）へ戻る。

以上説明したように、ランダムアクセスメモリＭＥＭ０へ読み出し動作と書き込み動作が交互に発生する場合は、ピンレジスタＰＮＲＥＧにてデータ信号ＤＱ［３１：１６］をデータ入力専用信号へ設定し、データ信号ＤＱ［１５：０］をデータ出力専用信号へ設定し、データ同期信号ＤＱＳ［３：２］を入力専用信号へ設定し、データ入同期信号ＤＱＳ［１：０］を出力専用信号へ設定することで、データ読み出し信号とデータ書き込み信号を分離しデータの読み出し動作と書き込み動作を独立に実行することができる。これにより、読み出しデータと書き込みデータの切り替え時間が発生せずに高速なデータ転送が実現可能になる。

また、ランダムアクセスメモリＭＥＭ０へ読み出し動作が連続する場合は、ピンレジスタＰＮＲＥＧにてデータ信号ＤＱ［３１：０］をデータ入出力信号へ設定し、データ同期信号ＤＱＳ［３：０］を入出力信号へ設定することで、一度に読み出せるデータが３２ビットとなるため、高速にデータを読み出すことができる。また、ランダムアクセスメモリＭＥＭ０へ書き込み動作が連続する場合についても、同様に、一度に書き込めるデータが３２ビットとなるため、高速にデータを書き込むことができるのは言うまでもない。

したがって、情報処理装置ＣＰＵ＿ＣＨＩＰは、自身が実行するプログラムによって生じるランダムアクセスメモリＭＥＭ０へのメモリアクセスの特徴を捉えて、プログラムを実行しながら、ランダムアクセスメモリＭＥＭ０のデータ信号を入力データ専用信号と出力データ専用信号に分けたり、あるいは入出力データ信号へ切り替えたりできるため、プログラムに応じた高速なデータ転送を実現できる。これに伴い、高速で使い勝手の良い情報処理システムが実現可能になる。

（実施の形態２）
図１０は、本発明の実施の形態２による情報処理システムにおいて、その構成の一例を示すブロック図である。図１０に示す情報処理システムは、情報処理装置ＣＨＩＰ＿ＣＨＩＰと、ランダムアクセスメモリＭＥＭ１とから構成され、実施の形態１の場合と異なり、ＭＥＭ１が不揮発性のメモリセルを備えたことが特徴となっている。

情報処理装置ＣＰＵ＿ＣＨＩＰは、情報処理回路ＣＰＵ０，ＣＰＵ１，ＣＰＵ２，ＣＰＵ３と、メモリ制御回路ＭＣＯＮから構成されている。ＣＰＵ＿ＣＨＩＰは、ＭＣＯＮを介して、ＭＥＭ１へ接続され、データ通信を行う。ＣＰＵ＿ＣＨＩＰとＭＥＭ１の間は、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、アドレス信号ＡＤＤ［１６：０］、コマンド信号ＣＯＭ、データマスク信号ＤＭ［３：０］、データ信号ＤＱ［３１：０］、およびデータ同期信号ＤＱＳ［３：０］で接続される。

ＭＥＭ１は、クロック生成回路ＣＧＥＮ、モードレジスタＭＲＥＧ、拡張モードレジスタＥＲＥＧ、アドレスバッファＡＤＤ＿ＢＵＦ、コマンドデコーダＣＭＤ＿ＤＥＣ、ピンレジスタＰＮＲＥＧ、ＩＯバッファＩＯＢＵＦ、温度センサＴＨＭＯ、制御回路ＣＮＴ＿ＬＯＧ、ライトデータバッファＷＤＬＡＴ、リードデータバッファＲＤＬＡＴ、データ制御回路ＤＡＴＡ＿ＣＴＬ、クロック同期回路ＤＬＬ、不揮発性のメモリバンクＢＫ０〜ＢＫ７から構成される。ＣＧＥＮは、ＭＥＭ０へ入力されたＣＬＫから内部クロック信号ＩＮＣＬＫを生成する。このＩＮＣＬＫは、ＭＥＭ０を構成する各ブロックで利用される。

各メモリバンクＢＫ０〜ＢＫ７は、ロウアドレスラッチ回路ＲＡＤ＿ＬＴ、カラムアドレスラッチ回路ＣＡＤ＿ＬＴ、ロウデコーダＲＯＷ＿ＤＥＣ、カラムデコーダＣＯＬ＿ＤＥＣ、センスアンプブロックＳＡ＿ＢＬＫ、不揮発性メモリセルを備えたメモリアレイＮＶＭＡＲＹから構成される。不揮発性メモリセルには、相変化型メモリセル、磁気記録型メモリセル、抵抗変化型メモリセル、ミラービット型メモリセル、フローティング型メモリセルなどがあるが、あらゆる不揮発性メモリセルを利用することができる。

ＮＶＭＡＲＹには不揮発性メモリを利用しているため、リフレッシュ動作が不要である。このため、図１の場合と異なりＭＥＭ１にはリフレッシュ制御回路は搭載されておらず、これ以外の回路は図１のランダムアクセスメモリＭＥＭ０と同じである。したがって、ランダムアクセスメモリＭＥＭ１は実施の形態１と同様に動作し、同様の効果を持つことは言うまでもない。さらに、ＭＥＭ１はリフレッシュ動作が不要なため低電力で動作可能であり、ＮＶＭＡＲＹには不揮発性メモリセルを利用しているため電源が遮断されても、データを記憶でき、高い信頼性を保つことができる。

（実施の形態３）
本実施の形態３では、実施の形態１および２で説明した各ランダムアクセスメモリＭＥＭ０，ＭＥＭ１のより詳細な構成例について説明する。ここでは、図１のＭＥＭ０を例に説明を行うが、ＭＥＭ１の場合にも同様に適用可能である、図１１は、本発明の実施の形態３による情報処理システムにおいて、図１のランダムアクセスメモリＭＥＭ０内の１つのメモリバンクの構成例を示す回路図である。

図１１において、ＣＥＬはメモリセルであり、ＢＬＫはメモリセルブロックである。１つのメモリセルブロックＢＬＫは、特に限定されないが、カラムスイッチ回路ＳＷ、センスアンプ回路ＳＡ、１６３８３個のメモリセルＣＥＬから構成される。また、１つのメモリバンクは、特に限定されないが６４個のメモリセルブロックＢＬＫ［０］〜ＢＬＫ［６３］から構成される。１つのメモリバンク内の複数のメモリセルの集まりがメモリアレイＭＡＲＹであり、１つのメモリバンク内の複数のセンスアンプ回路ＳＡの集まりがセンスアンプブロックＳＡ＿ＢＬＫである。また、１つのメモリバンク内の複数のカラムスイッチ回路ＳＷの集まりがカラムスイッチブロックＳＷ＿ＢＬＫである。

図１１において、ＢＬ０［１２７：０］〜ＢＬ６３［１２７：０］およびＢＬＢ０［１２７：０］〜ＢＬＢ６３［１２７：０］はローカルビット信号、ＧＢＬ０〜ＧＢＬ６３およびＧＢＬＢ０〜ＧＢＬＢ６３はグローバルビット信号である。また、ＭＡはメインアンプ回路であり、ＧＤ０〜ＧＤ６３はグローバルデータ信号である。グローバルライン群ＧＤＬはグローバルビット信号、グローバルデータ信号およびメインアンプ回路の領域を示す。

ＷＬ０〜ＷＬ１６３８３はワード信号であり、特に限定されないが、１つのメモリバンクにはワード信号は１６３８４本ある。ＷＬ０〜ＷＬ１６３８３は、ロウデコーダＲＯＷ＿ＤＥＣに入力されたロウアドレスに応じていずれか１本が選択される。ＣＳＷ０〜ＣＳＷ６３はカラム選択信号である。特に限定されないが、この信号がＨｉｇｈとなった場合、対応するカラムスイッチ回路ＳＷが選択され、この選択されたカラムスイッチ回路ＳＷを通じてメモリセルＣＥＬからデータを読み出したり、ＣＥＬへデータを書き込んだりすることができる。

ここで、ピンレジスタＰＮＲＥＧにてデータ信号ＤＱ［３１：０］を入出力信号に設定し、データ同期信号ＤＱＳ［３：０］を入出力信号に設定した場合に、ランダムアクセスメモリＭＥＭ０へ読み出しリクエストが生じた際の動作例について説明する。

情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへバンクアクティブ命令ＡＣＴ（ＡＣＴ０）を出力し、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦへ例えばバンクアドレス（ＢＫ０）およびロウアドレスＲＯＷ０を出力する。ＣＭＤ＿ＤＥＣは、このバンクアクティブ命令ＡＣＴ０を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクの活性化を指示する。ＣＮＴ＿ＬＯＧへ入力されたメモリバンク活性化の指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。ロウアドレスＲＯＷ０はアドレスバッファＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のロウアドレスラッチ回路ＲＡＤ＿ＬＴへ転送され、ロウデコーダＲＯＷ＿ＤＥＣによってロウアドレスＲＯＷ０に対応したワード信号ＷＬ０がＨｉｇｈとなり、このワード信号へ接続されている１ページ分（特に限定しないが８１９２ビット分）のメモリセルＣＥＬの保持データが、それぞれのセンスアンプ回路ＳＡへ転送され、保持される。

次に、ＣＰＵ＿ＣＨＩＰは、ＭＥＭ０に対して、ＣＬＫに同期して、ＣＯＭを介してＣＭＤ＿ＤＥＣへリード命令ＲＥＡＤ（ＲＥＡＤ０）を出力し、ＡＤＤを通じてＡＤＤ＿ＢＵＦへ例えばバンクアドレス（ＢＫ０）およびカラムアドレスＣＯＬ０を出力する。ＣＭＤ＿ＤＥＣは、このリード命令ＲＥＡＤ０を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクからのデータ読み出しを指示する。ＣＮＴ＿ＬＯＧへ入力されたデータ読み出しの指示およびバンクアドレス（ＢＫ０）によってＢＫ０が選択される。カラムアドレスＣＯＬ０は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のカラムアドレスラッチ回路ＣＡＤ＿ＬＴへ転送され、カラムデコーダＣＯＬ＿ＤＥＣによって、メモリセルブロックＢＬＫ０〜ＢＬＫ６３内の各カラム選択信号ＣＳＷ０がＨｉｇｈとなる。これにより、センスアンプ回路ＳＡが保持しているデータは、選択された６４個のカラムスイッチ回路ＳＷを通じて、グローバルビット信号ＧＢＬ０〜ＧＢＬ６３（ＧＢＬＢ０〜ＧＢＬＢ６３）へ出力される。

グローバルビット信号へ出力された６４ビットのデータは、それぞれのメインアンプＭＡを通じて、グローバルデータ信号ＧＤ０〜ＧＤ６３へ出力され、データ制御回路ＤＡＴＡ＿ＣＴＬを通じて、リードデータバッファＲＤＬＡＴへ転送される。ＲＤＬＡＴ内の６４ビットのデータは、読み出しデータ同期信号ＲＤＱＳ［３：０］の立ち上がりと立ち下りに同期し、読み出しデータ信号ＲＤ［３１：０］を通じて、２回に分けてＩＯバッファＩＯＢＵＦへ転送され、同様に、データ同期信号ＤＱＳ［３：０］の立ち上がりと立ち下りに同期し、データ信号ＤＱ［３１：０］より、２回に分けて情報処理装置ＣＰＵ＿ＣＨＩＰへ出力される。なお、ＣＰＵ＿ＣＨＩＰからＭＥＭ０へライト命令ＷＲＩＴ（ＷＲＩＴ０）が入力された場合も、同様にしてメモリセルへのデータ書き込みが行われる。

次にピンレジスタＰＮＲＥＧにてデータ信号ＤＱ［３１：１６］を入力専用信号へ設定し、データ信号ＤＱ［１５：０］を出力専用信号へ設定し、データ同期信号ＤＱＳ［３：２］を入力専用信号へ設定し、データ入同期信号ＤＱＳ［１：０］を出力専用信号へ設定した場合で、ランダムアクセスメモリＭＥＭ０へ読み出しリクエストが生じた際の動作について説明する。

情報処理装置ＣＰＵ＿ＣＨＩＰは、ランダムアクセスメモリＭＥＭ０に対して、クロック信号ＣＬＫに同期して、コマンド信号ＣＯＭを介してコマンドデコーダＣＭＤ＿ＤＥＣへバンクアクティブ命令ＡＣＴ（ＡＣＴ０）を出力し、アドレス信号ＡＤＤを通じてアドレスバッファＡＤＤ＿ＢＵＦへ例えばバンクアドレス（ＢＫ０）およびロウアドレスＲＯＷ０を出力する。ＣＭＤ＿ＤＥＣは、このバンクアクティブ命令ＡＣＴ０を解読し、制御回路ＣＮＴ＿ＬＯＧへメモリバンクの活性化を指示する。ＣＮＴ＿ＬＯＧへ入力されたメモリバンク活性化の指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。ロウアドレスＲＯＷ６４は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のロウアドレスラッチ回路ＲＡＤ＿ＬＴへ転送され、ロウデコーダＲＯＷ＿ＤＥＣによってロウアドレスＲＯＷ０に対応したワード信号ＷＬ０がＨｉｇｈとなり、このワード信号へ接続されている１ページ分（特に限定されないが８１９２ビット分）のメモリセルＣＥＬの保持データが、それぞれのセンスアンプ回路ＳＡへ転送され、保持される。

次に、ＣＰＵ＿ＣＨＩＰは、ＭＥＭ０に対して、ＣＬＫに同期して、ＣＯＭを介してＣＭＤ＿ＤＥＣへリード命令ＲＥＡＤ（ＲＥＡＤ０）を出力し、ＡＤＤを通じてＡＤＤ＿ＢＵＦへ例えばバンクアドレス（ＢＫ０）およびカラムアドレスＣＯＬ０を出力する。ＣＭＤ＿ＤＥＣは、このリード命令ＲＥＡＤ０を解読し、ＣＮＴ＿ＬＯＧへメモリバンクからのデータ読み出しを指示する。ＣＮＴ＿ＬＯＧへ入力されたデータ読み出しの指示およびバンクアドレス（ＢＫ０）によってメモリバンク０（ＢＫ０）が選択される。カラムアドレスＣＯＬ０は、ＡＤＤ＿ＢＵＦを通じて、選択されたＢＫ０のカラムアドレスラッチ回路ＣＡＤ＿ＬＴへ転送され、カラムデコーダＣＯＬ＿ＤＥＣによって、メモリセルブロックＢＬＫ０〜ＢＬＫ３１の合計３２個のカラム選択信号ＣＳＷ０がＨｉｇｈとなる。これにより、センスアンプ回路ＳＡの保持データは、選択された３２個のカラムスイッチ回路ＳＷを通じて、グローバルビット信号ＧＢＬ０〜ＧＢＬ３１（ＧＢＬＢ０〜ＧＢＬＢ３１）へ出力される。

グローバルビット信号へ出力された３２ビットのデータは、それぞれのメインアンプＭＡを通じて、グローバルデータ信号ＧＤ０〜ＧＤ３１へ出力され、データ制御回路ＤＡＴＡ＿ＣＴＬを通じて、リードデータバッファＲＤＬＡＴへ転送される。ＲＤＬＡＴ内の３２ビットのデータは、読み出しデータ同期信号ＲＤＱＳ［１：０］の立ち上がりと立ち下りに同期し、読み出しデータ信号ＲＤ［１５：０］を通じて、２回に分けてＩＯバッファＩＯＢＵＦへ転送され、同様に、データ同期信号ＤＱＳ［１：０］の立ち上がりと立ち下りに同期し、データ信号ＤＱ［１５：０］より、２回に分けて情報処理装置ＣＰＵ＿ＣＨＩＰへ出力される。なお、ＣＰＵ＿ＣＨＩＰからＭＥＭ０へライト命令ＷＲＩＴ（ＷＲＩＴ０）が入力された場合も、同様にしてメモリセルへのデータ書き込みが行われる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本実施の形態による情報処理システムおよび半導体記憶装置は、特に、ＣＰＵ等の情報処理装置と、ＤＤＲ−ＳＤＲＡＭ等の半導体記憶装置が同一の半導体チップまたは同一の半導体パッケージ内の搭載された半導体製品に適用して有益な技術であり、これに限らず、プリント基板上に情報処理装置と半導体記憶装置が実装された製品や、単体の半導体記憶装置なども含めて広く適用可能である。

本発明の実施の形態１による情報処理システムにおいて、その構成の一例を示すブロック図である。 図１の情報処理システムにおいて、その電源投入直後の動作例を示すフロー図である。 図１の情報処理システムにおいて、そのピンレジスタへ設定を行う際の動作例を示す波形図である。 図１の情報処理システムにおいて、読み出し動作と書き込み動作が交互に発生した場合の動作例を示すものであり、（ａ）、（ｂ）は、それぞれ異なるピンレジスタの設定を用いた場合の波形図である。 図１の情報処理システムにおいて、読み出し動作が連続して発生した場合の動作例を示すものであり、（ａ）、（ｂ）は、それぞれ異なるピンレジスタの設定を用いた場合の波形図である。 図１の情報処理システムにおいて、ランダムアクセスメモリが実行する命令と、これを実現する信号の組み合わせの一例を示す説明図である。 図１の情報処理システムにおいて、ランダムアクセスメモリのＩＯバッファにおける主要部の構成例を示す回路図である。 図１の情報処理システムにおいて、ランダムアクセスメモリのＩＯバッファにおける他の主要部の構成例を示す回路図である。 図１の情報処理システムにおいて、ランダムアクセスメモリの状態遷移図の一例を示すものである。 本発明の実施の形態２による情報処理システムにおいて、その構成の一例を示すブロック図である。 本発明の実施の形態３による情報処理システムにおいて、図１のランダムアクセスメモリ内の１つのメモリバンクの構成例を示す回路図である。

符号の説明

ＣＰＵ＿ＣＨＩＰ 情報処理装置
ＣＰＵ 情報処理回路
ＭＣＯＮ メモリ制御回路
ＭＥＭ ランダムアクセスメモリ
ＣＧＥＮ クロック生成回路
ＭＲＥＧ モードレジスタ
ＥＲＥＧ 拡張モードレジスタ
ＡＤＤ＿ＢＵＦ アドレスバッファ
ＣＭＤ＿ＤＥＣ コマンドデコーダ
ＰＮＲＥＧ ピンレジスタ
ＩＯＢＵＦ ＩＯバッファ
ＴＨＭＯ 温度センサ
ＲＥＦＣ リフレッシュ制御回路
ＣＮＴ＿ＬＯＧ 制御回路
ＷＤＬＡＴ ライトデータバッファ
ＲＤＬＡＴ リードデータバッファ
ＤＡＴＡ＿ＣＴＬ データ制御回路
ＤＬＬ クロック同期回路
ＢＫ メモリバンク
ＲＡＤ＿ＬＴ ロウアドレスラッチ回路
ＣＡＤ＿ＬＴ カラムアドレスラッチ回路
ＲＯＷ＿ＤＥＣ ロウデコーダ
ＣＯＬ＿ＤＥＣ カラムデコーダ
ＳＡ＿ＢＬＫ センスアンプブロック
ＭＡＲＹ，ＮＶＭＡＲＹ メモリアレイ
ＤＱ＿ＢＵＦ データバッファ
ＩＢＦ 入力バッファ
ＯＢＦ 出力バッファ
ＩＯＳＥＬ 選択回路
ＤＱ＿ＳＥＬ データ信号入出力選択回路
ＤＱＳ＿ＢＵＦ データ同期バッファ
ＤＳＳＥＬ 選択回路
ＤＱＳ＿ＳＥＬ データ同期信号入出力選択回路
ＣＥＬ メモリセル
ＳＡ センスアンプ
ＳＷ カラムスイッチ回路

Claims (11)

1. データ信号線、および前記データ信号線にデータを伝送する際の同期信号となるデータ同期信号線とを持つランダムアクセスメモリと、
   前記ランダムアクセスメモリとの間でデータ通信を行う情報処理装置とを備え、
   前記ランダムアクセスメモリは、前記データ信号線を、入力と出力を共用するデータ信号線とするか、出力専用のデータ信号線とするか、入力専用のデータ信号線とするかを設定し、さらに、前記データ同期信号線を、入力と出力を共用するデータ同期信号線とするか、出力専用のデータ同期信号線とするか、入力専用のデータ同期信号線とするかを設定する設定手段を有することを特徴とする情報処理システム。
2. 請求項１記載の情報処理システムにおいて、
   前記ランダムアクセスメモリは、データ信号線設定命令が入力された際に前記設定手段を用いて前記データ信号線および前記データ同期信号線の設定を行うことを特徴とする情報処理システム。
3. 請求項２記載の情報処理システムにおいて、
   前記データ信号線設定命令は、前記情報処理装置によって入力されることを特徴とする情報処理システム。
4. 請求項２記載の情報処理システムにおいて、
   前記ランダムアクセスメモリは、命令信号線を有し、
   前記データ信号線設定命令は、前記命令信号線より入力されることを特徴とする情報処理システム。
5. データ信号線、および前記データ信号線にデータを伝送する際の同期信号となるデータ同期信号線とを持つランダムアクセスメモリと、
   前記ランダムアクセスメモリとの間でデータ通信を行う情報処理装置とを備え、
   前記ランダムアクセスメモリは、
   前記データ信号線を、入力と出力を共用するデータ信号線とするか、出力専用のデータ信号線とするか、入力専用のデータ信号線とするかの設定情報を保持し、さらに、前記データ同期信号線を、入力と出力を共用するデータ同期信号線とするか、出力専用のデータ同期信号線とするか、入力専用のデータ同期信号線とするかの設定情報を保持するレジスタと、
   前記レジスタの設定情報にしたがって、前記データ信号線および前記データ同期信号線の設定を行う設定手段とを有することを特徴とする情報処理システム。
6. 請求項５記載の情報処理システムにおいて、
   前記ランダムアクセスメモリは、前記レジスタへ前記設定情報を格納するためのレジスタ設定命令と、前記設定情報とが入力された際に、前記設定手段を用いて前記データ信号線および前記データ同期信号線の設定を行うことを特徴とする情報処理システム。
7. 請求項６記載の情報処理システムにおいて、
   前記レジスタ設定命令および前記設定情報は、前記情報処理装置によって入力されることを特徴とする情報処理システム。
8. 請求項５記載の情報処理システムにおいて、
   前記ランダムアクセスメモリは、ＤＤＲ−ＳＤＲＡＭであることを特徴とする情報処理システム。
9. データ信号線と、
   前記データ信号線にデータを伝送する際の同期信号となるデータ同期信号線と、
   前記データ信号線を、入力と出力を共用するデータ信号線とするか、出力専用のデータ信号線とするか、入力専用のデータ信号線とするかの設定情報を保持し、さらに、前記データ同期信号線を、入力と出力を共用するデータ同期信号線とするか、出力専用のデータ同期信号線とするか、入力専用のデータ同期信号線とするかの設定情報を保持するレジスタと、
   前記レジスタの設定情報にしたがって、前記データ信号線および前記データ同期信号線の設定を行う設定手段とを有することを特徴とする半導体記憶装置。
10. 請求項９記載の半導体記憶装置において、
    前記レジスタへ前記設定情報を格納するためのレジスタ設定命令と、前記設定情報とが入力された際に、前記設定手段を用いて前記データ信号線および前記データ同期信号線の設定を行うことを特徴とする半導体記憶装置。
11. 請求項９記載の半導体記憶装置において、
    前記半導体記憶装置は、ＤＤＲ−ＳＤＲＡＭであることを特徴とする半導体記憶装置。

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