CN112949229A - 超导高速存储器 - Google Patents

Abstract

本发明提供一种超导高速存储器，包括：输入缓冲阵列，用于并行暂存输入数据；存储阵列，连接于输入缓冲阵列的输出端，包括多个存储块，用于并行存储输入缓冲阵列输出的数据；输出缓冲阵列，连接于存储阵列的输出端，用于并行暂存存储阵列输出的数据；地址译码控制电路，连接输入缓冲阵列、存储阵列及输出缓冲阵列，分别为输入缓冲阵列及第二缓冲阵列提供有效信号，为存储阵列提供置位信号及复位信号。本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。

Description

超导高速存储器

技术领域

本发明涉及超导电路设计领域，特别是涉及一种超导高速存储器。

背景技术

超导SFQ电路，是包含有RSFQ、LV-RSFQ、ERSFQ、RQL、AQFP等利用超导环中有无Single Flux Quantum(SFQ)单磁通量子的存储来代表0/1信号的数字电路，由于其速度和功耗等性能指标都远远优于半导体CMOS电路：其频率可高达几百GHz，目前已实现的具有逻辑功能的SFQ数字电路最高频率达到770GHz；其工作功耗低，实现0/1状态转换所需能量仅为10-20J(单个约瑟夫森结触发所需能量)。应用超导SFQ电路实现高性能计算，具有半导体电路无可比拟的优势，所以国际上有多个科研机构陆续开展了应用SFQ电路实现超高速计算机的研究。

利用超导SFQ电路实现的计算机采用冯诺依曼架构，计算机的整体性能在很大程度上依赖于存储器，而存储器的存取速度也直接影响到计算机可工作的最高频率。在若干种利用SFQ电路实现存储器的方案之中，移位寄存器结构是目前国际上唯一一种具有高频测试结果的结构。但是目前国际上已报道的基于移位寄存器的存储器均采用串行结构，对数据的存储采用一拍一存，一拍一取，读/写操作所需时钟周期数较多，且存储容量完全取决于移位寄存器移位的深度，可扩展性差，严重限制了超导计算机的运行位数和性能。本发明就是针对目前串行存储存在的问题，提出了一种简单的存储架构解决方案，实现高速并行存储。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超导高速存储器，用于解决现有技术中串行存储的读/写操作所需时钟周期数多、存储容量不易扩展、限制超导计算机运行位数和性能等问题。

为实现上述目的及其他相关目的，本发明提供一种超导高速存储器，所述超导高速存储器至少包括：

输入缓冲阵列，用于并行暂存输入数据；

存储阵列，连接于所述输入缓冲阵列的输出端，包括多个存储块，用于并行存储所述输入缓冲阵列输出的数据；

输出缓冲阵列，连接于所述存储阵列的输出端，用于并行暂存所述存储阵列输出的数据；

地址译码控制电路，连接所述输入缓冲阵列、所述存储阵列及所述输出缓冲阵列，分别为所述输入缓冲阵列及所述第二缓冲阵列提供有效信号，为所述存储阵列提供置位信号及复位信号。

可选地，所述输入缓冲阵列包括多个第一触发器；各第一触发器的数据输入端分别接收对应的输入数据，时钟端连接第一有效信号，数据输出端分别连接各存储块的输入端。

可选地，所述存储阵列包括多个并行的移位寄存器，各移位寄存器分别作为一存储块实现数据存储。

更可选地，所述移位寄存器包括第一分流模块、第二分流模块、非破坏性读出模块、第一或逻辑模块及n个第二触发器；

所述第一分流模块接收输入时钟信号，并将所述输入时钟信号分别提供给各第二触发器；

各第二触发器依次串联，第二触发器串联结构的输出端连接所述第二分流模块的输入端；

所第二分流模块的第一输出端输出数据，第二输出端连接所述非破坏性读出模块的输入端；

所述非破坏性读出模块接收所述置位信号及所述复位信号，基于所述置位信号与所述复位信号的状态对所述移位寄存器写入数据或清除数据；

所述第一或逻辑模块连接所述非破坏性读出单元的输出端，并接收所述输入缓冲阵列输出的数据，输出端连接所述第二触发器串联结构的输入端；

其中，n为大于等于2的自然数。

更可选地，所述第一分流模块包括(n-1)个分流单元门，各分流单元门依次串联，将所述输入时钟信号分为n路信号输出。

可选地，所述输出缓冲阵列包括多个第三触发器；各第三触发器的数据输入端分别连接各存储块的输出端，时钟端连接第二有效信号，清零端连接清零信号，数据输出端分别输出各存储块存储的数据。

可选地，所述地址译码控制电路包括译码器、移位寄存模块、第三分流模块、第一逻辑控制模块及第二逻辑控制模块；

所述译码器接收地址信号及第三有效信号，当所述第三有效信号有效时对所述地址信号进行译码；

所述移位寄存模块连接于译码器的输出端，基于所述译码器的输出信号产生对应时钟周期的第一有效信号；

所述第三分流模块连接于所述移位寄存模块的输出端，第一输出端输出第一有效信号并提供给所述输入缓冲阵列，第二输出端连接所述第一逻辑控制模块，第三输出端连接所述第二逻辑控制模块；

所述第一逻辑控制模块接收所述第一有效信号，基于读信号产生第二有效信号并提供给所述输出缓冲阵列；

所述第二逻辑控制模块接收所述第一有效信号，基于写信号产生所述清零信号和所述置位信号。

更可选地，所述译码器包括多个互补输出触发器，各互补输出触发器组成多级结构，各级分别包括2^i-1个互补输出触发器，下一级两个互补输出触发器连接上一级的同一互补输出触发器的输出端，同一级的互补输出触发器连接地址信号的同一位信号；其中，i为级数，大于等于2。

更可选地，所述移位寄存模块包括第四分流模块，n个第四触发器，(n-1)个第二或逻辑模块；

所述第二分流模块接收输入时钟信号，并将所述输入时钟信号分别提供给各第四触发器；

各第四触发器依次串联，各第二或逻辑模块分别连接于两个相邻第四触发器之间，各第四触发器与各第二或逻辑模块的串联结构的输出端连接所述第二分流单元门的输入端；

第一级的所述第四触发器及各第二或逻辑模块的输入端依次连接所述译码器输出的各位信号；

其中，n为大于等于2的自然数。

更可选地，所述第一逻辑控制模块包括第五触发器；所述第五触发器的数据输入端接收所述第一有效信号，时钟端接收所述读信号；当所述读信号有效时，所述第五触发器输出所述第二有效信号。

更可选地，所述第二逻辑控制模块包括第六触发器、延迟模块、第五分流模块及第三或逻辑模块；

所述第六触发器的数据输入端接收所述第一有效信号，时钟端接收所述写信号，当所述写信号有效时输出，所述第六触发器输出所述清零信号；

所述第五分流模块的输入端连接所述第六触发器的数据输出端，第一输出端输出所述清零信号，第二输出端连接所述延迟模块的输入端；

所述第三或逻辑模块分别接收所述延迟模块的输出信号及选择信号，输出端输出所述置位信号。

如上所述，本发明的超导高速存储器，具有以下有益效果：

本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。

附图说明

图1显示为本发明的超导高速存储器的结构示意图。

图2显示为本发明的输入缓冲阵列的结构示意图。

图3显示为D触发器的端口示意图。

图4显示为D触发器的状态转换示意图。

图5显示为本发明的第一移位寄存器的结构示意图。

图6显示为分流单元门的端口示意图。

图7显示为非破坏性读出单元门的端口示意图。

图8显示为非破坏性读出单元门的状态转换示意图。

图9显示为汇流缓冲单元的端口示意图。

图10显示为本发明的输出缓冲阵列的结构示意图。

图11显示为RD触发器的端口示意图。

图12显示为RD触发器的状态转换示意图。

图13显示为本发明的地址译码控制电路的结构示意图。

图14显示为本发明的译码器的结构示意图。

图15显示为互补输出的D触发器的端口示意图。

图16显示为互补输出的D触发器的状态转换示意图。

图17显示为本发明的第一逻辑控制模块的结构示意图。

图18显示为本发明的第二逻辑控制模块的结构示意图。

图19显示为对本发明容量为8bit×2bit的并行存储器利用超导电路仿真软件pscan2在1GHz频率下仿真的结果示意图。

元件标号说明

1 超导高速存储器

11 输入缓冲阵列

111 第一触发器

12 存储阵列

12a 第一移位寄存器

121 第一分流模块

122 第二分流模块

123 非破坏性读出模块

124 第一或逻辑模块

125 第二触发器

13 输出缓冲阵列

131 第三触发器

14 地址译码控制电路

141 译码器

142 移位寄存模块

142a 第四分流模块

142b 第四触发器

142c 第二或逻辑模块

143 第三分流模块

144 第一逻辑控制模块

144a 第五触发器

145 第二逻辑控制模块

145a 第六触发器

145b 第五分流模块

145c 延迟模块

145d 第三或逻辑模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种超导高速存储器1，所述超导高速存储器1包括：

输入缓冲阵列11，存储阵列12，输出缓冲阵列13及地址译码控制电路14。

如图1所示，所述输入缓冲阵列11用于并行暂存输入数据data in。

具体地，并行的输入数据data in被送到所述输入缓冲阵列11中进行暂存，并获取所述地址译码控制电路14基于地址信号产生的具有相应时钟周期的第一有效信号trigger1，所述输入缓冲阵列11基于所述第一有效信号trigger 1将对应数据被吐出到所述存储阵列12中存储，实现写入操作。

具体地，如图2所示，在本实施例中，所述输入缓冲阵列11包括多个第一触发器111；各第一触发器111的数据输入端连接所述输入数据data in，时钟端连接所述第一有效信号trigger 1，数据输出端分别连接所述存储阵列12中各存储块的输入端(输出数据datain’)。作为示例，所述输入缓冲阵列11采用D触发器(DFF，D Flip-Flop)实现，如图3所示，D触发器包括AI端(作为数据输入端)、TI端(作为时钟端)及TO端(作为数据输出端)，各D触发器的AI端接收对应的输入数据，各D触发器的TI端均连接所述第一有效信号trigger 1，各D触发器的TO端分别输出传输至对应存储块的数据data in’；AI端输入的数据被存在D触发器中，当TI端输入有效，产生TO端的数据输出；图4所示为D触发器的状态转换图，AI指的是AI端输入有效，即输入”1”，输入“0”则无效。在实际使用中，任意具有数据输入端、时钟端和数据输出端的具有存储功能的触发器均适用于本发明，包括但不限于B触发器，在此不一一赘述。

如图1所示，所述存储阵列12连接于所述输入缓冲阵列11的输出端，包括多个存储块，用于并行存储所述输入缓冲阵列11输出的数据。

具体地，所述存储阵列12由多个存储块构成，各存储块的容量可基于实际需要设置(包括但不限于8bit×8bit)。数据被并行送到各存储块中进行写入，也被并行从各存储块中读出。

具体地，所述存储阵列12包括多个并行的移位寄存器，各移位寄存器分别作为一存储块实现数据存储。本实施例中，以第一移位寄存器12a为例，其它移位寄存器的结构相同，在此不一一赘述。如图5所示，作为示例，所述第一移位寄存器12a包括第一分流模块121、第二分流模块122、非破坏性读出模块123、第一或逻辑模块124及n个第二触发器125，其中，n为大于等于2的自然数；在本示例中，n设定为8，以实现8位数据存储，每个第二触发器125存储1bit信息，在实际使用中可根据需要设置所述第二触发器125的数量。

更具体地，所述第一分流模块121接收输入时钟信号clock input，并将所述输入时钟信号clock input分别提供给各第二触发器125(即D触发器)，在本实施例中，所述第一分流模块121包括7个(即n-1)分流单元门(splitter)，各分流单元门依次串联，将所述输入时钟信号clock input分为8路(即n)信号输出。如图6所示，分流单元门包括AI端(作为输入端)、AO1端(作为第一输出端)及AO2端(作为第二输出端)，各分流单元门的AI端接收前级的时钟信号，AO1端及AO2端分别将输入的时钟信号分两路输出；AO1端和AO2端的信号与AI端输入信号完全一样(AI＝AO1＝AO2)，分流单元门不包含电路状态的转换，属于非时序逻辑门，分流单元门也可一分多，不以本示例为限。

更具体地，各第二触发器125依次串联，第二触发器串联结构的输出端(即最后一级触发器的数据输出端)连接所述第二分流模块122的输入端，各第二触发器125分别接收所述第一分流模块121输出的一路时钟信号。所述第二触发器125采用D触发器实现，本发明中所指的第二触发器是任意具有数据输入端、时钟输入端及数据输出端，能实现数据存储的触发器或逻辑门，包括但不限于D触发器，不限于本实施例。

更具体地，所述第二分流模块122的第一输出端输出数据data out’，第二输出端连接所述非破坏性读出模块123的输入端；作为示例，所述第二分流模块122采用一分二的分流单元门(splitter)实现。

更具体地，所述非破坏性读出模块123控制着反馈回路的闭合和断开，所述非破坏性读出模块123接收复位信号reset及置位信号set，基于所述复位信号reset与所述置位信号set的状态对所述移位寄存器写入数据或清除数据。当所述置位信号set有效时，所述非破坏性读出模块123的状态为“1”，则所述第二分流模块122、所述非破坏性读出模块123、所述第一或逻辑模块124及各第二触发器125构成的回路导通；当所述复位信号reset有效时，所述非破坏性读出模块123的状态为“0”，则所述第二分流模块122、所述非破坏性读出模块123、所述第一或逻辑模块124及各第二触发器125构成的回路断开。作为示例，所述非破坏性读出模块123采用非破坏性读出单元门(NDRO，non-destructive read out)实现，在实际使用中，任意可实现非破坏性读出的器件均适用，包括但不限于RS触发器、D3FF触发器等具有清除、置1功能且输出对电路状态没有影响的超导逻辑门；如图7所示，非破坏性读出单元门为具有TI端(作为输入端，作为示例用于接收时钟信号)、RI端(作为清零端)、SI端(作为置位端)及TO端(作为数据输出端)的触发器，但是该触发器的数据输出端TO产生数据与否并不会影响电路的状态，状态只与RI端和SI端的信号有关。如图8所示，RI输入有效，使电路跳转到“0”态，SI输入有效，使电路跳转到“1”态。TO端输出不影响电路的状态，此单元具有非破坏读出的特性。

更具体地，所述第一或逻辑模块124连接所述非破坏性读出单元123的输出端，并接收所述输入缓冲阵列11输出的数据，输出端连接所述触发器串联结构的输入端。作为示例，所述第一或逻辑模块124采用汇流缓冲单元(CB，confluence buffer)实现，如图9所示，汇流缓冲单元包括AI端(作为第一数据输入端)、BI端(作为第二数据输入端)及ABO端(作为输出端)，AI和BI两个输入端任何一个有效，ABO端均产生输出，满足AI+BI＝ABO；汇流缓冲单元不包含电路状态的转换，属于非时序逻辑门。实际使用中可采用任意能实现或逻辑的单元门，在此不一一赘述。

如图1所示，所述输出缓冲阵列13连接于所述存储阵列12的输出端，用于并行暂存所述存储阵列12输出的数据。

具体地，所述存储阵列12中输出的数据data out’并行输入到所述输出缓冲阵列13中进行暂存，并获取所述地址译码控制电路14基于地址信号产生的具有相应时钟周期的第二有效信号trigger 2，所述输出缓冲阵列13基于所述第二有效信号trigger 2将对应数据输出，实现读出操作。

具体地，如图10所示，在本实施例中，所述输出缓冲阵列13包括多个第三触发器131；各第三触发器131的数据输入端分别连接各存储块的输出端，时钟端连接第二有效信号trigger2，清零端连接清零信号clear，数据输出端分别输出各存储块中存储的数据(data out’)。作为示例，所述输出缓冲阵列13采用RD触发器(RDFF，resettable D Flip-Flop)实现，如图11所示，RD触发器包括AI端(作为数据输入端)、TI端(作为时钟端)、RI端(作为清零端)及TO端(作为数据输出端)，各RD触发器的AI端接收对应输入的数据，各RD触发器的TI端均连接所述第二有效信号trigger 2，各RD触发器的RI端均连接所述清零信号clear，各RD触发器的TO端分别输出对应的输出数据data out；图12所示为RD触发器的状态转换图，RI输入有效，电路无条件跳转到“0”态。在实际使用中，任意具有数据输入端、时钟端、清零端和数据输出端的具有存储功能的触发器均适用于本发明，包括但不限于B触发器，在此不一一赘述。

如图1所示，所述地址译码控制电路14连接所述输入缓冲阵列11、所述存储阵列12及所述输出缓冲阵列13，分别为所述输入缓冲阵列11及所述第二缓冲阵列13提供有效信号，为所述存储阵列12提供置位信号及复位信号。

具体地，如图13所示，所述地址译码控制电路14包括译码器141、移位寄存模块142、第三分流模块143、第一逻辑控制模块144及第二逻辑控制模块145。

更具体地，所述译码器141(decoder)接收地址信号address及第三有效信号trigger 3，当所述第三有效信号trigger 3有效时对所述地址信号address进行译码，使所述译码器141的多个输出端有且仅有一个输出端输出有效。如图14所示，作为示例，所述译码器141为3-8译码器，采用互补输出的D触发器(DFFC)实现，如图15所示，互补输出的D触发器包括AI端(作为数据输入端)、TI端(作为时钟端，接收选择信号)、TO端(作为第一输出端)及NTO端(作为第二输出端)；如图16所示，互补输出的D触发器不同于单纯具有存储功能的触发器，其具有两个互补的输出。在实际使用中，任意互补输出的触发器均适用与本发明，包括但不限于带清零端的DFF和非门，或是RDFF和DFFC，或是带清零端的RDFFC和NDROC等，在此不一一赘述。如图14所示，所述地址信号address由三位选择信号S2S1S0构成，所述译码器141包括7个互补输出的D触发器，各互补输出的D触发器组成3级结构，各级分别包括2^{i -1}个互补输出的D触发器(即第一级包括1个互补输出的D触发器，第二级包括2个互补输出的D触发器，第三级包括4个互补输出的D触发器)，所述译码器141的输入端接收所述第三有效信号trigger 3，第一级的互补输出的D触发器接收选择信号S2，第二级的互补输出的D触发器接收选择信号S1，第三级的互补输出的D触发器接收选择信号S0，下一级两个互补输出的D触发器连接上一级的同一互补输出的D触发器的两个输出端，进而得到8组译码信号(即第二级的两个互补输出的D触发器分别连接第一级的互补输出的D触发器的两个输出端(TO及NTO)以分别获取“1”和“0”，第三级的两个互补输出的D触发器分别连接第二级的第一个互补输出的D触发器的两个输出端(TO及NTO)以分别获取“1”和“0”，第三级的另两个互补输出的D触发器分别连接第二级的第二个互补输出的D触发器的两个输出端(TO及NTO)以分别获取“1”和“0”)，同一时间仅一组译码信号有效；其中，i为级数，在本实施例中，i＝3；在实际使用中，可根据需要设置i的数值，i大于等于2即可。

更具体地，所述移位寄存模块142连接于所述译码器141的输出端，基于所述译码器141的输出信号产生对应时钟周期的第一有效信号trigger 1。在本实施例中，所述移位寄存模块142包括第四分流模块142a，n个第四触发器142b及(n-1)个第二或逻辑模块142c；作为示例，n设定为8，在实际使用中可基于实际需要设定n的数值，n为大于等于2的自然数，n的数值与所述译码器141输出的译码信号位数一致，且与存储阵列中移位寄存器的位数相同；所述第四触发器142b采用D触发器实现。所述第四分流模块142a接收输入时钟信号clock in，并将所述输入时钟信号clock in分别提供给各第四触发器142b，所述第四分流模块142a包括7个依次串联的分流单元门；各第四触发器142b依次串联，各第二或逻辑模块142c分别连接于两个相邻第四触发器142b之间，各第四触发器142b与各第二或逻辑模块142c的串联结构的输出端连接所述第三分流模块143的输入端，在本实施例中，各第二或逻辑模块142c采用或单元门实现；第一级的所述第四触发器142b及各第二或逻辑模块142c的输入端依次连接所述译码器141输出的各位译码信号。其中，任意具有数据输入端、时钟输入端及数据输出端，能实现数据存储的触发器或逻辑门仅适用于第四触发器142b。

更具体地，所述第三分流模块143连接于所述移位寄存模块142的输出端，第一输出端输出第一有效信号trigger 1并提供给所述输入缓冲阵列11，第二输出端连接所述第一逻辑控制模块144，第三输出端连接所述第二逻辑控制模块145。所述第三分流模块143采用分流单元门实现，在本实施例中，分流单元门用于实现一分三，其端口及状态转换情况与一分二的分流单元门类似，在此不一一赘述。

更具体地，所述第一逻辑控制模块144接收所述第一有效信号trigger 1，基于读信号read产生第二有效信号trigger 2并提供给所述输出缓冲阵列13。如图17所示，所述第一逻辑控制模块144包括第五触发器144a；所述第五触发器144a的数据输入端接收所述第一有效信号trigger 1，时钟端接收所述读信号read；当所述读信号read有效时，所述第五触发器144a输出所述第二有效信号trigger 2。作为示例，所述第五触发器144a采用D触发器实现，在实际使用中，任意具有数据输入端、时钟端和数据输出端的触发器均适用，不以本实施例为限。

更具体地，所述第二逻辑控制模块145接收所述第一有效信号trigger 1，基于写信号write产生所述复位信号reset和所述置位信号set。如图18所示，所述第二逻辑控制模块145包括第六触发器145a、第五分流模块145b、延迟模块145c及第三或逻辑模块145d。所述第六触发器145a的数据输入端接收所述第一有效信号trigger 1，时钟端接收所述写信号write，当所述写信号write有效时所述第六触发器145a输出所述复位信号reset；作为示例，所述第六触发器145a采用D触发器实现，在实际使用中，任意具有数据输入端、时钟端和数据输出端的触发器均适用，不以本实施例为限。所述第五分流模块145b的输入端连接所述第六触发器145a的数据输出端，第一输出端输出所述复位信号reset，第二输出端连接所述延迟模块145c的输入端，作为示例，所述第五分流模块145b采用分流单元门实现。所述第三或逻辑模块145d分别接收所述延迟模块145c的输出信号及选择信号select，输出端输出所述置位信号set，作为示例，所述第三或逻辑模块145d采用或单元门实现。

更具体地，所述地址译码控制电路14建立的是地址信号address与多少个时钟周期之后产生所述第一有效信号trigger 1之间的关系。作为示例，下表示出时钟周期数与地址信号之间是二进制补码的关系，即地址信号的二进制码取补码之后转换成十进制数就是时钟周期数。所有利用地址信号和时钟周期数之间关系的译码控制电路都应该被包含在本发明涵盖的范围中，不以本实施例为限。

Address(以3bit为例)	在第X个时钟周期产生第一有效信号
		000	8
001	7
		010	6
011	5
		100	4
101	3
		110	2
111	1

地址信号被输入到译码器141中进行译码，在1bit的所述第三有效信号trigger 3输入到译码器141之后，8个输出端有且仅有一个产生输出，并被存到8位的移位寄存模块142的某一位进行存储。如地址信号为“000”，译码器最左边的输出有效，随着移位的进行，在8个时钟周期之后产生第一有效信号trigger 1输出；若地址信号为“111”，译码器最右边的输出有效，随着移位的进行，在1个时钟周期之后产生第一有效信号trigger 1输出。所述第一有效信号trigger 1控制着输入/输出缓冲阵列及存储阵列。具体来看，控制存储阵列的信号需经过第二逻辑控制模块145，写信号write输入有效，所述第一有效信号trigger 1才能对存储阵列进行有效控制；同理，只有读信号read输入有效，所述第一有效信号trigger 1才能对输出缓冲阵列进行有效控制。

如图19所示，为对容量为8bit×2bit的并行存储器利用超导电路仿真软件pscan2在1GHz频率下仿真的结果。图中展示了对地址位“110”和“011”分别进行读和写操作的过程。

功能描述：信号“sl”和“ds”控制着时钟信号能否被输入到存储器当中，实现的是对该存储块“选通使能”。“sl”代表选择，仅当“sl”信号有效(图中标出“Enable”)之后，“ck”代表的时钟信号才能真正被输入到并行存储器当中，有“co”时钟(相当于图5中的clockinput)输出。“ds”代表不选择，当“ds”信号有效(图中标出“Disable”)之后，时钟信号不再输入到存储器中。

以图19中对地址位“110”进行读写操作为例：写操作，三位地址信号按高到低“ad3”(相当于图14中的S2)，“ad2”(相当于图14中的S1)，“ad1”(相当于图14中的S0)为“110”被输入到存储器中，同时“wr”(即写信号write)代表的写控制信号有效，告诉存储器当前要执行的是写操作，“tr”信号(即第三有效信号trigger 3)有效，将译码的结果输出。两位并行数据“da1”和“da2”为”11“，被输入到并行存储器的输入缓冲阵列中暂存。当时钟信号被有效输入到存储器中之后，暂存在输入缓冲阵列中的数据被吐出到存储阵列中，并随着移位的进行写入到“110”地址位对应的那一列DFF(存储阵列从右往左第二列)中进行存储，完成写操作，在最后使“cr”信号有效，清除译码器中的状态。读操作，三位地址信号按高到低“ad3”，“ad2”，“ad1”为“110”被输入到存储器中，同时“rd”(即读信号read)代表的读控制信号有效，告诉存储器当前要执行的是读操作，“tr”信号(即第三有效信号trigger 3)有效，将译码的结果输出。当时钟信号被有效输入到存储器中之后，“110”地址位对应的那一列DFF(存储阵列从右往左第二列)中存储的数据通过输出缓冲阵列进行读出，完成读操作，在最后使“cr”信号有效，清除译码器中的状态。由于是读取存储阵列从右往左第二列DFF中的数据，所以在两个时钟周期之后产生输出，如信号“ao1”和“ao2”所示。

综上所述，本发明提供一种超导高速存储器，包括：输入缓冲阵列，用于并行暂存输入数据；存储阵列，连接于所述输入缓冲阵列的输出端，包括多个存储块，用于并行存储所述输入缓冲阵列输出的数据；输出缓冲阵列，连接于所述存储阵列的输出端，用于并行暂存所述存储阵列输出的数据；地址译码控制电路，连接所述输入缓冲阵列、所述存储阵列及所述输出缓冲阵列，分别为所述输入缓冲阵列及所述第二缓冲阵列提供有效信号，为所述存储阵列提供置位信号及复位信号。本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种超导高速存储器，其特征在于，所述超导高速存储器至少包括：

输入缓冲阵列，用于并行暂存输入数据；

存储阵列，连接于所述输入缓冲阵列的输出端，包括多个存储块，用于并行存储所述输入缓冲阵列输出的数据；

输出缓冲阵列，连接于所述存储阵列的输出端，用于并行暂存所述存储阵列输出的数据；

地址译码控制电路，连接所述输入缓冲阵列、所述存储阵列及所述输出缓冲阵列，分别为所述输入缓冲阵列及所述第二缓冲阵列提供有效信号，为所述存储阵列提供置位信号及复位信号。

2.根据权利要求1所述的超导高速存储器，其特征在于：所述输入缓冲阵列包括多个第一触发器；各第一触发器的数据输入端分别接收对应的输入数据，时钟端连接第一有效信号，数据输出端分别连接各存储块的输入端。

3.根据权利要求1所述的超导高速存储器，其特征在于：所述存储阵列包括多个并行的移位寄存器，各移位寄存器分别作为一存储块实现数据存储。

4.根据权利要求3所述的超导高速存储器，其特征在于：所述移位寄存器包括第一分流模块、第二分流模块、非破坏性读出模块、第一或逻辑模块及n个第二触发器；

所述第一分流模块接收输入时钟信号，并将所述输入时钟信号分别提供给各第二触发器；

各第二触发器依次串联，第二触发器串联结构的输出端连接所述第二分流模块的输入端；

所第二分流模块的第一输出端输出数据，第二输出端连接所述非破坏性读出模块的输入端；

所述非破坏性读出模块接收所述置位信号及所述复位信号，基于所述置位信号与所述复位信号的状态对所述移位寄存器写入数据或清除数据；

所述第一或逻辑模块连接所述非破坏性读出单元的输出端，并接收所述输入缓冲阵列输出的数据，输出端连接所述第二触发器串联结构的输入端；

其中，n为大于等于2的自然数。

5.根据权利要求4所述的超导高速存储器，其特征在于：所述第一分流模块包括(n-1)个分流单元门，各分流单元门依次串联，将所述输入时钟信号分为n路信号输出。

6.根据权利要求1所述的超导高速存储器，其特征在于：所述输出缓冲阵列包括多个第三触发器；各第三触发器的数据输入端分别连接各存储块的输出端，时钟端连接第二有效信号，清零端连接清零信号，数据输出端分别输出各存储块存储的数据。

7.根据权利要求1所述的超导高速存储器，其特征在于：所述地址译码控制电路包括译码器、移位寄存模块、第三分流模块、第一逻辑控制模块及第二逻辑控制模块；

所述译码器接收地址信号及第三有效信号，当所述第三有效信号有效时对所述地址信号进行译码；

所述移位寄存模块连接于译码器的输出端，基于所述译码器的输出信号产生对应时钟周期的第一有效信号；

所述第三分流模块连接于所述移位寄存模块的输出端，第一输出端输出第一有效信号并提供给所述输入缓冲阵列，第二输出端连接所述第一逻辑控制模块，第三输出端连接所述第二逻辑控制模块；

所述第一逻辑控制模块接收所述第一有效信号，基于读信号产生第二有效信号并提供给所述输出缓冲阵列；

所述第二逻辑控制模块接收所述第一有效信号，基于写信号产生所述清零信号和所述置位信号。

8.根据权利要求7所述的超导高速存储器，其特征在于：所述译码器包括多个互补输出触发器，各互补输出触发器组成多级结构，各级分别包括2^i-1个互补输出触发器，下一级两个互补输出触发器连接上一级的同一互补输出触发器的输出端，同一级的互补输出触发器连接地址信号的同一位信号；其中，i为级数，大于等于2。

9.根据权利要求7所述的超导高速存储器，其特征在于：所述移位寄存模块包括第四分流模块，n个第四触发器，(n-1)个第二或逻辑模块；

所述第二分流模块接收输入时钟信号，并将所述输入时钟信号分别提供给各第四触发器；

各第四触发器依次串联，各第二或逻辑模块分别连接于两个相邻第四触发器之间，各第四触发器与各第二或逻辑模块的串联结构的输出端连接所述第二分流单元门的输入端；

第一级的所述第四触发器及各第二或逻辑模块的输入端依次连接所述译码器输出的各位信号；

其中，n为大于等于2的自然数。

10.根据权利要求7所述的超导高速存储器，其特征在于：所述第一逻辑控制模块包括第五触发器；所述第五触发器的数据输入端接收所述第一有效信号，时钟端接收所述读信号；当所述读信号有效时，所述第五触发器输出所述第二有效信号。

11.根据权利要求7所述的超导高速存储器，其特征在于：所述第二逻辑控制模块包括第六触发器、延迟模块、第五分流模块及第三或逻辑模块；

所述第六触发器的数据输入端接收所述第一有效信号，时钟端接收所述写信号，当所述写信号有效时输出，所述第六触发器输出所述清零信号；

所述第五分流模块的输入端连接所述第六触发器的数据输出端，第一输出端输出所述清零信号，第二输出端连接所述延迟模块的输入端；

所述第三或逻辑模块分别接收所述延迟模块的输出信号及选择信号，输出端输出所述置位信号。

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