CN113361718B - 超导译码器装置 - Google Patents

Abstract

提供一种超导2/4译码器，其包括：第一与门，包括用于接收第二地址位的第一输入端，用于接收取反后的第一地址位的第二输入端，以及用于将数据输出的输出端；第二与门；其包括用于接收取反后的第一地址位的第一输入端，用于接收取反后的第二地址位的第二输入端，以及用于将数据输出的输出端；第三与门，其包括用于接收第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；第四与门，其包括用于接收取反后的第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；其中，第一与门、第二与门、第三与门以及第四与门还包括用于接收时钟信号的时钟端。

Description

超导译码器装置

技术领域

本发明涉及超导电子电路领域，特别涉及一种超导译码器装置。

背景技术

目前对于基于快速单磁通量子RSFQ的超导电路研究还处于基本原理和物理制造层面，对于结构性的设计尚未有大量相关的描述。现有的基于RSFQ超导电路设计中虽然已经有相关译码器设计，但只是服务于其特定的电路模型，不具有普遍适用性，而且没有对译码器具体构造给出详细说明。

发明内容

基于现有技术的上述缺陷，本发明提出一种超导2/4译码器，用于对两位的地址输入进行译码，所述译码器包括：

第一与门，其包括用于接收第二地址位的第一输入端，用于接收取反后的第一地址位的第二输入端，以及用于将数据输出的输出端；

第二与门；其包括用于接收所述取反后的第一地址位的第一输入端，用于接收取反后的第二地址位的第二输入端，以及用于将数据输出的输出端；

第三与门，其包括用于接收第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；

第四与门，其包括用于接收所述取反后的第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；

其中，所述第一与门、第二与门、第三与门以及第四与门还包括用于接收时钟信号的时钟端。

优选地，所述译码器还包括：

第一非门，其包括用于接收所述第一地址位的输入端，用于接收所述时钟信号的时钟端，以及输出端，用于输出所述取反后的第一地址位；

第二非门，其包括用于接收所述第二地址位的输入端，用于接收所述时钟信号的时钟端，以及输出端，用于输出所述取反后的第二地址位。

优选地，所述第一与门、第二与门、第三与门以及第四与门的第一输入端接收到数据的时间以及所述第一与门、第二与门、第三与门以及第四与门的第二输入端接收到数据的时间在同一个时钟周期内。

优选地，所述时钟信号到达所述第一与门、第二与门、第三与门以及第四与门的时钟端的时间相等。

优选地，所述时钟信号到达所述第一与门、第二与门、第三与门以及第四与门的时钟端的时间满足：

T＝max{T_a1,T_a2,T_a3,T_a4,T_b1,T_b2,T_b3,T_b4}+T_{AND_setup}

其中，T_a1、T_a2、T_a3、T_a4分别为输入数据到达所述第一与门、第二与门、第三与门以及第四与门的第一输入端的时间，T_b1、T_b2、T_b3、T_b4分别为输入数据到达所述第一与门、第二与门、第三与门以及第四与门的第二输入端的时间，以及T_{AND_setup}是与门读取数据所需的最短时间。

优选地，所述第一地址位、所述第二地址位以及所述时钟信号到达所述2/4译码器的时间相等。

本发明还提供一种超导n/2ⁿ译码器，用于对n位地址输入进行译码，n为大于等于3的整数，所述译码器包括：

第一n-1/2^n-1超导译码器，其包括用于接收第1-第n-1地址位的n-1个输入端，用于接收取反后的第n地址位的时钟端，以及用于将数据输出的2^n-1个输出端；以及

第二n-1/2^n-1超导译码器，其包括用于接收第1-第n-1地址位的n-1个输入端，用于接收第n地址位的时钟端，以及用于将数据输出的2^n-1个输出端；

其中，在n大于等于4时，每个n-1/2^n-1超导译码器递归地由两个n-2/2^n-2超导译码器构成，在n等于3时，所述每个n-1/2^n-1超导译码器是上述的超导2/4译码器。

优选地，超导n/2ⁿ译码器还包括：

非门，其包括用于接收所述第n地址位的输入端，用于接收时钟信号的时钟端，以及输出端，用于输出所述取反后的第n地址位。

优选地，所述第一n-1/2^n-1超导译码器的n-1个输入端接收到数据的时间以及所述第二n-1/2^n-1超导译码器的n-1个输入端接收到数据的时间均在同一个时钟周期内。

优选地，第1-第n地址位以及所述时钟信号同时到达所述超导n/2ⁿ译码器。

本发明利用现有的RSFQ超导电路工艺，实现了一种超导译码器电路的设计，其能够实现将n位地址译码为2ⁿ个输出端口。利用超导逻辑门需要时钟驱动的特性，和超导数据传输线JTL具有较大的延迟特性，使得本发明设计的译码器获得了较强的工作效率和稳定性，在RSFQ超导电路设计中，具有广泛的应用场景。

附图说明

图1A示出了非门的器件示意图；

图1B示出了与门的器件示意图；

图2示出了RSFQ超导元件时钟信号和数据信号时序约束的示意图；

图3示出了根据本发明一个实施例的2/4译码器的示意图；

图4示出了根据本发明一个实施例的2/4译码器的数据端口示意图；

图5示出了根据本发明一个实施例的3/8译码器的示意图；

图6示出了根据本发明一个实施例的n/2ⁿ译码器的示意图。

具体实施方式

为了使本发明的目的、技术方案以及优点更加清楚明白，下面结合附图通过具体实施例对本发明作进一步详细说明。

在超导RSFQ电路中，用来表示二元信息的不是通常数字电路中的直流电压，而是选择在超导RSFQ数字电路中两个相邻时钟脉冲之间有无数据SFQ脉冲来表示二元信息的逻辑值“1”和“0”，0表示没有SFQ脉冲输入的状态，1表示有SFQ脉冲输入的状态。

本发明中的超导译码器装置包括现有的超导元件非门(NOT)和超导元件与门(AND)。以下结合图1A和图1B对非门和与门进行详细说明。

图1A示出了非门的器件示意图。非门包括用于接收输入数据的输入端in，用于接收时钟信号的时钟端clk，以及用于将数据输出的输出端out。非门用于将输入端输入的数据状态取反输出，具体地，在一个时钟周期内，如果输入信号是0，即没有输入脉冲信号，那么在时钟信号到来后，会输出一个超导脉冲信号，即输出信号为1；反之，如果输入信号是1，即有输入脉冲信号，那么在时钟信号到来后，则不会输出脉冲信号，即输出信号为0。

图1B示出了与门的器件示意图。与门包括用于接收输入数据的第一输入端in1和第二输入端in2，用于接收时钟信号的时钟端clk，以及用于将数据输出的输出端out。与门用于进行逻辑与运算，具体地，在一个时钟周期内，如果第一输入端in1和第二输入端in2均没有输入脉冲信号，即输入信号是00，那么在时钟信号到来后，就会输出0；如果第一输入端in1和第二输入端in2中的其中一个输入脉冲信号，即输入信号是01或10，则在时钟信号到来后，会输出0；如果第一输入端in1和第二输入端in2均输入脉冲信号，即输入信号是11，那么在时钟信号到来后，会输出1。

图2示出了RSFQ超导元件时钟信号和数据信号时序约束的示意图。在实际的超导电路设计中，RSFQ超导元件数据输入信号需要在两个时钟信号之间到达，其时间间隔要符合相应RSFQ超导元件工艺库中对于时钟信号和数据信号到达时间的要求。本发明中，对RSFQ超导元件的工作时序要求说明如下，对于需要时钟信号驱动的RSFQ超导元件来说，超导元件的数据输入信号到达的时间t_data和时钟信号到达的时间t_c满足以下关系：

t_c+t_hold＜t_data＜t_c+t_cycle-t_setup

其中，t_hold是超导元件的缓冲时间，当时钟信号到达以驱动超导元件工作后，超导元件需要缓冲t_hold的时间，才能处理数据。t_setup是超导元件读取数据的最短时间，小于该时间会使得输入数据无法输入到超导元件中。t_cycle是时钟信号的周期。如果t_data的到达时间没有落到两个时钟信号中间的合适位置，距离时钟脉冲信号间隔太近，即出现距离上一个时钟信号的时间间隔小于t_hold或者距离下一个时钟信号的时间间隔小于t_setup，则会导致超导元件工作异常。

图3示出了根据本发明一个实施例的2/4译码器的示意图。如图3所示，2/4译码器300用于接收要译码的两位的地址输入n1 n2，其中n1是第一地址位，n2是第二地址位。所述2/4译码器300包括4个上述与门303-306，两个上述非门301-302，以及10个SPL 307-316。其中，非门301包括用于接收第一地址位n1的输入端，用于接收时钟信号clock的时钟端，以及用于将数据输出的输出端。非门302包括用于接收第二地址位n2的输入端，用于接收时钟信号clock的时钟端，以及用于将数据输出的输出端。与门303包括用于接收第二地址位n2的第一输入端a1，用于接收时钟信号clock的时钟端c1，用于接收非门301的输出信号的第二输入端b1，以及用于将数据输出的输出端out1。与门304包括用于接收非门301的输出信号的第一输入端a2，用于接收时钟信号clock的时钟端c2，用于接收非门302的输出信号的第二输入端b2，以及用于将数据输出的输出端out2。与门305包括用于接收第二地址位n2的第一输入端a3，用于接收时钟信号clock的时钟端c3，用于接收第一地址位n1的第二输入端b3，以及用于将数据输出的输出端out3。与门306包括用于接收非门302的输出信号的第一输入端a4，用于接收时钟信号clock的时钟端c4，用于接收第一地址位n1的第二输入端b4，以及用于将数据输出的输出端out4。

其中，SPL 307-316用于对数据进行扇出，如图3所示，第一地址位n1通过SPL 308和312扇出后分别输入到非门301的输入端、与门305的第二输入端b3以及与门306的第二输入端b4。第二地址位n2经SPL 307和310扇出后分别输入到非门302的输入端、与门303的第一输入端a1以及与门305的第一输入端a3。时钟信号clock经SPL 313-316扇出后分别输入到非门301-302以及与门303-306的时钟端。非门301的输出信号经SPL 309扇出后分别输入到与门303的第二输入端b1以及与门304的第一输入端a2。非门302的输出信号经SPL 311扇出后分别输入到与门304的第二输入端b2以及与门306的第一输入端a4。本领域技术人员应当理解，由于SPL 307-316仅用于对数据进行扇出，以满足数据传输的需求，因此在实际电路设计中，本领域技术人员可以根据需要选用其他的SPL布置方式来达到相同的数据传输的需求，这样的布置也包括在本发明的范围之内。

为了方便理解，可以将图3中的2/4译码器抽象为图4所示的示意图，其分别示出了用于接收第一地址位n1的第一输入端，用于接收第二地址位n2的第二输入端，用于接收时钟信号clock的时钟端，以及分别用于将数据输出的4个输出端out0-out3。如图4所示，本发明的2/4译码器可以通过接收第一地址位n1和第二地址位n2，并在时钟信号clock的控制下，选择4个输出端中的一个进行数据输出。

在图3所示的2/4译码器中，两位地址输入分别为n1和n2。当时钟信号clock到达非门301和302时，非门301的输出为

非门302的输出为

则：

到达与门303的数据信号是

到达与门304的数据信号是

到达与门305的数据信号是n1n2。

到达与门306的数据信号是

当时钟信号clock分别到达与门303-306时，相应的一个与门进行数据输出。由上述逻辑关系可以得到，n1n2＝00时，与门304有数据输出，n1n2＝01时，与门303有数据输出，n1n2＝10时，与门306有数据输出，n1n2＝11时，与门305有数据输出。由此实现从2位地址位译码为4位数据选择位输出的工作。

以下，对本发明的2/4译码器的时序要求进行详细说明。在实际电路设计中，非门301和302的数据输入信号需要在非门时钟端的两个时钟信号之间到达，其时间间隔要符合上述RSFQ超导元件时钟信号和数据信号的时序约束。如果T_d为2/4译码器的第一地址位n1或第二地址位n2到达非门301或302的输入端的时间，T_cn为时钟信号clock到达非门301或302的时钟端的时间。那么需要T_d<T_cn，而且T_cn-T_d>T_{NOT_setup}，其中，T_{NOT_setup}是指非门读取数据所需的最短时间，也可以理解为非门在工作时，需要满足的建立(setup)时间。

同样，与门303-306的数据输入信号也需要在与门时钟端的两个时钟信号之间到达，其时间间隔符合上述RSFQ超导元件的时序约束。即满足以下条件：

T_cx–T_ax>T_{AND_setup}

T_cx–T_bx>T_{AND_setup}

其中x取1，2，3，4，T_ax为数据信号到达相应与门的输入端ax的时间，T_bx为数据信号到达相应与门的输入端bx的时间，T_{AND_setup}是相应与门读取数据所需的最短时间，也可以理解为与门在工作时，需要满足的建立(setup)时间。优选地，使得T_cx–T_ax和T_cx–T_bx尽可能小，以获得更高的工作效率。本发明的2/4译码器只要满足非门和与门的时序约束即可以正常的工作。

根据本发明的其他实施例，由于在实际应用中，2/4译码器的时钟信号可能不是连续不断的，而是例如时钟信号只到达一次，或者例如时钟信号只到达两次，因此，优选地，2/4译码器需要满足与门的数据信号和时钟信号在同一个时钟周期内到达，即满足：

T_cx–T_ax<T_cycle

T_cx–T_bx<T_cycle

其中，T_cycle是2/4译码器300的时钟信号clock的工作周期，且T_ax和T_bx在同一个时钟周期内到达。根据本发明的其他实施例，为了减少整体电路的时间延迟，提高工作效率，需要T_cn尽可能小，而且由图3可知，T>T_cn，但是需要T-T_cn尽可能小，即从非门301到与门303-304的输入端的路线以及从非门302到与门304、306的输入端的路线尽可能的短，这样才能使最终译码结果尽快输出。

根据本发明的其他实施例，为了进一步的提高工作效率，并且为了有利于将2/4译码器进一步扩展成n/2ⁿ译码器，优选地，可以对本发明的2/4译码器进行时钟对齐，即使得：

T_c1＝T_c2＝T_c3＝T_c4＝T

其中，T_c1、T_c2、T_c3、T_c4分别为时钟信号到达与门303、304、305、306的时钟端的时间，T_c1、T_c2、T_c3、T_c4相等且都等于T，以实现同时输出。理想状态下：

T＝max{T_a1,T_a2,T_a3,T_a4,T_b1,T_b2,T_b3,T_b4}+T_{AND_setup}

其中，T_a1、T_a2、T_a3、T_a4分别为输入数据到达与门303、304、305、306的第一输入端的时间，T_b1、T_b2、T_b3、T_b4分别为输入数据到达与门303、304、305、306的第二输入端的时间。

根据本发明的其他实施例，优选地，2/4译码器300的第一输入端的第一地址位n1、第二输入端的第二地址位n2以及时钟端的时钟信号clock需要接近同时到达，以利于多位译码器的扩展以及提高工作效率。优选地，非门301和302的时钟信号clock同时到达，使得非门301和302同时进行输出。通过使2/4译码器的输入信号以及时钟信号对齐，可以进一步提高本发明设计的译码器的工作效率和稳定性。

根据本发明的其他实施例，上述的2/4译码器可用于构成本发明的3/8译码器，以及进一步地，可用于构成本发明的n/2ⁿ译码器，其中，n>2。

图5示出了根据本发明一个实施例的3/8译码器的示意图。3/8译码器500包括非门503、两个2/4译码器501和502以及三个SPL 504-506。其中，非门503包括用于接收第三地址位n3的输入端，用于接收时钟信号clock的时钟端，以及用于将数据输出的输出端。2/4译码器501包括用于接收第二地址位n2的第一输入端，用于接收第一地址位n1的第二输入端，用于接收非门503的输出信号的时钟端，以及用于将数据输出的4个输出端out0-out3。2/4译码器502包括用于接收第二地址位n2的第一输入端，用于接收第一地址位n1的第二输入端，用于接收第三地址位n3的时钟端，以及用于将数据输出的4个输出端out4-out7。

其中，SPL 504-506用于对数据进行扇出，如图5所示，SPL 504包括用于接收第三地址位n3的输入端，并将该数据输入分别输出到非门503的输入端以及2/4译码器502的时钟端。SPL 505包括用于接收第二地址位n2的输入端，并将该数据输入分别输出到2/4译码器501的第一输入端以及2/4译码器502的第一输入端。SPL 506包括用于接收第一地址位n1的输入端，并将该数据输入分别输出到2/4译码器501的第二输入端以及2/4译码器502的第二输入端。

如图5所示，本发明的3/8译码器500对于2/4译码器来说，地址输入位多了一位(即第三地址位n3)，相当于高位多了一位，即输出数量扩大两倍。3/8译码器将两个2/4译码器拼接起来，这两个2/4译码器的输入信号是3位输入数据的低两位(即第一地址位n1和第二地址位n2)，而3位输入数据的最高位(即第三地址位n3)，作为片选信号，用于决定两个2/4译码器中哪个需要工作。对于超导电路来说，用于驱动电路工作的时钟信号是最为直接的选择信号，如果一个电路没有时钟信号输入，那么这个电路必然处于静默状态。因此本发明使用高位数据输入作为低位译码器的时钟信号。

参照图5，对3/8译码器500的工作原理进行详细说明。当时钟信号clock到达非门503的输入端时，非门503对第三地址位n3进行取反，取反后的输出

和不取反的信号n3，分别输入到2/4译码器501和2/4译码器502的时钟端。也就是说，当n3是0时，2/4译码器501的时钟端有信号输入，进入译码工作状态，而2/4译码器502不工作。当n3是1时，2/4译码器502的时钟端有信号输入，进入译码工作状态，而2/4译码器501不工作。2/4译码器501和2/4译码器502对低位数据第一地址位n1和第二地址位n2进行译码。因此，3/8译码器由两个2/4译码器组成，共8个输出端口，在译码工作时，只有一个输出端口会产生输出信号。下表1是3/8译码器500工作的真值表。

表1

下面将参照图5详细说明3/8译码器的时序要求。首先，非门503需要能够正常工作，即符合上述RSFQ超导元件时钟信号和数据信号的时序约束的要求，即非门503的数据输入信号需要在非门时钟端的两个时钟信号之间到达，时钟信号clock到达非门503的时钟端的时间与第三地址位n3到达非门503的输入端的时间之差大于T_{NOT_setup。}在保证2/4译码器501和502能够正常工作的情况下，本发明的3/8译码器只要满足非门503的时序约束即可以正常的工作。

根据本发明的其他实施例，由于在实际应用中，3/8译码器的时钟信号可能不是连续不断的，而是例如时钟信号只到达一次，或者例如时钟信号只到达两次，因此，优选地，3/8译码器需要满足以下要求：2/4译码器501的第一输入端和第二输入端接收到数据的时间以及2/4译码器502的第一输入端和第二输入端接收到数据的时间均在同一个时钟周期内。

根据本发明的其他实施例，优选地，2/4译码器501和502的第一地址位、第二地址位以及时钟信号clock同时到达。因此在3/8译码器中，需要通过JTL布线调整路径上的信号延迟，保证第一地址位n1、第二地址位n2在经过SPL分流后同时到达2/4译码器501和2/4译码器502的输入端。

优选地，通过布线调整，使3/8译码器的输入信号第一地址位n1、第二地址位n2、第三地址位n3和时钟信号clock同时到达3/8译码器。优选地，

和n3信号同时到达2/4译码器501和502的时钟端。

同样，由上述的3/8译码器可以构成4/16译码器，以此类推，可以得到本发明的n/2ⁿ译码器，n>2。

图6示出了根据本发明一个实施例的n/2ⁿ译码器的示意图。n/2ⁿ译码器600包括非门603、两个n-1/2^n-1译码器601和602以及SPL 604和SPL组605。其中，非门603包括用于接收第n地址位A_n的输入端，用于接收时钟信号clock的时钟端，以及用于将数据输出的输出端。n-1/2^n-1译码器601包括用于接收第1-第n-1地址位A₁-A_n-1的n-1个输入端，用于接收非门603的输出信号的时钟端，以及用于将数据输出的2^n-1个输出端out0-out2^n-1-1。n-1/2^n-1译码器602包括用于接收第1-第n-1地址位A₁-A_n-1的n-1个输入端，用于接收第n地址位A_n的时钟端，以及用于将数据输出的2^n-1个输出端out2^n-1-out2ⁿ-1。

其中，SPL 604和SPL组605用于对数据进行扇出，如图6所示，SPL 604包括用于接收第n地址位A_n的输入端，并将该数据输入分别输出到非门603的输入端以及n-1/2^n-1译码器602的时钟端。SPL组605包括用于接收第1-第n-1地址位A₁-A_n-1的输入端，并将该数据输入分别输出到n-1/2^n-1译码器601的输入端以及n-1/2^n-1译码器602的输入端。其中，在本发明中，SPL组可以包括多个SPL器件，以用于对一组数据进行扇出，如图6中的SPL组605，其用于将第1-第n-1地址位A₁-A_n-1分别输出到译码器601和602的输入端。

如图6所示，本发明的n/2ⁿ译码器600对于n-1/2^n-1译码器来说，地址输入位多了一位(即第n地址位A_n)，相当于高位多了一位，即输出数量扩大两倍。n/2ⁿ译码器将两个n-1/2^n-1译码器拼接起来，这两个n-1/2^n-1译码器的输入信号是n位输入数据的低n-1位(第1-第n-1地址位A₁-A_n-1)，而n位输入数据的最高位(即第n地址位A_n)，作为片选信号，用于决定两个n-1/2^n-1译码器中哪个需要工作。

参照图6，对n/2ⁿ译码器600的工作原理进行详细说明。当时钟信号clock到达非门603的输入端时，非门603对第n地址位A_n进行取反，取反后的输出

和不取反的信号A_n，分别输入到n-1/2^n-1译码器601和n-1/2^n-1译码器602的时钟端。这相当于，当A_n是0时，n-1/2^n-1译码器601的时钟端有信号输入，进入译码工作状态，而n-1/2^n-1译码器602不工作。当A_n是1时，n-1/2^n-1译码器602的时钟端有信号输入，进入译码工作状态，而n-1/2^n-1译码器601不工作。n-1/2^n-1译码器601和n-1/2^n-1译码器602对低位数据第1-第n-1地址位A₁-A_n-1进行译码。因此，n/2ⁿ译码器可由两个n-1/2^n-1译码器组成，共2ⁿ个输出端口，在译码工作时，只有一个输出端口会产生输出信号。

下面将参照图6详细说明本发明的n/2ⁿ译码器的时序要求。首先，非门603需要能够正常工作，即符合上述RSFQ超导元件时钟信号和数据信号的时序约束的要求，即非门603的数据输入信号需要在非门时钟端的两个时钟信号之间到达，时钟信号clock到达非门603的时钟端的时间与第n地址位A_n到达非门603的输入端的时间之差大于T_{NOT_setup}。在保证n-1/2^n-1译码器601和602能够正常工作的情况下，本发明的n/2ⁿ译码器只要满足非门603的时序约束即可以正常的工作。

根据本发明的其他实施例，由于在实际应用中，n/2ⁿ译码器的时钟信号可能不是连续不断的，而是例如时钟信号只到达一次，或者例如时钟信号只到达两次，因此，优选地，n/2ⁿ译码器需要满足以下要求：n-1/2^n-1译码器601的n-1个输入端接收到数据的时间以及n-1/2^n-1译码器602的n-1个输入端接收到数据的时间均在同一个时钟周期内。

根据本发明的其他实施例，优选地，n-1/2^n-1译码器601和602的数据输入以及时钟信号clock同时到达。因此在n/2ⁿ译码器中，需要通过JTL布线调整路径上的信号延迟，保证第1-第n-1地址位A₁-A_n-1在经过SPL组分流后同时到达n-1/2^n-1译码器601和n-1/2^n-1译码器602的输入端。

优选地，通过布线调整，使n/2ⁿ译码器的输入信号第1-第n地址位A₁-A_n和时钟信号clock同时到达n/2ⁿ译码器。优选地，

和A_n信号同时到达n-1/2^n-1译码器601和n-1/2^n-1译码器602的时钟端。

本发明的超导译码器装置充分利用了超导电路逻辑门元件需要时钟驱动这一特点，将低位译码器的时钟驱动信号作为电路的片选信号，节约了电路中时钟布线的面积，也优化了工作效率。

本发明中，利用2/4译码器，可以组建3/8译码器，依次递归，可以组建任意位的n/2ⁿ译码器。而且工作模式相同，只需输入需要译码的地址位和时钟信号，译码器就会选择性的在唯一的输出端输出脉冲信号，实现译码功能。

最后应该说明的是，以上实施例仅用以解释本发明的技术方案而非限制。尽管上文参照实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围中。

Claims (8)

1.一种超导2/4译码器，用于对两位的地址输入进行译码，所述译码器包括：

第一与门，其包括用于接收第二地址位的第一输入端，用于接收取反后的第一地址位的第二输入端，以及用于将数据输出的输出端；

第二与门；其包括用于接收所述取反后的第一地址位的第一输入端，用于接收取反后的第二地址位的第二输入端，以及用于将数据输出的输出端；

第三与门，其包括用于接收第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；

第四与门，其包括用于接收所述取反后的第二地址位的第一输入端，用于接收第一地址位的第二输入端，以及用于将数据输出的输出端；

其中，所述第一与门、第二与门、第三与门以及第四与门还包括用于接收时钟信号的时钟端；

所述译码器还包括：

第一非门，其包括用于接收所述第一地址位的输入端，用于接收所述时钟信号的时钟端，以及输出端，用于输出所述取反后的第一地址位；

第二非门，其包括用于接收所述第二地址位的输入端，用于接收所述时钟信号的时钟端，以及输出端，用于输出所述取反后的第二地址位；

其中，时钟信号到达所述第一与门的时钟端的时间-所述第二地址位到达所述第一与门的第一输入端以及所述取反后的第一地址位到达所述第一与门的第二输入端的时间>所述第一与门的建立时间，并且数据到达所述第一与门的第一输入端以及第二输入端的时间，位于到达所述第一与门的时钟端的两个时钟信号之间；

时钟信号到达所述第二与门的时钟端的时间-所述取反后的第一地址位到达所述第二与门的第一输入端以及所述取反后的第二地址位到达所述第二与门的第二输入端的时间>所述第二与门的建立时间，并且数据到达所述第二与门的第一输入端以及第二输入端的时间，位于到达所述第二与门的时钟端的两个时钟信号之间；

时钟信号到达所述第三与门的时钟端的时间-所述第二地址位到达所述第三与门的第一输入端以及所述第一地址位到达所述第三与门的第二输入端的时间>所述第三与门的建立时间，并且数据到达所述第三与门的第一输入端以及第二输入端的时间，位于到达所述第三与门的时钟端的两个时钟信号之间；

时钟信号到达所述第四与门的时钟端的时间-所述取反后的第二地址位到达所述第四与门的第一输入端以及所述第一地址位到达所述第四与门的第二输入端的时间>所述第四与门的建立时间，并且数据到达所述第四与门的第一输入端以及第二输入端的时间，位于到达所述第四与门的时钟端的两个时钟信号之间；

时钟信号到达所述第一非门的时钟端的时间-所述第一地址位到达所述第一非门的输入端的时间>所述第一非门的建立时间，并且数据到达所述第一非门的输入端的时间，位于到达所述第一非门的时钟端的两个时钟信号之间；

时钟信号到达所述第二非门的时钟端的时间-所述第二地址位到达所述第二非门的输入端的时间>所述第二非门的建立时间，并且数据到达所述第二非门的输入端的时间，位于到达所述第二非门的时钟端的两个时钟信号之间。

2.根据权利要求1所述的超导2/4译码器，其中，所述第一与门、第二与门、第三与门以及第四与门的第一输入端接收到数据的时间以及所述第一与门、第二与门、第三与门以及第四与门的第二输入端接收到数据的时间在同一个时钟周期内。

3.根据权利要求1所述的超导2/4译码器，其中，所述时钟信号到达所述第一与门、第二与门、第三与门以及第四与门的时钟端的时间相等。

4.根据权利要求3所述的超导2/4译码器，其中，所述时钟信号到达所述第一与门、第二与门、第三与门以及第四与门的时钟端的时间满足：

T＝max{T_a1,T_a2,T_a3,T_a4,T_b1,T_b2,T_b3,T_b4}+T_{AND_setup}

其中，T_a1、T_a2、T_a3、T_a4分别为输入数据到达所述第一与门、第二与门、第三与门以及第四与门的第一输入端的时间，T_b1、T_b2、T_b3、T_b4分别为输入数据到达所述第一与门、第二与门、第三与门以及第四与门的第二输入端的时间，以及T_{AND_setup}是与门读取数据所需的最短时间。

5.根据权利要求1所述的超导2/4译码器，其中，所述第一地址位、所述第二地址位以及所述时钟信号到达所述2/4译码器的时间相等。

6.一种超导n/2ⁿ译码器，用于对n位地址输入进行译码，n为大于等于3的整数，所述译码器包括：

第一n-1/2^n-1超导译码器，其包括用于接收第1-第n-1地址位的n-1个输入端，用于接收取反后的第n地址位的时钟端，以及用于将数据输出的2^n-1个输出端；以及

第二n-1/2^n-1超导译码器，其包括用于接收第1-第n-1地址位的n-1个输入端，用于接收第n地址位的时钟端，以及用于将数据输出的2^n-1个输出端；

其中，在n大于等于4时，每个n-1/2^n-1超导译码器递归地由两个n-2/2^n-2超导译码器构成，在n等于3时，所述每个n-1/2^n-1超导译码器是权利要求1-5之一所述的超导2/4译码器；

所述译码器还包括：

非门，其包括用于接收所述第n地址位的输入端，用于接收时钟信号的时钟端，以及输出端，用于输出所述取反后的第n地址位；

其中，时钟信号到达所述非门的时钟端的时间-所述第n地址位到达所述非门的输入端的时间>所述非门的建立时间，并且数据到达所述非门的输入端的时间，位于到达所述非门的时钟端的两个时钟信号之间。

7.根据权利要求6所述的超导n/2ⁿ译码器，其中，所述第一n-1/2^n-1超导译码器的n-1个输入端接收到数据的时间以及所述第二n-1/2^n-1超导译码器的n-1个输入端接收到数据的时间均在同一个时钟周期内。

8.根据权利要求7所述的超导n/2ⁿ译码器，其中，第1-第n地址位以及所述时钟信号同时到达所述超导n/2ⁿ译码器。

Images