JP3052356B2 - 連想メモリのデータ処理回路 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、連想メモリの格納データと外部から与えら
れる内容検索データとの一致に応じて、その一致したデ
ータ格納アドレスから出力される一致信号を所定の優先
度に従って順次選択出力し、この選択出力された一致信
号を所定のアドレスコードに変換するデータ処理回路に
関する。

＜従来の技術＞ 連想メモリに格納されている所望のデータを読み出す
ための周辺回路部分は、従来、第４図に示すような配置
構成となっている。

この連想メモリａは、たとえばｎ個のワード（１ワー
ドはｍビット）、したがってｍ×ｎビットの記憶容量を
有している。

連想メモリａに格納されているデータを読み出す場合
には、連想メモリａに対して、外部から内容検索データ
（ｍビットのワード長をもつ）をラッチ回路を介して与
える。すると、この内容検索データが連想メモリａ内に
格納されているｎ個の全てのデータと比較される。そし
て、内容検索データと一致したデータが存在すれば、そ
の一致したデータが格納されているワード位置に対応す
るアドレスから一致信号が出力され、この一致信号がラ
ッチ回路ｄを介して優先度決定回路ｅに与えられる。

連想メモリａの特性上、連想メモリａ内には内容検索
データと一致するデータが複数存在する場合があり、そ
のときには、連想メモリａから同時に複数の一致信号が
出力される。これを同時並列的に処理するのは難しいの
で、優先度決定回路ｅは、これらの一致信号を外部から
の制御パルスc₁〜c₃に同期して所定の優先度に従って一
つずつ選択出力する。そして、この優先度決定回路ｅで
選択された一致信号が次段のエンコード回路ｆで所定の
アドレスコード（たとえば２進数）に変換され、このア
ドレスコードがデコード回路ｇに転送される。デコード
回路ｇは、アドレスコードをデコードして連想メモリａ
に対して特定の一つの読み出しアドレスとして与える。
これにより、連想メモリａに格納されているデータの内
から、内容検索データに適合するデータ（ｍビット）が
読み出される。

第５図は上述した従来の優先度決定回路ｅとエンコー
ド回路ｆの詳細を示す回路構成図である。

優先度決定回路ｅは、連想メモリａからの一致信号を
セット／リセットするセット／リセット回路j₇〜j₀が連
想メモリａの格納データのワード数ｎ（この例ではｎ＝
８）に対応してそれぞれ設けられるとともに、これらの
各セット／リセット回路j₇〜j₀とエンコード回路ｆとの
間を結ぶ各信号線l₇〜l₀に対して設けられた信号選別回
路ｋを備えている。

そして、各セット／リセット回路j₇〜j₀は、図外のタ
イミングコントローラから与えられる制御クロックc₁に
応じて連想メモリａからの一致信号をセットする第１セ
ット回路s₁と、制御クロックc₃に応じて信号選別回路ｋ
を介して帰還される一致信号をセットする第２セット回
路s₂と、制御クロックc₂と第２セット回路s₂にセットさ
れた信号レベルに応じて第１セット回路s₁でラッチされ
た一致信号をリセットするリセット回路ｒとを備えてい
る。そして、第１、第２セット回路s₁、s₂は、本例では
いずれも１つのMOSトランジスタと３つのインバータと
からなり、また、リセット回路ｒは、本例では２つのMO
Sトランジスタからなる。一方、信号選別回路ｋは、ア
ンドゲートｐとオアゲートｕを介して各信号線l₇〜l₀を
順次カスケード接続して構成されている。

また、エンコード回路ｆは、連想メモリからの一致信
号を２進数表現のアドレスコードに変換するもで、この
例では連想メモリのワード数が2³だから３ビットの出力
A₂〜A₀が得られるようになっている。

次に、従来の上記構成の優先度決定回路ｅとエンコー
ド回路ｆの動作について、第６図に示すタイミングチャ
ートを参照して説明する。

ここでは、一例として、優先度決定回路ｅの上位側の
３つの一致信号入力端子にデータの一致を示すハイレベ
ルの信号入力M₇〜M₅が加わり、残りの一致信号入力端子
にはデータの不一致を示すローレベルの信号入力M₄〜M₀
が加わったものとする。

各セット／リセット回路j₇〜j₀に対してハイレベルの
制御クロックc₁が与えられると（時刻t₁）、各信号入力
M₇〜M₀のレベルが第１セット回路s₁にセットされる。こ
れに伴い、最上位のセット／リセット回路j₇の第１セッ
ト回路s₁からのハイレベルの信号出力I₇により、信号選
別回路ｋの全てのアンドゲートｐが閉じられるので、最
上位の信号出力O₇のみがハイレベルとなり、それよりも
下位側の信号出力O₆〜O₀は全てローレベルとなる。そし
て、これらの信号出力O₇〜O₀がエンコード回路ｆに入力
されるので、符号Taで示す期間では、エンコード回路ｆ
の出力A₂〜A₀は“111"となる。また、このとき、制御ク
ロックc₃はハイレベルであるから、各信号出力O₇〜O₀が
第２セット回路s₂にセットされる。

次に、各セット／リセット回路j₇〜j₀のリセット回路
ｒにハイレベルの制御クロックc₂が加わると（時刻
t₂）、最上位のセット／リセット回路j₇のリセット回路
ｒが導通するため、第１セット回路s₁にセットされてい
たハイレベルの一致信号がリセットされてローレベルと
なる。これに対して、最上位から２段目のセット／リセ
ット回路j₆の第１セット回路s₁の出力I₆はハイレベルの
ままなので、この出力I₆によって、これよりも下位側の
信号選別回路ｋのアンドゲートｐが全て閉じられる。そ
の結果、最上位から２段目の信号出力O₆のみがハイレベ
ルとなる。続いて、各セット／リセット回路j₇〜j₀の第
２セット回路s₂にハイレベルの制御クロックc₃が加わる
と（時刻t₃）、各信号出力O₇〜O₀のレベルは変化するこ
となく、この信号レベルが各第２セット回路s₂にセット
される。したがって、符号Tbで示す期間では、エンコー
ド回路ｆの出力A₂〜A₀は“110"となる。

以下同様に、制御クロックのc₂がハイレベル、c₃がロ
ーレベルのときに、第２セット回路s₂にセットされてい
る信号がハイレベルなら第１セット回路s₁がリセットさ
れ、また、制御クロックのc₂がローレベル、c₃がハイレ
ベルのときに、信号出力O₇〜O₀がそのまま第２セット回
路s₂にセットされる。

こうして、制御クロックc₂、c₃がレベル反転を繰り返
すたびに、一致信号の優先度が高い順（この例では上位
側から下位側）に、連想メモリの一致信号が得られるワ
ード位置に対応するアドレスコードに変換されて出力さ
れる。すなわち、Tcの期間には、エンコード回路ｆの出
力A₂〜A₀は“101"となり、これに続くTdの期間の出力A₂
〜A₀は“000"となる。

＜発明が解決しようとする課題＞ ところで、第５図に示した従来の構成のものは、優先
度決定回路ｅの一部を構成する信号選別回路ｋが、アン
ドゲートｐとオアゲートｕを介して各信号出力I₇〜I₀を
順次カスケード接続して構成されている。したがって、
優先度決定回路ｅの信号出力O₇〜O₀が適正値に落ち着く
までに時間がかかるという問題がある。すなわち、上記
の例において、最上位のセット／リセット回路j₇からハ
イレベルの信号出力I₇が出力される場合、この信号出力
I₇によってエンコード回路ｆの出力A₂〜A₀が“111"とな
るまでの過程では、信号選別回路ｋの各アンドゲートｐ
を上位側から下位側に向けて各段毎に順次閉じていく必
要があり、それだけ伝播遅延が生じる。特に、連想メモ
リａのワード数が多くなるほど、これに比例してアンド
ゲートｐとオアゲートｕとを通過する段数も多くなるの
で、アドレスコードへの変換に時間がかかっていた。

しかも、優先度決定回路ｅとエンコード回路ｆとはそ
れぞれ別個に設けられているので、レイアウト面積が大
きくなり、集積化が自と制限される等の不具合がある。

＜課題を解決するための手段＞ 本発明は、このような事情に鑑みてなされたものであ
って、連想メモリから一致信号が得られた場合に、この
一致信号を所定のアドレスコードに変換するまでの時間
を従来よりも大幅に短縮でき、しかも、レイアウト面積
も削減できるようにするものである。

そのため、本発明に係る連想メモリのデータ処理回路
では、連想メモリからの一致信号の通過を許容／遮断す
るゲート回路要素が、連想メモリからの一致信号を変換
したアドレスコードのビット数に対応する数だけ設けら
れており、各ゲート回路要素は、前記連想メモリに格納
されるデータのワード数に対応する数の一致信号入力端
子および一致信号出力端子と、一つのエンコード出力端
子とを有し、かつ、上半数の一致信号入力端子と上半数
の一致信号出力端子とを個別に結ぶ信号線に対しては、
前記上半数の一致信号入力端子からの出力を共通入力し
て通過させる共通ゲートが設けられる一方、下半数の一
致信号入力端子と下半数の一致信号出力端子とを個別に
結ぶ信号線に対しては、前記共通ゲートからの一致信号
の有無に応じて前記信号線に対してゲートを開閉する個
別ゲートがそれぞれ設けられ、前記共通ゲートの出力は
前記エンコード出力端子に接続され、さらに、各ゲート
回路要素の相互間は、その一致信号入力端子と一致信号
出力端子とが互いにパーフェクトシャッフルで接続され
ている一方、 連想メモリと最前段のゲート回路要素との間には、連
想メモリからの一致信号をセット／リセットするセット
／リセット回路が、連想メモリのワード数に対応してそ
れぞれ設けられており、 各セット／リセット回路は、制御クロックに応じて連
想メモリからの一致信号をセットする第１セット回路
と、制御クロックに応じて各ゲート回路要素を通過して
帰還される一致信号をセットする第２セット回路と、制
御クロックと第２セット回路にセットされた信号レベル
とに応じて第１セット回路でラッチされた一致信号をリ
セットするリセット回路とを備えた構成としている。

＜作用＞ 上記構成においては、エンコードされるビット数に対
応する数のゲート回路要素を一致信号が通過するだけ
で、一致信号の優先度の決定とアドレスコードへの変換
とが同時に行われる。

ここで、連想メモリのワード数が2ⁿであるなら、これ
を２進数のアドレスコードにエンコードした場合のビッ
ト数はｎビットとなる。従来、一致信号の優先度を決定
してからアドレスコードに変換するまでに、一段の回路
要素の遅延時間の2ⁿ倍の時間が必要であるが、本発明で
は、一段の回路要素の遅延時間のｎ倍の時間で済むか
ら、一致信号の優先度を決定してエンコードするまでに
要する時間は極めて短時間となる。

＜実施例＞ 第１図は本発明の実施例に係るデータ処理回路の回路
構成図である。なお、この実施例では、説明を簡略化す
るために、連想メモリは８ワードの記憶容量を有するも
のとする。

この実施例のデータ処理回路では、図外の連想メモリ
のワード位置に対応するアドレスから出力される一致信
号の通過を許容／遮断する各ゲート回路要素G₂〜G₀を備
える。これらゲート回路要素G₂〜G₀は、連想メモリから
の一致信号を所定のアドレスコード（本例では２進数）
に変換した場合のビット数（本例では連想メモリは８ワ
ード＝2³あるから２進数表現にエンコードすると３ビッ
トになる）に対応して３段設けられている。

各ゲート回路要素G₁〜G₃は、連想メモリに格納される
データのワード数（本例では８ワード）に対応して８つ
の一致信号入力端子x₇〜x₀および一致信号出力端子y₇〜
y₀と、一つのエンコード出力端子ｚとを有し、かつ、上
半数の一致信号入力端子x₇〜x₄と上半数の一致信号出力
端子y₇〜y₄とを個別に結ぶ信号線l₇〜l₄に対して、前記
上半数の一致信号入力端子x₇〜x₄からの出力を共通入力
して通過させる共通ゲートｑ（本例ではノアゲート）が
設けられる一方、下半数の一致信号入力端子x₃〜x₀と下
半数の一致信号出力端子y₃〜y₀とを個別に結ぶ信号線l₃
〜l₀に対しては、共通ゲートｑからの一致信号の有無に
応じて信号線l₃〜l₀に対するゲートを開閉する個別ゲー
トｗ（本例ではナンドゲートｈとインバータi₁の組み合
わせ）がそれぞれ設けられている。そして、共通ゲート
ｑの出力部がインバータi₂を介してエンコード出力端子
ｚに接続されるとともに、各ナンドゲートｈの入力部に
それぞれ共通に接続されている。

さらに、各ゲート回路要素G₂〜G₀の相互間は、その一
致信号入力端子x₇〜x₀と一致信号出力端子とが互いにパ
ーフェクトシャッフルの関係で接続されている。このパ
ーフェクトシャッフル接続は、入出力の関係が２進数表
現で、たとえば（110）→（101）→（011）→（110）と
いうように１ビットずつシフトするようにするものであ
る。したがって、上記の例に対応させれば、初段のゲー
ト回路要素G₂において上位側から２番目の一致信号出力
端子y₆（２進数で“110"）は、中間段のゲート回路要素
G₁の上位側から３番目の一致信号入力端子x₅（２進数で
“101"）に接続され、この中間段のゲート回路要素G₂の
上位側から３番目の一致信号出力端子y₅は、終段のゲー
ト回路要素G₀の上位側から５番目の一致信号入力端子x₃
（２進数で“011"）に接続され、終段のゲート回路要素
G₀の上位側から５番目の一致信号出力端子y₃は、一致信
号の取出端子v₇〜v₀の内の上位側から２番目の端子v
₆（２進数で“110"）に接続されており、これにより、
各ゲート回路要素G₂〜G₀を通過した一致信号は元の状態
に復帰するようになっている。この構成とすることによ
り、第３図に示す２進数表現（ビット数＝３）におい
て、１段目のゲート回路要素G₂では、最上位ビットA₂に
論理“1"が存在するか否かが検証され、２段目のゲート
回路要素G₁では、中間位ビットA₁に論理“1"が存在する
か否かが検証され、３段目のゲート回路要素G₀では、最
小位ビットA₀に論理“1"が存在するか否かが検証される
ことになる。

また、連想メモリと最前段のゲート回路要素G₂との間
には、連想メモリからの一致信号をセット／リセットす
るセット／リセット回路j₇〜j₀が、連想メモリのワード
数（本例では８ワード）に対応して８個設けられてい
る。

各セット／リセット回路j₇〜j₀は、従来の優先度決定
回路ｅのセット／リセット回路j₇〜j₀の構成と基本的に
同じである。すなわち、第２図に示すように、セット／
リセット回路は、図外のタイミングコントローラから与
えられる制御クロックc₁に応じて連想メモリａからの一
致信号をセットする第１セット回路s₁と、制御クロック
c₃に応じて各ゲート回路要素を通過して帰還される一致
信号をセットする第２セット回路s₂と、制御クロックc₂
と第２セット回路s₂にセットされた信号レベルに応じて
第１セット回路s₁でラッチされた一致信号をリセットす
るリセット回路ｒとを備えている。そして、第１、第２
セット回路s₁、s₂は、いずれも１つのMOSトランジスタ
と３つのインバータとからなり、また、リセット回路ｒ
は、２つのMOSトランジスタからなる。

次に、第１図および第２図に示した本発明に係るデー
タ処理回路の動作について説明する。

このデータ処理回路を従来例と比較すると、一致信号
の伝送経路が異なるだけで、制御クロックのタイミン
グ、一致信号の入出力タイミングの関係は、第６図に示
したタイミングチャートと全く同じである。

すなわち、本例においても、優先度決定回路ｅの上位
側の３つの一致信号入力端子にデータの一致を示すハイ
レベルの信号入力M₇〜M₅が加わり、残りの一致信号入力
端子にはデータの不一致を示すローレベルの信号入力M₄
〜M₀が加わったものとする。

各セット／リセット回路j₇〜j₀に対してハイレベルの
制御クロックc₁が与えられると（時刻t₁）、各信号入力
M₇〜M₀のレベルが第１セット回路s₁にセットされる。こ
れに伴い、少なくとも最上位のセット／リセット回路j₇
の第１セット回路s₁の信号出力I₇がハイレベルであるこ
とから、共通ゲートｑの出力がローレベルとなる。これ
がインバータi₂で反転されるため、エンコード出力端子
ｚの出力A₂はハイレベルとなる。また、共通ゲートｑの
出力がローレベルとなることにより、全ての個別ゲート
ｗが閉じられるので、下半数の信号線l₃〜l₀が遮断され
る一方、上半数の信号線l₇〜l₄に加わる信号はそのまま
ゲート回路要素G₂を通過して次段のゲート回路要素G₁に
入力される。これは、２進数表現における最上位ビット
に論理“1"が存在するか否かを検証したことに相当す
る。

次に、２段目のゲート回路要素G₁については、少なく
とも最上位の一致信号入力端子に加わる信号はハイレベ
ルであるから、共通ゲートｑの出力がローレベルとな
る。これがインバータi₂で反転されるため、エンコード
出力端子ｚの出力A₁はハイレベルとなる。また、共通ゲ
ートｑの出力がローレベルとなることにより、全ての個
別ゲートｗが閉じられるので、下半数の信号線l₃〜l₀が
遮断される一方、上半数の信号線l₇〜l₄に加わる信号は
そのままゲート回路要素G₂を通過して次段のゲート回路
要素G₀に入力される。これは、２進数表現における中間
ビットに論理“1"が存在するか否かを検証したことに相
当する。

同様に、３段目のゲート回路要素G₀についても、少な
くとも最上位の一致信号入力端子に加わる信号はハイレ
ベルであるから、エンコード出力端子ｚの出力A₀はハイ
レベルとなる。

したがって、符号Taで示す期間では、エンコード出力
端子ｚの各出力A₂〜A₀は“111"となる。しかも、このエ
ンコード結果が得られるまでには、最上位の一致信号入
力M₇が３つのゲート回路要素G₂〜G₀を順次通過するだけ
よい。

こうして、各ゲート回路要素G₂〜G₀を通過した後の一
致信号の取出端子v₇〜v₀の出力は、最上位の出力O₇のみ
がハイレベルとなっており、これらの各信号出力O₇〜O₀
が各セット／リセット回路j₇〜j₀に帰還されて第２セッ
ト回路s₂にセットされる。

次に、各セット／リセット回路j₇〜j₀のリセット回路
ｒにハイレベルの制御クロックc₂が加わると（時刻
t₂）、最上位のセット／リセット回路j₇のリセット回路
ｒが導通するため、第１セット回路s₁にセットされてい
たハイレベルの一致信号がリセットされてその出力I₇は
ローレベルとなる。これに対して、最上位から２段目の
セット／リセット回路j₆の第１セット回路s₁の出力I₆は
ハイレベルのままなので、この信号出力I₆により１段目
と２段目のゲート回路要素G₂、G₁のエンコード出力端子
ｚの各出力A₂、A₁は共にハイレベルとなる。３段目のゲ
ート回路要素G₀については、上位側から４段目までの信
号線l₇〜l₄の信号レベルは全てローレベルとなっている
から、共通ゲートｑの出力はハイレベルとなり、これが
インバータi₂を介してエンコード出力端子ｚに加わるの
で、その出力A₀はローレベルとなる。続いて、各セット
／リセット回路j₇〜j₀の第２セット回路s₂にハイレベル
の制御クロックc₃が加わると（時刻t₃）、各信号出力O₇
〜O₀のレベルは変化することなく、この信号レベルが各
第２セット回路s₂にセットされる。したがって、符号Tb
で示す期間では、エンコード出力A₂〜A₀は“110"とな
る。

こうして、以下同様に、一致信号がアドレスコードに
順次変換されて出力される。すなわち、Tcの期間では、
エンコード出力A₂〜A₀は“101"となり、これに続くTdの
期間の出力A₂〜A₀は“000"となる。

このように、本実施例のデータ処理回路では、エンコ
ードされるビット数に対応する数のゲート回路要素を一
致信号が通過するだけで、一致信号の優先度の決定とア
ドレスコードへの変換とが同時に行われる。

前記したように、連想メモリのワード数が2ⁿ（本例で
はｎ＝３）であるなら、これを２進数のアドレスコード
にエンコードした場合のビット数はｎビット（本例では
３ビット）となる。従来のものでは、一致信号の優先度
を決定してからアドレスコードに変換するまでに、一段
の回路要素の遅延時間の2ⁿ倍（本例では８倍）の時間が
必要となるが、本発明では、一段の回路要素の遅延時間
のｎ倍（本例では３倍）の時間で済むから、一致信号の
優先度を決定してエンコードするまでに要する時間は極
めて短時間となる。

＜発明の効果＞ 本発明によれば、エンコードされるビット数に対応す
る数のゲート回路要素を一致信号が通過するだけで、一
致信号の優先度の決定とアドレスコードへの変換とが同
時に行われる。したがって、一致信号を所定のアドレス
コードに変換するまでの時間を従来よりも大幅に短縮で
き、しかも、レイアウト面積も削減可能となる等の優れ
た効果が発揮される。

【図面の簡単な説明】

第１図ないし第３図は本発明の実施例に係り、第１図は
データ処理回路の回路構成図、第２図はセット／リセッ
ト回路の回路構成図、第３図は一致信号を２進数のアド
レスコードに変換する場合の説明図である。 第４図ないし第６図は従来例に係り、第４図は連想メモ
リに対する周辺回路のブロック図、第５図は優先度決定
回路とエンコード回路の詳細を示す回路構成図、第６図
は第５図の回路動作のタイミングチャートである。 G₂〜G₀……ゲート回路要素、x₇〜x₀……一致信号入力端
子、y₇〜y₀……一致信号出力端子、ｚ……エンコード出
力端子、l₇〜l₀……信号線、ｑ……共通ゲート、ｗ……
個別ゲート、j₇〜j₀……セット／リセット回路、s₁……
第１セット回路、s₂……第２セット回路、ｒ……リセッ
ト回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】連想メモリの格納データと外部から与えら
   れる内容検索データとの一致に応じて、その一致したデ
   ータが格納されているワード位置に対応するアドレスか
   ら出力される一致信号を所定の優先度に従って順次選択
   出力し、この選択出力された一致信号を所定のアドレス
   コードに変換するデータ処理回路であって、 連想メモリからの一致信号の通過を許容／遮断するゲー
   ト回路要素が、連想メモリからの一致信号を変換したア
   ドレスコードのビット数に対応する数だけ設けられてお
   り、 各ゲート回路要素は、前記連想メモリに格納されるデー
   タのワード数に対応する数の一致信号入力端子および一
   致信号出力端子と、一つのエンコード出力端子とを有
   し、かつ、上半数の一致信号入力端子と上半数の一致信
   号出力端子とを個別に結ぶ信号線に対しては、前記上半
   数の一致信号入力端子からの出力を共通入力して通過さ
   せる共通ゲートが設けられる一方、下半数の一致信号入
   力端子と下半数の一致信号出力端子とを個別に結ぶ信号
   線に対しては、前記共通ゲートからの一致信号の有無に
   応じて前記信号線に対するゲートを開閉する個別ゲート
   がそれぞれ設けられ、前記共通ゲートの出力は前記エン
   コード出力端子に接続され、さらに、各ゲート回路要素
   の相互間は、その一致信号入力端子と一致信号出力端子
   とが互いにパーフェクトシャッフルで接続されている一
   方、 連想メモリと最前段のゲート回路要素との間には、連想
   メモリからの一致信号をセット／リセットするセット／
   リセット回路が、連想メモリのワード数に対応してそれ
   ぞれ設けられており、 各セット／リセット回路は、制御クロックに応じて連想
   メモリからの一致信号をセットする第１セット回路と、
   制御クロックに応じて各ゲート回路要素を通過して帰還
   される一致信号をセットする第２セット回路と、制御ク
   ロックと第２セット回路にセットされた信号レベルとに
   応じて第１セット回路でラッチされた一致信号をリセッ
   トするリセット回路とを備えている、 ことを特徴とする連想メモリのデータ処理回路。