JPH0247038B2 - - Google Patents
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- JPH0247038B2 JPH0247038B2 JP58168601A JP16860183A JPH0247038B2 JP H0247038 B2 JPH0247038 B2 JP H0247038B2 JP 58168601 A JP58168601 A JP 58168601A JP 16860183 A JP16860183 A JP 16860183A JP H0247038 B2 JPH0247038 B2 JP H0247038B2
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- JP
- Japan
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- circuit
- output
- signal
- switch
- input
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- 239000013598 vector Substances 0.000 description 9
- 230000006870 function Effects 0.000 description 8
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
産業上の利用分野
本発明は、連想メモリ（Content Addressable
Memory：CAM）等の複数の一致アドレス信号
をある順番にエンコードして行き、バイナリーの
アドレス出力を得るために使用する優先度付アド
レスエンコーダの簡単な回路構成を与えるもので
ある。 従来例の構成とその問題点 CAMの基本機能は通常のメモリとは逆に参照
データを入力し、その参照データと一致したデー
タが記憶されているワードのアドレスを出力する
ものであるが、複数のワードで一致が得られた場
合に、普通のエンコーダでは正しいエンコード出
力が得られない。即ち、通常のバイナリーエンコ
ーダに信号を印加する前に適当な順番をつけて、
１つの信号だけがON電位になり、クロツク信号
で同期をとつて順次切り替えて出力する様にせね
ばならない。 優先度付アドレスエンコーダの持つべき機能を
第１図を用いて説明すると以下の様になる。ここ
で、Ｉ→（I3、I2、I1、I0）を入力信号ベクトル、
Ｏ→（O3、O2、O1、O0）を中間出力信号ベクト
ル、Ａ→（A2、A1、A0）を最終出力信号ベクトル
つまり出力アドレスとし、入力信号の優先度はI3
＞I2＞I1＞I0であるとする。一方、C1はリセツト
端子、C2はクロツク信号端子である。 たとえば、参照データと一致するデータが２ケ
所あり、各々この一致信号がI3とI1に入力される
とすれば、入力信号クロツクＩ→は、（１、０、１、
０）となる。従つて、まず優先度の高いI3に相当
するアドレスＡ→（A2、A1、A0）を出力して、次
いでＩに対応するアドレスA′（A′2、A′1、A′0）
を出力することが必要となるわけである。 この機能は、まずリセツト端子C1に印加され
る信号によつて全体をリセツトし、次にクロツク
信号入力端子C2に印加されるクロツク信号に同
期して優先度の高い順に順次アドレスが出力され
るというものである。ここでＩ→→Ｏ→の変換は次に
述べる規則に従つて行なわれる。 １ 入力信号クロツクの要素中に論理「１」が１
箇所だけ存在するかまたは存在しないとき、 Ｏ→＝Ｉ→（第１クロツク） Ｏ→＝Ｏ→（第２クロツク以降） ２ 入力信号ベクトルの要素中に論理「１」が２
箇所以上存在するとき、例えばI3、I2、I0の３
箇所が論理「１」であるとすると、 Ｏ→＝（１、０、０、０）（第１クロツク） ↑ O3 Ｏ→＝（０、１、０、０）（第２クロツク） ↑ O2 Ｏ→＝（０、０、０、１）（第３クロツク） ↑ O0 Ｏ→＝（０、０、０、０）（第４クロツク以降） 以上をまとめると、入力信号ベクトルの要素中
に論理「１」が複数箇所存在していてもクロツク
信号に従つて優先度の高い順に出力し、最終的に
は、中間出力信号ベクトルＯは全て０にリセツト
されるというものである。 以上の様にして得られた各々のクロツクでの中
間出力信号ベクトルＯ→に応じて、各々のクロツク
でのタイミングでＹのアドレスエンコーダにより
エンコードされた出力を得る。このエンコーダは
通常のものでOiが論理「１」であればｉの２進化
符号が出力される。例えば、O1が論理「１」即
ちトランジスタのON電位のとき、A1、A2に接
続されたMOSトランジスタがONになり、負荷
抵抗R1，R2を通つて電流が流れ、出力端A1，A2
の電位が下がり論理「０」となる。一方A0は電
位が下がらないので論理「１」の状態である。従
つて、 （A2、A1、A0）＝（０、０、１） となる。 そこで、もしＩ→＝Ｏ→の様な変換を行なう機能ブ
ロツクを経由せずに直接Ｉ→＝エンコーダに印加し
た場合、複数の要素が論理「１」のときに正しい
アドレス出力が得られないことになる。 例えば、I1、I2が論理「１」の場合、機能ブロ
ツクＸを経由しないと（A2、A1、A0）＝（０、
０、０）となり誤動作をする。従来この様な変換
機能を持つた比較的簡単な回路がなく、優先度付
アドレスエンコーダを構成するのは不可能に近
く、可能であつても大変複雑なものとなつてい
た。 発明の目的 本発明は、複数の信号をある決まつた順にエン
コードして行きバイナリーの出力を得るために使
用する優先度付エンコーダの簡単な回路構成を提
供することを目的としている。 発明の構成 本発明は、第ｉ番目（ｉ≧０）の符号化回路要
素列として、参照データとの一致信号が入力され
る信号入力端子と、この信号入力端子からの一致
信号をラツチするラツチ回路と、このラツチ回路
の出力を用いて第（ｉ＋１）番目の符号化回路要
素列への伝搬制御信号を生成する第１のスイツチ
回路と、第（ｉ−１）番目の符号化回路要素列か
ら伝搬されてくる伝搬制御信号による制御に従つ
て前記ラツチ回路の出力を出力する出力回路と、
この出力回路からの出力により前記ラツチ回路を
リセツトするリセツト回路と、このリセツト回路
によつてリセツトされた前記ラツチ回路のリセツ
ト出力を用いて第（ｉ−１）番目の符号化回路要
素列から伝搬されてくる伝搬制御信号を第（ｉ＋
１）番目の符号化回路要素列に伝搬させる第２の
スイツチ回路を有する符号化回路要素列を複数列
備え、各符号化回路要素列は同期信号により同期
的に駆動されてなり、最も優先順位の高い第０番
目の符号化回路要素列への伝搬制御信号入力端子
は一定電位に設定されてなることを特徴とする符
号化回路である。 実施例の説明 本発明の実施例を図面を参照して説明する。第
２図はその符号化回路要素列の一実施例を示す図
である。 P1はより優先度の高い第（ｉ−１）番目の符
号化回路要素列から伝搬されてくる伝搬制御入力
である。また、P2はこの第ｉ番目の符号化回路
要素列でのCAMにおける参照データとの一致／
不一致により信号入力端子INに入力される信号
“１／０”に応じたエンコード信号発生処理の終
了後、次の優先順位をもつ第（ｉ＋１）番目の符
号化回路要素列に制御を移すために出力される伝
搬制御出力端子である。 スイツチS2，S3，S4はリセツト回路を構成しＮ
チヤンネルMOSトランジスタで形成され、クロ
ツクC2，C3によりノードＱをリセツトするため
に使用される。また、スイツチS5，S6はそれぞれ
ＮチヤンネルMOSトランジスタ、Ｐチヤンネル
MOSトランジスタであり、ノードＱの状態によ
り排他的に制御される。つまり、ノードＱが
“１”のとき、スイツチS5がオン、スイツチS6が
オフとなり、第（ｉ＋１）番目の符号化回路要素
列への伝搬制御信号の伝搬を止めると同時に伝搬
制御入力端子P1の状態にかかわらず伝搬制御入
力端子P2を“０”とする。一方、ノードＱが
“０”のときは、スイツチS5がオフ、スイツチS6
がオンとなり、伝搬制御入力端子P1の信号を伝
搬制御出力端子P2に伝える。 スイツチS1は信号入力端子INの信号をノード
Ｑに入力するためのものであり、スイツチ２とと
もにこの信号をラツチするラツチ回路を形成す
る。なお、クロツクC1〜C3は第３図に示される
ようなタイミング関係を有する。 以下第２図および第３図を用いて第ｉ番目の符
号化回路要素列の働きについて説明する。 まず、初期状態では従来のものと同様に、ノー
ドＱは“０”に設定されている。 (1) P1＝“１”で且つIN＝“１”の時 時刻T1で、クロツクC2によりスイツチS2は
オンするが、ノードＱは“０”に初期化されて
おり、出力は変化せず、又スイツチS6がオンの
ため、P1＝P2＝“１”となつている。しかしク
ロツクC1が入力されると、IN＝“１”のため、
スイツチS6はオフ、スイツチS5がオンとなり、
P2＝“０”、OUT＝“１”になる。即ち、この第
ｉ番目の符号化回路要素列に対応するデータの
アドレスを出力するための一致信号が信号出力
端子OUTより出力される。この時、S5によつ
てP2＝“０”に設定されており、次の第（ｉ＋
１）番目の符号化回路要素列に制御信号は伝搬
されない。 次に、時刻T2でクロツクC2のパルスが入力
されると、スイツチS2がオンされ、又、スイツ
チS3はクロツクC3によりオンされるが、その
前の時刻T1で信号“１”がスイツチS3を通し
てスイツチS4にホールドされており、結局、ス
イツチS2，S4の両方がオンとなり、ノードＱは
“０”にリセツトされる。 このリセツト回路により、信号出力端子
OUTは“０”になり、且つＮチヤンネルMOS
トランジスタのスイツチ５はオフ、Ｐチヤンネ
ルMOSトランジスタのスイツチ６はオンとな
り、伝搬制御入力端子P1に印加されていた信
号“１”が伝搬制御出力端子P2より出力され、
次の優先順位をもつ第（ｉ＋１）番目の符号化
回路要素列に制御が移る。 更に、時刻T3、T4…では、一旦ノードＱが
“０”に設定されているため、スイツチS6はオ
ンしたままであり、制御信号は常に第（ｉ＋
１）番目の符号化回路要素列に伝えられてい
る。 (2) P1＝“１”で且つIN＝“０”の時 即ち、この符号化回路要素列への入力信号が
不一致の、即ちこの符号化回路要素列に対応す
るデータのアドレスの出力が不用な場合は同様
に時刻T1のクロツクC1がオンしても、ノード
Ｑの“０”の状態は変化せず、OUT＝“０”で
あり、ＰチヤンネルMOSトランジスタのスイ
ツチ６はオン、ＮチヤンネルMOSトランジス
タのスイツチ５はオフのままであり、このた
め、伝搬制御入力端子P1に印加されていた制
御信号“１”はそのまま、伝搬制御出力端子
P2より次の優先順位をもつ第（ｉ＋１）番目
の符号化回路要素列に制御を移すことになる。 (3) P1＝“０”でかつIN＝“１”の時 即ち、この第ｉ番目の符号化回路要素列にま
だ制御が移つていない場合であるが、同様に時
刻T1でクロツクC1によりノードＱが“１”に
設定される。この時、P1＝“０”であるために
論理積回路Ａにより信号出力端子OUTの出力
は“０”となる。またノードＱ＝“１”である
ため、ＰチヤンネルMOSトランジスタのスイ
ツチ６はオフ、ＮチヤンネルMOSトランジス
タのスイツチ５はオンであり、伝搬制御出力端
子P2の出力は“０”であり、この第ｉ番目以
上の符号化回路要素列には制御信号が伝搬して
おらず、この制御信号をまつている状態であ
る。 この状態では時間T2、T3…になつても、P1
＝“０”であるために、OUT＝“０”となり、
スイツチS3がオンしてもスイツチS4はオフのま
まであり、ノードＱは“１”の状態をホールド
している。そこで伝搬制御入力端子P1に“１”
の制御信号が伝搬してくると、前述の(1)に述べ
た手順に従つて、この第ｉ番目の符号化回路要
素列での処理がおこなわれて、はじめでノード
Ｑが“０”にリセツトされる。 (4) P1＝“０”で且つIN＝“０”の時 時刻T1でクロツクC1により、ノードＱが
“０”に設定され、OUT＝“０”となるととも
にＰチヤンネルMOSトランジスタのスイツチ
６がオンするが、もともとP1＝“０”であるた
め伝搬制御出力端子P2の出力は“０”である。 以上のように、この符号化回路要素列は下方
（優先順位の高い）の符号化回路要素列での一致
するデータに対応するアドレスの出力処理が終わ
つてから、制御信号が第ｉ番目の符号化回路要素
列に入力され、この要素列に入力される一致／不
一致信号により対応するアドレスの処理後、次の
優先順位をもつ第（ｉ＋１）番目の符号化回路要
素列に制御を移すものである。 このような基本動作をする符号化回路要素列を
複数個並べた例を第４図に示し、これに従つて説
明する。 ここでは前記回路要素を３個一列に配置し、該
回路要素列の先頭の伝搬制御入力端に論理「１」
相当の電位を入力し、さらに前記先頭要素の伝搬
制御出力を２番目の要素の伝搬制御入力と接続
し、２番目の前記要素の伝搬制御出力を３番目の
前記要素の伝搬制御入力と接続し、３番目の前記
要素の伝搬制御出力を開放とする。ここで、Ｉ→Ｎ
（IN2、IN1、IN0）を入力信号ベクトル、OUT
（OUT2、OUT1、ＯＵ→T0）を出力ベクトルとす
る。第４図の例では、優先度はIN0＞IN1＞IN2
の順となつている。今、IN＝（１、１、１）とし
て第４図の例の動作をまとめると表１の様にな
る。また、第３図には第１、第２、第３のクロツ
ク信号C1，C2，C3のタイミングと表１内に示さ
れるT1，T2，T3，T4との関連を示す。例の動作
をまとめると表１のようになる。
Memory：CAM）等の複数の一致アドレス信号
をある順番にエンコードして行き、バイナリーの
アドレス出力を得るために使用する優先度付アド
レスエンコーダの簡単な回路構成を与えるもので
ある。 従来例の構成とその問題点 CAMの基本機能は通常のメモリとは逆に参照
データを入力し、その参照データと一致したデー
タが記憶されているワードのアドレスを出力する
ものであるが、複数のワードで一致が得られた場
合に、普通のエンコーダでは正しいエンコード出
力が得られない。即ち、通常のバイナリーエンコ
ーダに信号を印加する前に適当な順番をつけて、
１つの信号だけがON電位になり、クロツク信号
で同期をとつて順次切り替えて出力する様にせね
ばならない。 優先度付アドレスエンコーダの持つべき機能を
第１図を用いて説明すると以下の様になる。ここ
で、Ｉ→（I3、I2、I1、I0）を入力信号ベクトル、
Ｏ→（O3、O2、O1、O0）を中間出力信号ベクト
ル、Ａ→（A2、A1、A0）を最終出力信号ベクトル
つまり出力アドレスとし、入力信号の優先度はI3
＞I2＞I1＞I0であるとする。一方、C1はリセツト
端子、C2はクロツク信号端子である。 たとえば、参照データと一致するデータが２ケ
所あり、各々この一致信号がI3とI1に入力される
とすれば、入力信号クロツクＩ→は、（１、０、１、
０）となる。従つて、まず優先度の高いI3に相当
するアドレスＡ→（A2、A1、A0）を出力して、次
いでＩに対応するアドレスA′（A′2、A′1、A′0）
を出力することが必要となるわけである。 この機能は、まずリセツト端子C1に印加され
る信号によつて全体をリセツトし、次にクロツク
信号入力端子C2に印加されるクロツク信号に同
期して優先度の高い順に順次アドレスが出力され
るというものである。ここでＩ→→Ｏ→の変換は次に
述べる規則に従つて行なわれる。 １ 入力信号クロツクの要素中に論理「１」が１
箇所だけ存在するかまたは存在しないとき、 Ｏ→＝Ｉ→（第１クロツク） Ｏ→＝Ｏ→（第２クロツク以降） ２ 入力信号ベクトルの要素中に論理「１」が２
箇所以上存在するとき、例えばI3、I2、I0の３
箇所が論理「１」であるとすると、 Ｏ→＝（１、０、０、０）（第１クロツク） ↑ O3 Ｏ→＝（０、１、０、０）（第２クロツク） ↑ O2 Ｏ→＝（０、０、０、１）（第３クロツク） ↑ O0 Ｏ→＝（０、０、０、０）（第４クロツク以降） 以上をまとめると、入力信号ベクトルの要素中
に論理「１」が複数箇所存在していてもクロツク
信号に従つて優先度の高い順に出力し、最終的に
は、中間出力信号ベクトルＯは全て０にリセツト
されるというものである。 以上の様にして得られた各々のクロツクでの中
間出力信号ベクトルＯ→に応じて、各々のクロツク
でのタイミングでＹのアドレスエンコーダにより
エンコードされた出力を得る。このエンコーダは
通常のものでOiが論理「１」であればｉの２進化
符号が出力される。例えば、O1が論理「１」即
ちトランジスタのON電位のとき、A1、A2に接
続されたMOSトランジスタがONになり、負荷
抵抗R1，R2を通つて電流が流れ、出力端A1，A2
の電位が下がり論理「０」となる。一方A0は電
位が下がらないので論理「１」の状態である。従
つて、 （A2、A1、A0）＝（０、０、１） となる。 そこで、もしＩ→＝Ｏ→の様な変換を行なう機能ブ
ロツクを経由せずに直接Ｉ→＝エンコーダに印加し
た場合、複数の要素が論理「１」のときに正しい
アドレス出力が得られないことになる。 例えば、I1、I2が論理「１」の場合、機能ブロ
ツクＸを経由しないと（A2、A1、A0）＝（０、
０、０）となり誤動作をする。従来この様な変換
機能を持つた比較的簡単な回路がなく、優先度付
アドレスエンコーダを構成するのは不可能に近
く、可能であつても大変複雑なものとなつてい
た。 発明の目的 本発明は、複数の信号をある決まつた順にエン
コードして行きバイナリーの出力を得るために使
用する優先度付エンコーダの簡単な回路構成を提
供することを目的としている。 発明の構成 本発明は、第ｉ番目（ｉ≧０）の符号化回路要
素列として、参照データとの一致信号が入力され
る信号入力端子と、この信号入力端子からの一致
信号をラツチするラツチ回路と、このラツチ回路
の出力を用いて第（ｉ＋１）番目の符号化回路要
素列への伝搬制御信号を生成する第１のスイツチ
回路と、第（ｉ−１）番目の符号化回路要素列か
ら伝搬されてくる伝搬制御信号による制御に従つ
て前記ラツチ回路の出力を出力する出力回路と、
この出力回路からの出力により前記ラツチ回路を
リセツトするリセツト回路と、このリセツト回路
によつてリセツトされた前記ラツチ回路のリセツ
ト出力を用いて第（ｉ−１）番目の符号化回路要
素列から伝搬されてくる伝搬制御信号を第（ｉ＋
１）番目の符号化回路要素列に伝搬させる第２の
スイツチ回路を有する符号化回路要素列を複数列
備え、各符号化回路要素列は同期信号により同期
的に駆動されてなり、最も優先順位の高い第０番
目の符号化回路要素列への伝搬制御信号入力端子
は一定電位に設定されてなることを特徴とする符
号化回路である。 実施例の説明 本発明の実施例を図面を参照して説明する。第
２図はその符号化回路要素列の一実施例を示す図
である。 P1はより優先度の高い第（ｉ−１）番目の符
号化回路要素列から伝搬されてくる伝搬制御入力
である。また、P2はこの第ｉ番目の符号化回路
要素列でのCAMにおける参照データとの一致／
不一致により信号入力端子INに入力される信号
“１／０”に応じたエンコード信号発生処理の終
了後、次の優先順位をもつ第（ｉ＋１）番目の符
号化回路要素列に制御を移すために出力される伝
搬制御出力端子である。 スイツチS2，S3，S4はリセツト回路を構成しＮ
チヤンネルMOSトランジスタで形成され、クロ
ツクC2，C3によりノードＱをリセツトするため
に使用される。また、スイツチS5，S6はそれぞれ
ＮチヤンネルMOSトランジスタ、Ｐチヤンネル
MOSトランジスタであり、ノードＱの状態によ
り排他的に制御される。つまり、ノードＱが
“１”のとき、スイツチS5がオン、スイツチS6が
オフとなり、第（ｉ＋１）番目の符号化回路要素
列への伝搬制御信号の伝搬を止めると同時に伝搬
制御入力端子P1の状態にかかわらず伝搬制御入
力端子P2を“０”とする。一方、ノードＱが
“０”のときは、スイツチS5がオフ、スイツチS6
がオンとなり、伝搬制御入力端子P1の信号を伝
搬制御出力端子P2に伝える。 スイツチS1は信号入力端子INの信号をノード
Ｑに入力するためのものであり、スイツチ２とと
もにこの信号をラツチするラツチ回路を形成す
る。なお、クロツクC1〜C3は第３図に示される
ようなタイミング関係を有する。 以下第２図および第３図を用いて第ｉ番目の符
号化回路要素列の働きについて説明する。 まず、初期状態では従来のものと同様に、ノー
ドＱは“０”に設定されている。 (1) P1＝“１”で且つIN＝“１”の時 時刻T1で、クロツクC2によりスイツチS2は
オンするが、ノードＱは“０”に初期化されて
おり、出力は変化せず、又スイツチS6がオンの
ため、P1＝P2＝“１”となつている。しかしク
ロツクC1が入力されると、IN＝“１”のため、
スイツチS6はオフ、スイツチS5がオンとなり、
P2＝“０”、OUT＝“１”になる。即ち、この第
ｉ番目の符号化回路要素列に対応するデータの
アドレスを出力するための一致信号が信号出力
端子OUTより出力される。この時、S5によつ
てP2＝“０”に設定されており、次の第（ｉ＋
１）番目の符号化回路要素列に制御信号は伝搬
されない。 次に、時刻T2でクロツクC2のパルスが入力
されると、スイツチS2がオンされ、又、スイツ
チS3はクロツクC3によりオンされるが、その
前の時刻T1で信号“１”がスイツチS3を通し
てスイツチS4にホールドされており、結局、ス
イツチS2，S4の両方がオンとなり、ノードＱは
“０”にリセツトされる。 このリセツト回路により、信号出力端子
OUTは“０”になり、且つＮチヤンネルMOS
トランジスタのスイツチ５はオフ、Ｐチヤンネ
ルMOSトランジスタのスイツチ６はオンとな
り、伝搬制御入力端子P1に印加されていた信
号“１”が伝搬制御出力端子P2より出力され、
次の優先順位をもつ第（ｉ＋１）番目の符号化
回路要素列に制御が移る。 更に、時刻T3、T4…では、一旦ノードＱが
“０”に設定されているため、スイツチS6はオ
ンしたままであり、制御信号は常に第（ｉ＋
１）番目の符号化回路要素列に伝えられてい
る。 (2) P1＝“１”で且つIN＝“０”の時 即ち、この符号化回路要素列への入力信号が
不一致の、即ちこの符号化回路要素列に対応す
るデータのアドレスの出力が不用な場合は同様
に時刻T1のクロツクC1がオンしても、ノード
Ｑの“０”の状態は変化せず、OUT＝“０”で
あり、ＰチヤンネルMOSトランジスタのスイ
ツチ６はオン、ＮチヤンネルMOSトランジス
タのスイツチ５はオフのままであり、このた
め、伝搬制御入力端子P1に印加されていた制
御信号“１”はそのまま、伝搬制御出力端子
P2より次の優先順位をもつ第（ｉ＋１）番目
の符号化回路要素列に制御を移すことになる。 (3) P1＝“０”でかつIN＝“１”の時 即ち、この第ｉ番目の符号化回路要素列にま
だ制御が移つていない場合であるが、同様に時
刻T1でクロツクC1によりノードＱが“１”に
設定される。この時、P1＝“０”であるために
論理積回路Ａにより信号出力端子OUTの出力
は“０”となる。またノードＱ＝“１”である
ため、ＰチヤンネルMOSトランジスタのスイ
ツチ６はオフ、ＮチヤンネルMOSトランジス
タのスイツチ５はオンであり、伝搬制御出力端
子P2の出力は“０”であり、この第ｉ番目以
上の符号化回路要素列には制御信号が伝搬して
おらず、この制御信号をまつている状態であ
る。 この状態では時間T2、T3…になつても、P1
＝“０”であるために、OUT＝“０”となり、
スイツチS3がオンしてもスイツチS4はオフのま
まであり、ノードＱは“１”の状態をホールド
している。そこで伝搬制御入力端子P1に“１”
の制御信号が伝搬してくると、前述の(1)に述べ
た手順に従つて、この第ｉ番目の符号化回路要
素列での処理がおこなわれて、はじめでノード
Ｑが“０”にリセツトされる。 (4) P1＝“０”で且つIN＝“０”の時 時刻T1でクロツクC1により、ノードＱが
“０”に設定され、OUT＝“０”となるととも
にＰチヤンネルMOSトランジスタのスイツチ
６がオンするが、もともとP1＝“０”であるた
め伝搬制御出力端子P2の出力は“０”である。 以上のように、この符号化回路要素列は下方
（優先順位の高い）の符号化回路要素列での一致
するデータに対応するアドレスの出力処理が終わ
つてから、制御信号が第ｉ番目の符号化回路要素
列に入力され、この要素列に入力される一致／不
一致信号により対応するアドレスの処理後、次の
優先順位をもつ第（ｉ＋１）番目の符号化回路要
素列に制御を移すものである。 このような基本動作をする符号化回路要素列を
複数個並べた例を第４図に示し、これに従つて説
明する。 ここでは前記回路要素を３個一列に配置し、該
回路要素列の先頭の伝搬制御入力端に論理「１」
相当の電位を入力し、さらに前記先頭要素の伝搬
制御出力を２番目の要素の伝搬制御入力と接続
し、２番目の前記要素の伝搬制御出力を３番目の
前記要素の伝搬制御入力と接続し、３番目の前記
要素の伝搬制御出力を開放とする。ここで、Ｉ→Ｎ
（IN2、IN1、IN0）を入力信号ベクトル、OUT
（OUT2、OUT1、ＯＵ→T0）を出力ベクトルとす
る。第４図の例では、優先度はIN0＞IN1＞IN2
の順となつている。今、IN＝（１、１、１）とし
て第４図の例の動作をまとめると表１の様にな
る。また、第３図には第１、第２、第３のクロツ
ク信号C1，C2，C3のタイミングと表１内に示さ
れるT1，T2，T3，T4との関連を示す。例の動作
をまとめると表１のようになる。
【表】
以上の様に、第２図の回路は、１箇所の信号入
力IN、１箇所の伝搬制御入力P1、３箇所のクロ
ツク制御入力C1，C2，C3、１箇所の信号出力
OUT、１箇所の伝搬制御出力P2の各端子を持ち、
ＮチヤンネルMOSトランジスタから成るスイツ
チ回路S1，S2，S3，S5、ＰチヤンネルMOSトラ
ンジスタから成るスイツチ回路S6、及び１個の論
理積回路Ａを具備し、クロツク制御入力C1によ
つて制御されるスイツチ回路S1の出力をスイツチ
回路S5，S6の制御入力及び論理積回路Ａの入力と
し、伝搬制御入力P1をスイツチ回路S6の入力及
び論理積回路Ａの他方の入力とし、スイツチ回路
S5の入力はアースに接続し（論理「０」電位）、
その出力はスイツチ回路S6の出力と共通として伝
搬制御出力P2とする。さらに、論理積回路Ａの
出力を信号出力OUTとし、この信号出力をクロ
ツク制御入力C3によつて制御されるスイツチ回
路S3の入力とし、その出力をスイツチ回路S4の制
御入力端子に接続する。スイツチ回路S4の入力は
アースに接続し（論理「０」電位）、スイツチ回
路S4の出力をクロツク制御入力C2によつて制御
されるスイツチ回路S2の入力とし、スイツチ回路
S2の出力をスイツチ回路S1の出力と共通する回路
から成る符号化回路要素である。 この様な回路要素を複数個一列に配置し、符号
化回路要素列の先頭の要素の伝搬制御入力端を
VDDに接続し（論理「１」電位）し、その要素の
伝搬制御出力を２番目の要素の伝搬制御入力と接
続し、２番目以降の前記要素の伝搬制御出力を次
段の要素の伝搬制御入力に次々に接続し、最後の
要素の伝搬制御出力端を開放とすることにより優
先度付アドレスエンコーダを得ることができる。 実際に第２図の様な回路を実現する場合、論理
積回路Ａを１段で構成することは難しいことが多
く、一般には負極性出力論理積（NAND）また
は負極性入力論理積（NOR）を用いることが多
い。 第５図ａは論理積回路ＡとしてNORを用いた
回路例である。この場合、入力論理が負極性とな
る為、スイツチ回路S1，S2，S3，S4，S5をＰチヤ
ンネルMOSトランジスタで、スイツチ回路S6を
ＮチヤンネルMOSトランジスタで構成し、スイ
ツチ回路S3の出力に論理反転回路を接続し、その
出力をスイツチ回路S4の制御入力とする。さらに
スイツチ回路S4，S5の入力にはVDDを接続して
（論理「１」電位）実現する。 また第５図ｂは論理積回路ＡとしてNORを用
いた別の回路例である。ここでは、スイツチ回路
S1，S2，S3，S4，S6をＮチヤンネルMOSトラン
ジスタで、スイツチ回路S5をＰチヤンネルMOS
トランジスタで構成し、スイツチ回路S1の出力に
論理反転回路を接続しその出力をスイツチ回路
S5，S6の制御入力及びNORの入力に接続する。
さらにスイツチ回路S4，S5の入力にはそれぞれア
ースとVDDに接続して実現する。 具体的な動作としては、第５図ａの回路では入
力論理が負極性となつているために、伝搬制御入
力端子P1に伝搬されてくる信号は、“０”であ
り、入力信号INも“０”が基準となる。即ち、
クロツクC1によりIN＝“０”の信号がノードＱに
入力され、且つ、この時、P1＝“０”の時NOR回
路Ａは“１”を出力する。次にこの“１”の帰還
とクロツクC2によりスイツチS4とS2がオンして、
ノードＱは“１”にリセツトされ、Ｎチヤンネル
MOSトランジスタで形成されるスイツチS6がオ
ン、ＰチヤンネルMOSトランジスタのスイツチ
S5がオフして、P1の信号“０”がP2に伝搬され、
次の優先順位をもつ符号化回路要素列に制御が移
る。 また、ｂの回路ではインバータＩがノードＱの
出力のところに設けられているため、入力信号
INは“１”が、P1は“０”が基準となる。即ち、
クロツクC1によりIN＝“１”がノードＱに入力さ
れると、NOR回路Ａの一方の入力には“０”が、
他方にはP1＝“０”が入力されて、この出力OUT
は“１”となる。次にクロツクC2によりスイツ
チS2がオンとなつてノードＱが“０”にリセツト
されると、この“０”がインバータＩで反転され
“０”がＮチヤンネルMOSトランジスタのスイツ
チS6をオンし、ＰチヤンネルMOSトランジスタ
のスイツチS5をオフとして、P1＝“０”がP2に伝
搬されることになる。 また、第１図に示す様な構成を持つ優先度付ア
ドレスエンコーダを複数個組合せる場合は、論理
積回路Ａを３入力型にして第３の入力をさらに上
位より伝搬してくる第２の伝搬制御入力とするこ
とで実現できる。 発明の効果 以上詳述した様に、本発明による回路要素は表
１の真理値表の様な動作を行なうので、この回路
要素を第１図中のＸの部分に配置し、伝搬制御入
力、出力端を順次接続すれば、優先度付アドレス
エンコーダ機能を実現されることが解る。一方、
優先度付アドレスエンコーダ全体の動作速度は伝
搬制御信号の伝搬時間に左右され、これが大きい
と全体の動作速度が遅くなる。しかし、本発明に
よれば、伝搬制御信号は前記回路要素１個につき
スイツチ回路S61段であるため高速動作が可能と
なる。
力IN、１箇所の伝搬制御入力P1、３箇所のクロ
ツク制御入力C1，C2，C3、１箇所の信号出力
OUT、１箇所の伝搬制御出力P2の各端子を持ち、
ＮチヤンネルMOSトランジスタから成るスイツ
チ回路S1，S2，S3，S5、ＰチヤンネルMOSトラ
ンジスタから成るスイツチ回路S6、及び１個の論
理積回路Ａを具備し、クロツク制御入力C1によ
つて制御されるスイツチ回路S1の出力をスイツチ
回路S5，S6の制御入力及び論理積回路Ａの入力と
し、伝搬制御入力P1をスイツチ回路S6の入力及
び論理積回路Ａの他方の入力とし、スイツチ回路
S5の入力はアースに接続し（論理「０」電位）、
その出力はスイツチ回路S6の出力と共通として伝
搬制御出力P2とする。さらに、論理積回路Ａの
出力を信号出力OUTとし、この信号出力をクロ
ツク制御入力C3によつて制御されるスイツチ回
路S3の入力とし、その出力をスイツチ回路S4の制
御入力端子に接続する。スイツチ回路S4の入力は
アースに接続し（論理「０」電位）、スイツチ回
路S4の出力をクロツク制御入力C2によつて制御
されるスイツチ回路S2の入力とし、スイツチ回路
S2の出力をスイツチ回路S1の出力と共通する回路
から成る符号化回路要素である。 この様な回路要素を複数個一列に配置し、符号
化回路要素列の先頭の要素の伝搬制御入力端を
VDDに接続し（論理「１」電位）し、その要素の
伝搬制御出力を２番目の要素の伝搬制御入力と接
続し、２番目以降の前記要素の伝搬制御出力を次
段の要素の伝搬制御入力に次々に接続し、最後の
要素の伝搬制御出力端を開放とすることにより優
先度付アドレスエンコーダを得ることができる。 実際に第２図の様な回路を実現する場合、論理
積回路Ａを１段で構成することは難しいことが多
く、一般には負極性出力論理積（NAND）また
は負極性入力論理積（NOR）を用いることが多
い。 第５図ａは論理積回路ＡとしてNORを用いた
回路例である。この場合、入力論理が負極性とな
る為、スイツチ回路S1，S2，S3，S4，S5をＰチヤ
ンネルMOSトランジスタで、スイツチ回路S6を
ＮチヤンネルMOSトランジスタで構成し、スイ
ツチ回路S3の出力に論理反転回路を接続し、その
出力をスイツチ回路S4の制御入力とする。さらに
スイツチ回路S4，S5の入力にはVDDを接続して
（論理「１」電位）実現する。 また第５図ｂは論理積回路ＡとしてNORを用
いた別の回路例である。ここでは、スイツチ回路
S1，S2，S3，S4，S6をＮチヤンネルMOSトラン
ジスタで、スイツチ回路S5をＰチヤンネルMOS
トランジスタで構成し、スイツチ回路S1の出力に
論理反転回路を接続しその出力をスイツチ回路
S5，S6の制御入力及びNORの入力に接続する。
さらにスイツチ回路S4，S5の入力にはそれぞれア
ースとVDDに接続して実現する。 具体的な動作としては、第５図ａの回路では入
力論理が負極性となつているために、伝搬制御入
力端子P1に伝搬されてくる信号は、“０”であ
り、入力信号INも“０”が基準となる。即ち、
クロツクC1によりIN＝“０”の信号がノードＱに
入力され、且つ、この時、P1＝“０”の時NOR回
路Ａは“１”を出力する。次にこの“１”の帰還
とクロツクC2によりスイツチS4とS2がオンして、
ノードＱは“１”にリセツトされ、Ｎチヤンネル
MOSトランジスタで形成されるスイツチS6がオ
ン、ＰチヤンネルMOSトランジスタのスイツチ
S5がオフして、P1の信号“０”がP2に伝搬され、
次の優先順位をもつ符号化回路要素列に制御が移
る。 また、ｂの回路ではインバータＩがノードＱの
出力のところに設けられているため、入力信号
INは“１”が、P1は“０”が基準となる。即ち、
クロツクC1によりIN＝“１”がノードＱに入力さ
れると、NOR回路Ａの一方の入力には“０”が、
他方にはP1＝“０”が入力されて、この出力OUT
は“１”となる。次にクロツクC2によりスイツ
チS2がオンとなつてノードＱが“０”にリセツト
されると、この“０”がインバータＩで反転され
“０”がＮチヤンネルMOSトランジスタのスイツ
チS6をオンし、ＰチヤンネルMOSトランジスタ
のスイツチS5をオフとして、P1＝“０”がP2に伝
搬されることになる。 また、第１図に示す様な構成を持つ優先度付ア
ドレスエンコーダを複数個組合せる場合は、論理
積回路Ａを３入力型にして第３の入力をさらに上
位より伝搬してくる第２の伝搬制御入力とするこ
とで実現できる。 発明の効果 以上詳述した様に、本発明による回路要素は表
１の真理値表の様な動作を行なうので、この回路
要素を第１図中のＸの部分に配置し、伝搬制御入
力、出力端を順次接続すれば、優先度付アドレス
エンコーダ機能を実現されることが解る。一方、
優先度付アドレスエンコーダ全体の動作速度は伝
搬制御信号の伝搬時間に左右され、これが大きい
と全体の動作速度が遅くなる。しかし、本発明に
よれば、伝搬制御信号は前記回路要素１個につき
スイツチ回路S61段であるため高速動作が可能と
なる。
第１図は優先度付アドレスエンコーダの基本全
体構成の一例を示す概略構成図、第２図は優先度
付アドレスエンコーダの基本機能を持つた本発明
の一実施例の符号化回路要素の基本回路構成図、
第３図は第４図に示した回路に印加する制御クロ
ツクのタイミング説明図、第４図は入力信号が優
先度順に出力される様子を説明する図、第５図
ａ，ｂは第２図に示した符号化回路要素を実現し
やすい回路要素を使つて構成した回路構成図であ
る。 C1，C2，C3……クロツク制御入力、S1，S2，
S3，S4，S5，S6……スイツチ回路、Ａ……論理積
回路、P1……伝搬制御入力、P2……伝搬制御出
力、Ｉ……論理反転回路。
体構成の一例を示す概略構成図、第２図は優先度
付アドレスエンコーダの基本機能を持つた本発明
の一実施例の符号化回路要素の基本回路構成図、
第３図は第４図に示した回路に印加する制御クロ
ツクのタイミング説明図、第４図は入力信号が優
先度順に出力される様子を説明する図、第５図
ａ，ｂは第２図に示した符号化回路要素を実現し
やすい回路要素を使つて構成した回路構成図であ
る。 C1，C2，C3……クロツク制御入力、S1，S2，
S3，S4，S5，S6……スイツチ回路、Ａ……論理積
回路、P1……伝搬制御入力、P2……伝搬制御出
力、Ｉ……論理反転回路。
Claims (1)
- １ 第ｉ番目（ｉ≧０）の符号化回路要素列とし
て、参照データとの一致信号が入力される信号入
力端子と、この信号入力端子からの一致信号をラ
ツチするラツチ回路と、このラツチ回路の出力を
用いて第（ｉ＋１）番目の符号化回路要素列への
伝搬制御信号を生成する第１のスイツチ回路と、
第（ｉ−１）番目の符号化回路要素列から伝搬さ
れてくる伝搬制御信号による制御に従つて前記ラ
ツチ回路の出力を出力する出力回路と、この出力
回路からの出力により前記ラツチ回路をリセツト
するリセツト回路と、このリセツト回路によつて
リセツトされた前記ラツチ回路の出力を用いて第
（ｉ−１）番目の符号化回路要素列から伝搬され
てくる伝搬制御信号を第（ｉ＋１）番目の符号化
回路要素列に伝搬させる第２のスイツチ回路を有
する符号化回路要素列を複数列備え、各符号化回
路要素列は同期信号により同期的に駆動されてな
り、最も優先順位の高い第０番目の符号化回路要
素列への伝搬制御信号入力端子は一定電位に設定
されてなることを特徴とした符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860183A JPS6059595A (ja) | 1983-09-13 | 1983-09-13 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860183A JPS6059595A (ja) | 1983-09-13 | 1983-09-13 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059595A JPS6059595A (ja) | 1985-04-05 |
| JPH0247038B2 true JPH0247038B2 (ja) | 1990-10-18 |
Family
ID=15871076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16860183A Granted JPS6059595A (ja) | 1983-09-13 | 1983-09-13 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059595A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104496A (ja) * | 1984-10-26 | 1986-05-22 | Nec Corp | 連想記憶装置 |
| US4758982A (en) * | 1986-01-08 | 1988-07-19 | Advanced Micro Devices, Inc. | Quasi content addressable memory |
| JP2005085168A (ja) * | 2003-09-10 | 2005-03-31 | Matsushita Electric Ind Co Ltd | プライオリティ回路 |
| US8914733B2 (en) * | 2005-10-04 | 2014-12-16 | International Business Machines Corporation | User interface widget unit sharing for application user interface distribution |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774888A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774889A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774887A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
-
1983
- 1983-09-13 JP JP16860183A patent/JPS6059595A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5774888A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774889A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
| JPS5774887A (en) * | 1980-10-28 | 1982-05-11 | Nippon Telegr & Teleph Corp <Ntt> | Associative memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059595A (ja) | 1985-04-05 |
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