JPS639411B2 - - Google Patents
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- JPS639411B2 JPS639411B2 JP9690678A JP9690678A JPS639411B2 JP S639411 B2 JPS639411 B2 JP S639411B2 JP 9690678 A JP9690678 A JP 9690678A JP 9690678 A JP9690678 A JP 9690678A JP S639411 B2 JPS639411 B2 JP S639411B2
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- JP
- Japan
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- digit
- circuit
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- signal
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- 230000005669 field effect Effects 0.000 claims description 6
- 230000008054 signal transmission Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
Landscapes
- Logic Circuits (AREA)
Description
この発明はカウンタ回路に係るもので、特に２
進カウンタ回路における桁上げ方式の改良に関す
るものである。 第１図は絶縁ゲート形電界効果トランジスタを
用いた回路素子で構成した従来のｎ桁の２進カウ
ンタ回路を示す回路構成図で、１，２，３および
４はそれぞれ第１桁、第２桁、第ｎ−１桁および
第ｎ桁を示す。１ａ，２ａ，３ａおよび４ａはそ
れぞれ各桁の出力端子、１ｂ，１ｃ，２ｂ，２
ｃ，３ｂ，３ｃ，４ｂ，４ｃはトランスフアゲー
ト、１ｄ，１ｅ，１ｆ，２ｅ，３ｅ，４ｅは否定
（NOT）回路、２ｄ，３ｄ，４ｄは排他的論理和
の否定回路（EXNOR回路という。）である。第
１桁１はトランスフアゲート１ｂ，１ｃ、および
NOT回路１ｄ，１ｅ，１ｆによつてループ回路
を構成し、NOT回路１ｆの出力から出力端子１
ａが取出されている。第２桁２はトランスフアゲ
ート２ｂ，２ｃ、EXNOR回路２ｄおよびNOT
回路２ｅによつてループ回路を構成し、EXNOR
回路２ｄのもう１つの入力には第１桁１の出力端
子１ａが接続されている。第ｎ−１桁３および第
ｎ桁はいずれも第２桁２と同様の構成であるが、
それぞれ前の桁までの全出力がEXNOR回路３ｄ
および４ｄの入力に入つている。以下説明の繁雑
を避けるため各部分の信号出力（論理レベル）を
次のように表現することにする。すなわち、出力
端子１ａの出力は出力１ａ、NOT回路２ｅの出
力はNOT出力２ｅというように表現する。 こゝで示す回路では、図には明示されていない
が、NOT回路およびEXNOR回路の各入力には
キヤパシタンスが存在し、入力が開放状態になつ
たときは、その開放になる直前の信号値を保持し
ているものである。 さて、第２図はこの第１図に示した回路を動作
させるためのクロツク信号の波形図で、第１相の
クロツク信号αはトランスフアゲート（以下単に
「ゲート」という。）１ｂ，２ｂ，３ｂおよび４ｂ
に供給され、第２相のクロツク信号βはゲート１
ｃ，２ｃ，３ｃおよび４ｃに供給される。クロツ
ク信号α，βともに高レベル（論理値“１”）お
よび低レベル（論理値“０”）の２つのレベルを
有し、各ゲートはクロツク信号の高レベルのとき
導通し、低レベルのときはしや断される。 第１図のカウンタ回路はクロツク信号αのパル
ス数をカウントするもので、下表に示すような動
作をする。
進カウンタ回路における桁上げ方式の改良に関す
るものである。 第１図は絶縁ゲート形電界効果トランジスタを
用いた回路素子で構成した従来のｎ桁の２進カウ
ンタ回路を示す回路構成図で、１，２，３および
４はそれぞれ第１桁、第２桁、第ｎ−１桁および
第ｎ桁を示す。１ａ，２ａ，３ａおよび４ａはそ
れぞれ各桁の出力端子、１ｂ，１ｃ，２ｂ，２
ｃ，３ｂ，３ｃ，４ｂ，４ｃはトランスフアゲー
ト、１ｄ，１ｅ，１ｆ，２ｅ，３ｅ，４ｅは否定
（NOT）回路、２ｄ，３ｄ，４ｄは排他的論理和
の否定回路（EXNOR回路という。）である。第
１桁１はトランスフアゲート１ｂ，１ｃ、および
NOT回路１ｄ，１ｅ，１ｆによつてループ回路
を構成し、NOT回路１ｆの出力から出力端子１
ａが取出されている。第２桁２はトランスフアゲ
ート２ｂ，２ｃ、EXNOR回路２ｄおよびNOT
回路２ｅによつてループ回路を構成し、EXNOR
回路２ｄのもう１つの入力には第１桁１の出力端
子１ａが接続されている。第ｎ−１桁３および第
ｎ桁はいずれも第２桁２と同様の構成であるが、
それぞれ前の桁までの全出力がEXNOR回路３ｄ
および４ｄの入力に入つている。以下説明の繁雑
を避けるため各部分の信号出力（論理レベル）を
次のように表現することにする。すなわち、出力
端子１ａの出力は出力１ａ、NOT回路２ｅの出
力はNOT出力２ｅというように表現する。 こゝで示す回路では、図には明示されていない
が、NOT回路およびEXNOR回路の各入力には
キヤパシタンスが存在し、入力が開放状態になつ
たときは、その開放になる直前の信号値を保持し
ているものである。 さて、第２図はこの第１図に示した回路を動作
させるためのクロツク信号の波形図で、第１相の
クロツク信号αはトランスフアゲート（以下単に
「ゲート」という。）１ｂ，２ｂ，３ｂおよび４ｂ
に供給され、第２相のクロツク信号βはゲート１
ｃ，２ｃ，３ｃおよび４ｃに供給される。クロツ
ク信号α，βともに高レベル（論理値“１”）お
よび低レベル（論理値“０”）の２つのレベルを
有し、各ゲートはクロツク信号の高レベルのとき
導通し、低レベルのときはしや断される。 第１図のカウンタ回路はクロツク信号αのパル
ス数をカウントするもので、下表に示すような動
作をする。
【表】
第１桁１の出力信号１ａはクロツク信号αが論
理値“１”になるたびに、その直前の信号値が、
３個のNOT回路１ｄ，１ｅおよび１ｆを経由し
て出力端子１ａへ戻つてくるので、上記出力信号
１ａはクロツク信号αが論理値“１”になるたび
に反転することになる。第２桁２の出力信号２ａ
は、第１桁１の出力信号１ａが論理値“１”のと
きのみ、クロツク信号αが論理値“１”になるた
びに反転し、第１桁１の出力信号１ａが論理値
“０”のときは出力信号２ａは変化しない。次に、
第ｎ−１桁３の出力信号３ａは第１桁〜第ｎ−２
桁の出力信号がすべて論理値“１”のときのみ、
クロツク信号αが論理値“１”になるたびに反転
する。更に、第ｎ桁４の動作も全く同様で、その
出力信号４ａは第１〜第ｎ−１桁の出力信号１ａ
〜３ａがすべて論理値“１”のときのみ、クロツ
ク信号αが論理値“１”になるたびに反転する。 以上のように、第１図の回路はｎ桁の２進カウ
ンタとして正常な動作をするものではあるが、各
桁の桁上げの制御に必要な信号を伝送する配線の
数およびその信号を処理するための素子のトラン
ジスタ数が多くなる。例えば、第ｎ桁における桁
上げ制御に必要な信号は第１桁から第ｎ−１桁ま
での出力信号であり、それらの信号を第ｎ桁の桁
上げ制御回路に入れるにはｎ−１本の配線とｎ−
１個のトランジスタを必要とする。そして、各桁
にそれぞれ必要なので、ｎ桁のカウンタでは桁上
げ制御に要する配線数もトランジスタの数もo 〓1
（ｎ−１）個であり、集積回路にしたとき、規模
の増大を招くという欠点があつた。 この発明は以上のような点に鑑みてなされたも
ので、各桁への桁上げを判定するのに、各桁毎に
当該桁以下の全桁の出力信号を用いてそれぞれ独
立の判定回路を構成するのを止め、ある桁への桁
上げを判定するのに、１桁下の桁の出力信号とそ
の桁への桁上げ信号とを用いる判定回路を用いる
ことによつて、桁上げ回路の配線数およびトラン
ジスタ数を大幅に減少できるカウンタ回路を提供
せんとするものである。 第３図はこの発明の一実施例を示す回路図で、
１ｇ，１ｉ，１ｈ，２ｇ，２ｈ，３ｇおよび３ｈ
は桁上げ判定回路を構成するトランスフアゲー
ト、１ｊはゲート１ｉの一端に接続され、論理値
“１”に対応する、例えば＋5Vが供給される電源
端子、１ｋ，２ｋ，３ｋはそれぞれゲート、１
ｈ，２ｈ，３ｈの一端に接続され、論理値“０”
に対応する例えば、接地電位が供給される接地端
子である。ゲート１ｇ，２ｇ，３ｇはそれぞれ出
力信号１ａ，２ａ，３ａによつて制御され、ゲー
ト１ｈ，２ｈ，３ｈ、はクロツク信号αによつ
て、ゲート１ｉはクロツク信号βによつて制御さ
れる。そして、上記トランスフアゲートで構成さ
れる桁上げ判定回路から各桁の桁上げを制御する
EXNOR回路２ｄ，３ｄ，４ｄへ桁上げ制御信号
を供給する。 次にこの実施例回路の動作を説明する。第１桁
１の構成、動作は従来回路と同一である。そし
て、出力信号１ａが論理値“１”のときはゲート
１ｇは導通し、クロツク信号βが高レベルのとき
第２桁に論理値“１”の桁上げ信号を供給する。
そうすると、第２桁も第１図の従来回路と全く同
様に動作することは明白であろう。そして、出力
信号１ａおよび２ａがともに論理値“１”のとき
は、ゲート１ｇおよび２ｇは導通し、クロツク信
号βが高レベルのとき次桁に論理値“１”の桁上
げ信号を供給する。以下同様にして、第１桁から
第ｎ−２桁までの出力がすべて論理値“１”のと
きのみ、クロツク信号βが高レベルのときに第ｎ
−１桁３のEXNOR３ｄに論理値“１”の桁上げ
信号が供給され、その時のみ、クロツク信号αが
高レベルになつたときに出力信号３ａが反転す
る。そして、第ｎ桁４についても全く同様に動作
する。以上のように、この実施例回路は前記表の
通り正常な２進カウンタの動作をする。そして、
第１図の従来回路と異つて、各桁とも桁上げ入力
信号は１個であつて、各桁全く同じ回路構成でよ
く、桁上げ用配線および桁上げ信号制御用トラン
ジスタの数は従来例に比して大幅に減少し、回路
は簡素化する。そして、その効果はカウンタの桁
数の大きい程ますます顕著である。 上記例ではＮチヤネル電界効果トランジスタを
用いることを想定して書いたが、Ｐチヤネル電界
効果トランジスタもしくは相補性電界効果トラン
ジスタを用いて構成してもよい。また、実施例に
おける桁上げ判定回路の端子１ｊと１ｋ，２ｋお
よび３ｋへの印加電圧を入れ替えれば、各桁の桁
上げ制御回路２ｄ，３ｄおよび４ｄの論理構成は
変化する。 以上詳述したように、この発明では２進カウン
タ回路において、各桁の出力信号によつてそれぞ
れ制御され上記出力信号が論理値“１”のときに
導通する電界効果トランジスタからなるトランス
フアゲートを直列に接続して桁上げ信号伝送路を
形成し、上記直列接続したトランスフアゲートの
各直列接続点からそれぞれ対応する桁へ桁上げ信
号を供給するようにしたので、桁上げ信号形成回
路が簡素化し、各桁への桁上げ信号はいずれも１
個となり、各桁とも全く同じ回路構成でよくな
り、桁上げ用配線および桁上げ信号処理用トラン
ジスタの数は従来の回路に比して大幅に減少し、
カウンタ回路の構成を著しく簡素化でき、しかも
集積回路化も極めて容易である。そして、この効
果はカウンタの桁数の大きい程、ますます顕著に
なる。
理値“１”になるたびに、その直前の信号値が、
３個のNOT回路１ｄ，１ｅおよび１ｆを経由し
て出力端子１ａへ戻つてくるので、上記出力信号
１ａはクロツク信号αが論理値“１”になるたび
に反転することになる。第２桁２の出力信号２ａ
は、第１桁１の出力信号１ａが論理値“１”のと
きのみ、クロツク信号αが論理値“１”になるた
びに反転し、第１桁１の出力信号１ａが論理値
“０”のときは出力信号２ａは変化しない。次に、
第ｎ−１桁３の出力信号３ａは第１桁〜第ｎ−２
桁の出力信号がすべて論理値“１”のときのみ、
クロツク信号αが論理値“１”になるたびに反転
する。更に、第ｎ桁４の動作も全く同様で、その
出力信号４ａは第１〜第ｎ−１桁の出力信号１ａ
〜３ａがすべて論理値“１”のときのみ、クロツ
ク信号αが論理値“１”になるたびに反転する。 以上のように、第１図の回路はｎ桁の２進カウ
ンタとして正常な動作をするものではあるが、各
桁の桁上げの制御に必要な信号を伝送する配線の
数およびその信号を処理するための素子のトラン
ジスタ数が多くなる。例えば、第ｎ桁における桁
上げ制御に必要な信号は第１桁から第ｎ−１桁ま
での出力信号であり、それらの信号を第ｎ桁の桁
上げ制御回路に入れるにはｎ−１本の配線とｎ−
１個のトランジスタを必要とする。そして、各桁
にそれぞれ必要なので、ｎ桁のカウンタでは桁上
げ制御に要する配線数もトランジスタの数もo 〓1
（ｎ−１）個であり、集積回路にしたとき、規模
の増大を招くという欠点があつた。 この発明は以上のような点に鑑みてなされたも
ので、各桁への桁上げを判定するのに、各桁毎に
当該桁以下の全桁の出力信号を用いてそれぞれ独
立の判定回路を構成するのを止め、ある桁への桁
上げを判定するのに、１桁下の桁の出力信号とそ
の桁への桁上げ信号とを用いる判定回路を用いる
ことによつて、桁上げ回路の配線数およびトラン
ジスタ数を大幅に減少できるカウンタ回路を提供
せんとするものである。 第３図はこの発明の一実施例を示す回路図で、
１ｇ，１ｉ，１ｈ，２ｇ，２ｈ，３ｇおよび３ｈ
は桁上げ判定回路を構成するトランスフアゲー
ト、１ｊはゲート１ｉの一端に接続され、論理値
“１”に対応する、例えば＋5Vが供給される電源
端子、１ｋ，２ｋ，３ｋはそれぞれゲート、１
ｈ，２ｈ，３ｈの一端に接続され、論理値“０”
に対応する例えば、接地電位が供給される接地端
子である。ゲート１ｇ，２ｇ，３ｇはそれぞれ出
力信号１ａ，２ａ，３ａによつて制御され、ゲー
ト１ｈ，２ｈ，３ｈ、はクロツク信号αによつ
て、ゲート１ｉはクロツク信号βによつて制御さ
れる。そして、上記トランスフアゲートで構成さ
れる桁上げ判定回路から各桁の桁上げを制御する
EXNOR回路２ｄ，３ｄ，４ｄへ桁上げ制御信号
を供給する。 次にこの実施例回路の動作を説明する。第１桁
１の構成、動作は従来回路と同一である。そし
て、出力信号１ａが論理値“１”のときはゲート
１ｇは導通し、クロツク信号βが高レベルのとき
第２桁に論理値“１”の桁上げ信号を供給する。
そうすると、第２桁も第１図の従来回路と全く同
様に動作することは明白であろう。そして、出力
信号１ａおよび２ａがともに論理値“１”のとき
は、ゲート１ｇおよび２ｇは導通し、クロツク信
号βが高レベルのとき次桁に論理値“１”の桁上
げ信号を供給する。以下同様にして、第１桁から
第ｎ−２桁までの出力がすべて論理値“１”のと
きのみ、クロツク信号βが高レベルのときに第ｎ
−１桁３のEXNOR３ｄに論理値“１”の桁上げ
信号が供給され、その時のみ、クロツク信号αが
高レベルになつたときに出力信号３ａが反転す
る。そして、第ｎ桁４についても全く同様に動作
する。以上のように、この実施例回路は前記表の
通り正常な２進カウンタの動作をする。そして、
第１図の従来回路と異つて、各桁とも桁上げ入力
信号は１個であつて、各桁全く同じ回路構成でよ
く、桁上げ用配線および桁上げ信号制御用トラン
ジスタの数は従来例に比して大幅に減少し、回路
は簡素化する。そして、その効果はカウンタの桁
数の大きい程ますます顕著である。 上記例ではＮチヤネル電界効果トランジスタを
用いることを想定して書いたが、Ｐチヤネル電界
効果トランジスタもしくは相補性電界効果トラン
ジスタを用いて構成してもよい。また、実施例に
おける桁上げ判定回路の端子１ｊと１ｋ，２ｋお
よび３ｋへの印加電圧を入れ替えれば、各桁の桁
上げ制御回路２ｄ，３ｄおよび４ｄの論理構成は
変化する。 以上詳述したように、この発明では２進カウン
タ回路において、各桁の出力信号によつてそれぞ
れ制御され上記出力信号が論理値“１”のときに
導通する電界効果トランジスタからなるトランス
フアゲートを直列に接続して桁上げ信号伝送路を
形成し、上記直列接続したトランスフアゲートの
各直列接続点からそれぞれ対応する桁へ桁上げ信
号を供給するようにしたので、桁上げ信号形成回
路が簡素化し、各桁への桁上げ信号はいずれも１
個となり、各桁とも全く同じ回路構成でよくな
り、桁上げ用配線および桁上げ信号処理用トラン
ジスタの数は従来の回路に比して大幅に減少し、
カウンタ回路の構成を著しく簡素化でき、しかも
集積回路化も極めて容易である。そして、この効
果はカウンタの桁数の大きい程、ますます顕著に
なる。
第１図は従来のカウンタ回路の構成を示す回路
図、第２図はこの回路を動作させるためのクロツ
ク信号の波形図、第３図はこの発明の一実施例を
示す回路図である。 図において、１，２，３および４はそれぞれカ
ウンタ回路の第１桁、第２桁、第ｎ−１桁および
第ｎ桁、１ａ，２ａ，３ａおよび４ａはそれぞれ
各桁の出力端子、１ｇ，２ｇおよび３ｇは直列接
続され桁上げ伝送路を形成するトランスフアゲー
トである。なお、図中同一符号は同一もしくは相
当部分を示す。
図、第２図はこの回路を動作させるためのクロツ
ク信号の波形図、第３図はこの発明の一実施例を
示す回路図である。 図において、１，２，３および４はそれぞれカ
ウンタ回路の第１桁、第２桁、第ｎ−１桁および
第ｎ桁、１ａ，２ａ，３ａおよび４ａはそれぞれ
各桁の出力端子、１ｇ，２ｇおよび３ｇは直列接
続され桁上げ伝送路を形成するトランスフアゲー
トである。なお、図中同一符号は同一もしくは相
当部分を示す。
Claims (1)
- １ 相異なるタイミングで交互にパルスを出力す
る第１及び第２のクロツク信号と、これら第１及
び第２のクロツク信号を入力として、上記第１の
クロツク信号のパルス数の２進計数値の各桁を２
値の出力信号により表示する複数の桁表示回路
と、これらの桁表示回路のうち、上記２進計数値
の最高桁を除く上記各桁の桁表示回路の出力によ
つてそれぞれ制御され上記出力信号が論理値
“１”のときに導通する電界効果トランジスタか
らなる複数のトランスフアゲートと、これらトラ
ンスフアゲートを直列に接続してなり、一端が上
記最高桁を表示する桁表示回路に接続され、かつ
上記トランフアゲートの各直列接続点がそれぞれ
対応する桁表示回路の入力端へ接続される桁上げ
信号伝送路と、この桁上げ信号伝送路の他端に接
続され上記第２のクロツク信号に同期して高電圧
を出力する高電圧源と、上記トランスフアゲート
の各直列接続点に接続され上記第１のクロツク信
号に同期して低電圧を出力する低電圧源を備え、
上記直列に接続した複数のトランスフアゲートの
各直列接続点からそれぞれ対応する桁へ桁上げ信
号を供給するようにしたことを特徴とするカウン
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9690678A JPS5523667A (en) | 1978-08-08 | 1978-08-08 | Counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9690678A JPS5523667A (en) | 1978-08-08 | 1978-08-08 | Counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5523667A JPS5523667A (en) | 1980-02-20 |
| JPS639411B2 true JPS639411B2 (ja) | 1988-02-29 |
Family
ID=14177400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9690678A Granted JPS5523667A (en) | 1978-08-08 | 1978-08-08 | Counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5523667A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873242A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | カウンタ回路 |
| JP2568104Y2 (ja) * | 1990-04-26 | 1998-04-08 | 三洋電機株式会社 | カウンタ回路 |
-
1978
- 1978-08-08 JP JP9690678A patent/JPS5523667A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5523667A (en) | 1980-02-20 |
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