JP2568104Y2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JP2568104Y2 JP2568104Y2 JP1990046227U JP4622790U JP2568104Y2 JP 2568104 Y2 JP2568104 Y2 JP 2568104Y2 JP 1990046227 U JP1990046227 U JP 1990046227U JP 4622790 U JP4622790 U JP 4622790U JP 2568104 Y2 JP2568104 Y2 JP 2568104Y2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output signal
- latch circuit
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、１チップのマイクロコンピュータに集積化
するのに好適なカウンタ回路に関する。
するのに好適なカウンタ回路に関する。
（ロ）従来の技術 第２図は従来のカウンタ回路を示す回路図、第３図は
第２図で使用されるクロックφ1φ2を示すタイミングチ
ャートである。尚、該カウンタ回路は、クロックφ1を
カウントアップすることによって３ビットの計数値を形
成するものとし、クロックφ1φ2は、交互に発生するも
のとし、φ2＝1であってもよい。また、第２図におい
て、同一部分には同一符号を付してある。
第２図で使用されるクロックφ1φ2を示すタイミングチ
ャートである。尚、該カウンタ回路は、クロックφ1を
カウントアップすることによって３ビットの計数値を形
成するものとし、クロックφ1φ2は、交互に発生するも
のとし、φ2＝1であってもよい。また、第２図におい
て、同一部分には同一符号を付してある。
第２図において、ブロック（１）（２）（３）は、各
々、最下位ビット、該最下位ビットの上位ビット、及び
最上位ビットに対応して設けられる。
々、最下位ビット、該最下位ビットの上位ビット、及び
最上位ビットに対応して設けられる。
ブロック（１）において、ラッチ回路（４）は、クロ
ックφ1がＣ（クロック）端子に印加されるタイミング
でラッチ動作を行う。EXORゲート（５）の一方の入力端
子には電源電圧Vddが印加され、他方の入力端子にはラ
ッチ回路（４）の（反転出力）端子から得られた出力
信号が印加される。即ち、EXORゲート（５）の出力端子
からはラッチ回路（４）の端子の出力信号の反転信号
が出力される。トランスファゲート（６）は、クロック
φ1が印加されるタイミングでゲートを開き、EXORゲー
ト（５）の出力信号を通過させる。インバータ（７）
（８）及び抵抗（９）のループより成る保持回路は、ト
ランスファゲート（６）の出力信号を保持する。ANDゲ
ート（10）は、電源電圧Vdd（論理「１」）とラッチ回
路（４）の端子の出力信号との論理積演算を行い、キ
ャリーを出力する。そして、出力端子（11）からは、ラ
ッチ回路（４）の端子の出力信号が最下位ビットとし
て出力される。
ックφ1がＣ（クロック）端子に印加されるタイミング
でラッチ動作を行う。EXORゲート（５）の一方の入力端
子には電源電圧Vddが印加され、他方の入力端子にはラ
ッチ回路（４）の（反転出力）端子から得られた出力
信号が印加される。即ち、EXORゲート（５）の出力端子
からはラッチ回路（４）の端子の出力信号の反転信号
が出力される。トランスファゲート（６）は、クロック
φ1が印加されるタイミングでゲートを開き、EXORゲー
ト（５）の出力信号を通過させる。インバータ（７）
（８）及び抵抗（９）のループより成る保持回路は、ト
ランスファゲート（６）の出力信号を保持する。ANDゲ
ート（10）は、電源電圧Vdd（論理「１」）とラッチ回
路（４）の端子の出力信号との論理積演算を行い、キ
ャリーを出力する。そして、出力端子（11）からは、ラ
ッチ回路（４）の端子の出力信号が最下位ビットとし
て出力される。
ブロック（２）において、ブロック（２）は、ブロッ
ク（１）と同一の構成を有するが、EXORゲート（５）の
一方の入力には、ブロック（１）のANDゲート（10）の
出力信号即ち最下位ビットのキャリーが印加される。そ
して、出力端子（12）からは、ラッチ回路（４）の端
子の出力信号が最下位ビットの上位ビットとして出力さ
れる。
ク（１）と同一の構成を有するが、EXORゲート（５）の
一方の入力には、ブロック（１）のANDゲート（10）の
出力信号即ち最下位ビットのキャリーが印加される。そ
して、出力端子（12）からは、ラッチ回路（４）の端
子の出力信号が最下位ビットの上位ビットとして出力さ
れる。
ブロック（３）において、ブロック（３）は、最上位
ビットに対応して設けられた為、ブロック（１）（２）
のキャリーを発生するためのANDゲート（10）を除く構
成を有する。そして、出力端子（13）からは、ラッチ回
路（４）の端子の出力信号が最上位ビットとして出力
される。
ビットに対応して設けられた為、ブロック（１）（２）
のキャリーを発生するためのANDゲート（10）を除く構
成を有する。そして、出力端子（13）からは、ラッチ回
路（４）の端子の出力信号が最上位ビットとして出力
される。
以上より、クロックφ2が発生することによって、EXO
Rゲート（５）の出力信号が保持回路のループによって
保持されると共にラッチ回路（４）のＬ（ラッチ）端子
に印加され、その直後のクロックφ1が発生することに
よって、保持回路の保持信号がラッチ回路（４）にラッ
チされ、カウントアップ動作が行われることになる。
Rゲート（５）の出力信号が保持回路のループによって
保持されると共にラッチ回路（４）のＬ（ラッチ）端子
に印加され、その直後のクロックφ1が発生することに
よって、保持回路の保持信号がラッチ回路（４）にラッ
チされ、カウントアップ動作が行われることになる。
（ハ）考案が解決しようとする課題 しかしながら、各ブロックに設けられたEXORゲート
（５）は、10個のMOSトランジスタで構成される為、素
子数が多い。特に、計数値のビット数が多い場合、各ブ
ロックに設けられたEXORゲート（５）の全素子数は無視
できなくなる。従って、第２図のカウンタ回路を１チッ
プのマイクロコンピュータに集積化する場合、チップが
大型化してしまう問題点があった。
（５）は、10個のMOSトランジスタで構成される為、素
子数が多い。特に、計数値のビット数が多い場合、各ブ
ロックに設けられたEXORゲート（５）の全素子数は無視
できなくなる。従って、第２図のカウンタ回路を１チッ
プのマイクロコンピュータに集積化する場合、チップが
大型化してしまう問題点があった。
（ニ）課題を解決するための手段 本考案は、前記問題点を解決する為に成されたもので
あり、クロックをカウントアップ又はカウントダウンす
ることによって、所定ビットの計数値を形成するカウン
タ回路でにおいて、第１のクロックのタイミングでラッ
チ動作を行うラッチ回路と、前段下位ビットからのキャ
リーの発生期間中ゲートを開き、前記ラッチ回路の出力
端子から得られた出力信号を通過させる第１のトランス
ファゲートと、第２のクロックのタイミングでゲートを
開き、前記第１のトランスファゲートの出力信号を通過
させる第２のトランスファゲートと、前記第２のトラン
スファゲートから得られた出力信号を保持すると共に前
記ラッチ回路の入力端子に反転印加する保持回路と、前
記前段下位ビットからのキャリーと前記ラッチ回路の反
転出力端子から得られた出力信号との論理積演算を行
い、論理積演算結果を後段上位ビットへのキャリーとす
る論理積ゲートと、を、計数値の各ビットに応じて設け
たことを特徴とする。
あり、クロックをカウントアップ又はカウントダウンす
ることによって、所定ビットの計数値を形成するカウン
タ回路でにおいて、第１のクロックのタイミングでラッ
チ動作を行うラッチ回路と、前段下位ビットからのキャ
リーの発生期間中ゲートを開き、前記ラッチ回路の出力
端子から得られた出力信号を通過させる第１のトランス
ファゲートと、第２のクロックのタイミングでゲートを
開き、前記第１のトランスファゲートの出力信号を通過
させる第２のトランスファゲートと、前記第２のトラン
スファゲートから得られた出力信号を保持すると共に前
記ラッチ回路の入力端子に反転印加する保持回路と、前
記前段下位ビットからのキャリーと前記ラッチ回路の反
転出力端子から得られた出力信号との論理積演算を行
い、論理積演算結果を後段上位ビットへのキャリーとす
る論理積ゲートと、を、計数値の各ビットに応じて設け
たことを特徴とする。
（ホ）作用 本考案によれば、前段下位ビットからのキャリーが印
加されるものとして、従来のEXORゲートに代わってトラ
ンスファゲートを使用する為、カウンタ回路の素子数が
削減される。
加されるものとして、従来のEXORゲートに代わってトラ
ンスファゲートを使用する為、カウンタ回路の素子数が
削減される。
（ヘ）実施例 本考案の詳細を図面に従って具体的に説明する。
第１図は本考案回路を示す回路図、第３図は第１図で
使用されるクロックφ1φ2を示すタイミングチャートで
ある。尚、該カウンタ回路は、クロックφ1をカウント
アップすることによって３ビットの計数値を形成するも
のする。また、第１図及び第２図において、同一部分に
は同一符号を付してある。
使用されるクロックφ1φ2を示すタイミングチャートで
ある。尚、該カウンタ回路は、クロックφ1をカウント
アップすることによって３ビットの計数値を形成するも
のする。また、第１図及び第２図において、同一部分に
は同一符号を付してある。
第１図において、ブロック（14）（15）（16）は、各
々、最下位ビット、該最下位ビットの上位ビット、及び
最上位ビットに対応して設けられる。
々、最下位ビット、該最下位ビットの上位ビット、及び
最上位ビットに対応して設けられる。
ブロック（14）において、トランスファゲート（17）
は、電源電圧Vddが印加されてゲートを常時開き、ラッ
チ回路（４）のＱ端子から得られる出力信号を通過させ
る。トランスファゲート（６）は、クロックφ2が印加
されるタイミングでゲートを開き、トランスファゲート
（17）の出力信号を通過させる。ブロック（15）（16）
において、トランスファゲート（17）は、各々、ブロッ
ク（14）（15）のANDゲート（10）からのキャリーが印
加されるタイミングでゲートを開き、ラッチ回路（４）
のＱ端子の出力信号を通過させる。尚、トランスファゲ
ート（17）は、２個のMOSトランジスタで構成される。
は、電源電圧Vddが印加されてゲートを常時開き、ラッ
チ回路（４）のＱ端子から得られる出力信号を通過させ
る。トランスファゲート（６）は、クロックφ2が印加
されるタイミングでゲートを開き、トランスファゲート
（17）の出力信号を通過させる。ブロック（15）（16）
において、トランスファゲート（17）は、各々、ブロッ
ク（14）（15）のANDゲート（10）からのキャリーが印
加されるタイミングでゲートを開き、ラッチ回路（４）
のＱ端子の出力信号を通過させる。尚、トランスファゲ
ート（17）は、２個のMOSトランジスタで構成される。
例えば、最下位ビット、該最下位ビットの上位ビッ
ト、及び最上位ビットが各々「１」「０」「０」の状
態、即ち、出力端子（11）（12）（13）が各々「１」
「０」「０」の状態からカウントアップする場合につい
て説明する。この時、ブロック（14）のANDゲート（1
0）からキャリーが出力され、且つ、ブロック（15）のA
NDゲート（10）からキャリーが出力されない為、ブロッ
ク（14）（15）のトランスファゲート（17）はゲートを
開き、且つ、ブロック（16）のトランスファゲート（1
7）はゲートを閉じている。そして、ブロック（14）（1
5）（16）のトランスファゲート（６）がクロックφ2の
タイミングでゲートを開くと、ブロック（14）におい
て、ラッチ回路（４）のＱ端子の「０」の出力信号が保
持回路に保持され、ブロック（15）において、ラッチ回
路（４）のＱ端子の「１」の出力信号が保持回路に保持
され、更に、ブロック（16）において、前の状態が保持
される。その後、ブロック（14）（15）（16）のラッチ
回路（４）がクロックφ1のタイミングでラッチ動作を
行うと、ブロック（14）において、ラッチ回路（４）の
端子から「０」の出力信号が得られ、ブロック（15）
において、ラッチ回路（４）の端子から「１」の出力
信号が得られ、更に、ブロック（16）において、ラッチ
回路（４）の端子から「０」の出力信号が再度得られ
る。従って、カウンタ回路がクロックφ1をカウントす
ることによって、出力端子（11）（12）（13）が各々
「１」「０」「０」の状態から「０」「１」「０」とな
った為、クロックφ1に同期してカウントアップ動作が
行われたことになる。
ト、及び最上位ビットが各々「１」「０」「０」の状
態、即ち、出力端子（11）（12）（13）が各々「１」
「０」「０」の状態からカウントアップする場合につい
て説明する。この時、ブロック（14）のANDゲート（1
0）からキャリーが出力され、且つ、ブロック（15）のA
NDゲート（10）からキャリーが出力されない為、ブロッ
ク（14）（15）のトランスファゲート（17）はゲートを
開き、且つ、ブロック（16）のトランスファゲート（1
7）はゲートを閉じている。そして、ブロック（14）（1
5）（16）のトランスファゲート（６）がクロックφ2の
タイミングでゲートを開くと、ブロック（14）におい
て、ラッチ回路（４）のＱ端子の「０」の出力信号が保
持回路に保持され、ブロック（15）において、ラッチ回
路（４）のＱ端子の「１」の出力信号が保持回路に保持
され、更に、ブロック（16）において、前の状態が保持
される。その後、ブロック（14）（15）（16）のラッチ
回路（４）がクロックφ1のタイミングでラッチ動作を
行うと、ブロック（14）において、ラッチ回路（４）の
端子から「０」の出力信号が得られ、ブロック（15）
において、ラッチ回路（４）の端子から「１」の出力
信号が得られ、更に、ブロック（16）において、ラッチ
回路（４）の端子から「０」の出力信号が再度得られ
る。従って、カウンタ回路がクロックφ1をカウントす
ることによって、出力端子（11）（12）（13）が各々
「１」「０」「０」の状態から「０」「１」「０」とな
った為、クロックφ1に同期してカウントアップ動作が
行われたことになる。
以上より、ブロック（14）（15）（16）に設けられた
トランスファゲート（17）は、従来のEXORゲートに比べ
て少ない素子数で構成できる。特に、計数値のビット数
が多くなっても、カウンタ回路を構成する全素子数が顕
著に多くなるのを防止できる。従って、第１図のカウン
タ回路を１チップのマイクロコンピュータに集積化する
場合、素子数を従来に比べて削減でき、チップを小型化
できることになる。
トランスファゲート（17）は、従来のEXORゲートに比べ
て少ない素子数で構成できる。特に、計数値のビット数
が多くなっても、カウンタ回路を構成する全素子数が顕
著に多くなるのを防止できる。従って、第１図のカウン
タ回路を１チップのマイクロコンピュータに集積化する
場合、素子数を従来に比べて削減でき、チップを小型化
できることになる。
尚、本考案は、３ビットの計数値のみならず、他のビ
ット数の計数値についても適用可能である。また、ラッ
チ回路（４）の端子の出力信号に代えてＱ端子の出力
信号をANDゲート（10）に印加することによって、カウ
ントダウンするカウンタ回路を構成できる為、本考案
は、カウントアップするカウンタ回路のみならず、カウ
ントダウンするカウンタ回路についても適用可能であ
る。また、ブロック（16）にブロック（14）（15）のAN
Dゲート（10）を設け、ブロック（16）のキャリーをマ
イクロコンピュータの動作制御に使用してもよい。
ット数の計数値についても適用可能である。また、ラッ
チ回路（４）の端子の出力信号に代えてＱ端子の出力
信号をANDゲート（10）に印加することによって、カウ
ントダウンするカウンタ回路を構成できる為、本考案
は、カウントアップするカウンタ回路のみならず、カウ
ントダウンするカウンタ回路についても適用可能であ
る。また、ブロック（16）にブロック（14）（15）のAN
Dゲート（10）を設け、ブロック（16）のキャリーをマ
イクロコンピュータの動作制御に使用してもよい。
（ト）考案の効果 本考案によれば、計数値の各ビットに応じて設けた第
１のトランスファゲートは、従来のEXORゲートに比べて
少ない素子数で構成できる。特に、計数値のビット数が
多くなっても、カウンタ回路を構成する全素子数が顕著
に多くなるのを防止できる。従って、本考案のカウンタ
回路を１チップのマイクロコンピュータに集積化する場
合、素子数を従来に比べて削減でき、チップを小型化で
きる利点が得られる。
１のトランスファゲートは、従来のEXORゲートに比べて
少ない素子数で構成できる。特に、計数値のビット数が
多くなっても、カウンタ回路を構成する全素子数が顕著
に多くなるのを防止できる。従って、本考案のカウンタ
回路を１チップのマイクロコンピュータに集積化する場
合、素子数を従来に比べて削減でき、チップを小型化で
きる利点が得られる。
第１図は本考案回路を示す回路図、第２図は従来回路を
示す回路図、第３図は第１図及び第２図に使用されるク
ロックφ1φ2を示すタイミングチャートである。 （４）……ラッチ回路、（６）（17）……トランスファ
ゲート、（７）（８）……インバータ、（９）……抵
抗、（10）……ANDゲート。
示す回路図、第３図は第１図及び第２図に使用されるク
ロックφ1φ2を示すタイミングチャートである。 （４）……ラッチ回路、（６）（17）……トランスファ
ゲート、（７）（８）……インバータ、（９）……抵
抗、（10）……ANDゲート。
Claims (1)
- 【請求項１】クロックをカウントアップ又はカウントダ
ウンすることによって、所定ビットの計数値を形成する
カウンタ回路であって、 第１のクロックのタイミングでラッチ動作を行うラッチ
回路と、 前段下位ビットからのキャリーの発生期間中ゲートを開
き、前記ラッチ回路の出力端子から得られた出力信号を
通過させる第１のトランスファゲートと、 第２のクロックのタイミングでゲートを開き、前記第１
のトランスファゲートの出力信号を通過させる第２のト
ランスファゲートと、 前記第２のトランスファゲートから得られた出力信号を
保持すると共に前記ラッチ回路の入力端子に反転印加す
る保持回路と、 前記前段下位ビットからのキャリーと前記ラッチ回路の
反転出力端子から得られた出力信号との論理積演算を行
い、論理積演算結果を後段上位ビットへのキャリーとす
る論理積ゲートと、 前記ラッチ回路の反転出力端子から得られた出力信号を
各ビットとして出力する出力端子と、から成るブロック
を各ビット毎に設け、 最下位ビットに対応する前記ブロック内部において、前
記論理積ゲートは一方の入力端子に所定電圧が印加され
て前記ラッチ回路の反転出力端子から得られた出力信号
をキャリーとして常時出力できる状態であり、且つ、前
記第１のトランスファゲートは前記所定電圧が印加され
て前記ラッチ回路の出力端子から得られた出力信号を常
時通過させる状態であり、 最上位ビットに対応する前記ブロック内部において、前
記論理積ゲートを不要としたことを特徴とするカウンタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990046227U JP2568104Y2 (ja) | 1990-04-26 | 1990-04-26 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990046227U JP2568104Y2 (ja) | 1990-04-26 | 1990-04-26 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044433U JPH044433U (ja) | 1992-01-16 |
| JP2568104Y2 true JP2568104Y2 (ja) | 1998-04-08 |
Family
ID=31561123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990046227U Expired - Lifetime JP2568104Y2 (ja) | 1990-04-26 | 1990-04-26 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568104Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5041460A (ja) * | 1973-08-17 | 1975-04-15 | ||
| JPS5523667A (en) * | 1978-08-08 | 1980-02-20 | Mitsubishi Electric Corp | Counter circuit |
-
1990
- 1990-04-26 JP JP1990046227U patent/JP2568104Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044433U (ja) | 1992-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |