JPS63103512A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS63103512A JPS63103512A JP61250509A JP25050986A JPS63103512A JP S63103512 A JPS63103512 A JP S63103512A JP 61250509 A JP61250509 A JP 61250509A JP 25050986 A JP25050986 A JP 25050986A JP S63103512 A JPS63103512 A JP S63103512A
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- Japan
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- reset
- fet
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- clock signal
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Links
- 230000005540 biological transmission Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 241000270708 Testudinidae Species 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフリップフロップ回路に関し、特にセットまた
はリセットができ、ダイナミック動作するマスタースレ
ーブ型のフリップフロップ回路に関する。
はリセットができ、ダイナミック動作するマスタースレ
ーブ型のフリップフロップ回路に関する。
直列型のＣΔｉｕｓトランスミッシ１ンゲートまたはＣ
Ｍ ＯＳクロックドインバータをマスタ一段とし、ＣＭ
ＯＳクロックドインバータをスレーブ段に用いて、ダイ
ナミック動作するマスタースレーブ型のフリップフロッ
プ回路が作られている。
Ｍ ＯＳクロックドインバータをマスタ一段とし、ＣＭ
ＯＳクロックドインバータをスレーブ段に用いて、ダイ
ナミック動作するマスタースレーブ型のフリップフロッ
プ回路が作られている。
第２（Ｓｊは、従来のかかる７９２１７０７１回路の一
例を示す回路図である。
例を示す回路図である。
第２図に示す従来例はセットおよびリセット付テアリ、
ＦＥＴ１１〜１４がら’ｌるＣＭＯＳのクロックドイン
バータ１と、ＦＥＴ２１〜２４からなるＣ Ｍ ＯＳの
クロックドインバータ２と、Ｅ’ＰＬＴ３１・３２から
なるＣＭＯＳのインバータ３と、セット用のＦＥＴ４４
・４５と、リセット用のＦＥＴ５４・５５とを備えて構
成されている。
ＦＥＴ１１〜１４がら’ｌるＣＭＯＳのクロックドイン
バータ１と、ＦＥＴ２１〜２４からなるＣ Ｍ ＯＳの
クロックドインバータ２と、Ｅ’ＰＬＴ３１・３２から
なるＣＭＯＳのインバータ３と、セット用のＦＥＴ４４
・４５と、リセット用のＦＥＴ５４・５５とを備えて構
成されている。
以下の説明において、亀匁端子ＶＤＤの電位が電源端子
Ｖｓｓの電位よシ高いとし、各信号の電位が電源端子Ｖ
ＤＤの電位（に近い電位）である状態をＨ１電源端子Ｖ
ｓｓの電位（に近い電位）である状態をＬということに
する。
Ｖｓｓの電位よシ高いとし、各信号の電位が電源端子Ｖ
ＤＤの電位（に近い電位）である状態をＨ１電源端子Ｖ
ｓｓの電位（に近い電位）である状態をＬということに
する。
まず、セットもリセットもされていない場合について、
第２−に示す従来例の動作を説明する。
第２−に示す従来例の動作を説明する。
この場合、セット化ｇＳ・リセット信号Ｒを共にＬにす
る（セット信号Ｓ・リセット信号Ｒの反転信号であるセ
ット伯号茗・リセット信−Ｊ５互は共にＨになる）。そ
の結果、Ｆ Ｉｔ Ｔ ４４−４５−５４・５５はすべ
てオフになる。
る（セット信号Ｓ・リセット信号Ｒの反転信号であるセ
ット伯号茗・リセット信−Ｊ５互は共にＨになる）。そ
の結果、Ｆ Ｉｔ Ｔ ４４−４５−５４・５５はすべ
てオフになる。
クロック信号φ力ｒＨ（クロック信号φの反転信号φは
Ｌ）である期間、クロックドインバータ１は非保持期間
、クロックドインバータ２’ｄ保持期間になり、クロッ
クドインバータ１の出力は入力データ信号りの反転信号
に−散し、この出力に無関係にクロックドインバータ２
は以前からの出力を保持し続け、この保持されている出
力の反転信号が出力データ信号Ｑになっている。
Ｌ）である期間、クロックドインバータ１は非保持期間
、クロックドインバータ２’ｄ保持期間になり、クロッ
クドインバータ１の出力は入力データ信号りの反転信号
に−散し、この出力に無関係にクロックドインバータ２
は以前からの出力を保持し続け、この保持されている出
力の反転信号が出力データ信号Ｑになっている。
クロック信号φがＨからＬに変ると、クロックドインバ
ータ１はこの時点での入力データＤの反転信号を保持す
不保持期間になシ、一方、クロックドインバータ２は非
保持期間になり、クロックドインバータ１が保持する出
力の反転信号を出力し、出力データ信号（はクロックド
インバータ２の出力の反転信号、すなわち、クロック信
号φがＨからＬに変った時点での入力データ信号りの反
転信号（なる。この出力データ信号有は、次にクロック
信号φがＨになシ再びＬになるまで保持される。
ータ１はこの時点での入力データＤの反転信号を保持す
不保持期間になシ、一方、クロックドインバータ２は非
保持期間になり、クロックドインバータ１が保持する出
力の反転信号を出力し、出力データ信号（はクロックド
インバータ２の出力の反転信号、すなわち、クロック信
号φがＨからＬに変った時点での入力データ信号りの反
転信号（なる。この出力データ信号有は、次にクロック
信号φがＨになシ再びＬになるまで保持される。
以上説明したように、クロックドインバータ１は入力デ
ータ信号Ｄｉサンプルするマスタ一段、クロックドイン
バータ２・インバータ３は、マスタ一段でサンプルした
入力データ信号りの反転信号を出力データ信号ことして
１り。ツク周期出力し続けるスレーブ段になっている。
ータ信号Ｄｉサンプルするマスタ一段、クロックドイン
バータ２・インバータ３は、マスタ一段でサンプルした
入力データ信号りの反転信号を出力データ信号ことして
１り。ツク周期出力し続けるスレーブ段になっている。
第２図に示す従来例は以下述べるようにしてセットまた
はリセットされる。
はリセットされる。
セット信号Ｓ−ＳをＨ−Ｌにすると、ＦＥＴ４４・４５
はオンになシ、クロックドインバータト２の出力を強制
的にり、Ｈにし、その結果、出力データ信号ＱはＬにセ
ットされる ＦＥＴ４４がマスタ一段を、ＦＥＴ４５が
スレーブ段をセットしている。
はオンになシ、クロックドインバータト２の出力を強制
的にり、Ｈにし、その結果、出力データ信号ＱはＬにセ
ットされる ＦＥＴ４４がマスタ一段を、ＦＥＴ４５が
スレーブ段をセットしている。
リセット信号Ｒ−Ｒ６Ｈ−Ｌにすると、Ｆ’ＥＴ５４が
マスタ一段を、Ｆ’ＥＴ５５がスレーブ段をリセットし
、出力データ信号ＱＶｉＨにリセットされる。
マスタ一段を、Ｆ’ＥＴ５５がスレーブ段をリセットし
、出力データ信号ＱＶｉＨにリセットされる。
さて、第２図に示す従来例を、入力データ信号りがＬ１
クロック信号φがＨであるときセットすると、ＦＥＴ１
１・１２・４４が同時にオンになるので、電源端子Ｖｐ
ｎ −Ｖｓｓ間に貫通′″ＩＪＬ流が流れる。入力デー
タ信号りがＨ１クロック信号φがＨのときリセットする
ことによっても貫通電流が流れる。貫通電流が流れても
マスタ一段ｔ−確実にセットまたはリセットするために
、ＦＥＴ４４・５４を大きいＦＥＴにしなければならな
い。
クロック信号φがＨであるときセットすると、ＦＥＴ１
１・１２・４４が同時にオンになるので、電源端子Ｖｐ
ｎ −Ｖｓｓ間に貫通′″ＩＪＬ流が流れる。入力デー
タ信号りがＨ１クロック信号φがＨのときリセットする
ことによっても貫通電流が流れる。貫通電流が流れても
マスタ一段ｔ−確実にセットまたはリセットするために
、ＦＥＴ４４・５４を大きいＦＥＴにしなければならな
い。
以上、第２図に示す従来例について説明した。
第２図に示す従来例のマスタ一段（クロックドインバー
タ１）を、クロック信号φ・φにより開閉が制御される
直列型のＣＭＯＳトランスミッシ菅ンシーンで置嚇えて
も同じ機能の７リップフロツブ回路が得られる。このフ
リップフロップ回路も、トランスミッションゲートが閉
じているときにセットまたはリセットすると、電源端子
ＶＤＤまたはＶｓｓからトランスミッションゲート全通
って貫通電流が流れることがある。
タ１）を、クロック信号φ・φにより開閉が制御される
直列型のＣＭＯＳトランスミッシ菅ンシーンで置嚇えて
も同じ機能の７リップフロツブ回路が得られる。このフ
リップフロップ回路も、トランスミッションゲートが閉
じているときにセットまたはリセットすると、電源端子
ＶＤＤまたはＶｓｓからトランスミッションゲート全通
って貫通電流が流れることがある。
以上説明したようにセットはまたはリセット付でろシダ
イナミック動作するマスタースレーブ型の従来のフリッ
プフロップ回路は、セット時またはリセット時に貫通電
流が流れることがあるので消費電力が大きいという欠点
があり、また、貫通電流が流れても確実にセットまたは
リセットするためにマスタ一段のセット用またはリセッ
ト用のＦＥＴを大きくしなければならないという欠点が
ある。
イナミック動作するマスタースレーブ型の従来のフリッ
プフロップ回路は、セット時またはリセット時に貫通電
流が流れることがあるので消費電力が大きいという欠点
があり、また、貫通電流が流れても確実にセットまたは
リセットするためにマスタ一段のセット用またはリセッ
ト用のＦＥＴを大きくしなければならないという欠点が
ある。
本発明の目的は、上記欠点を解決して貫通電流が流れな
いフリップフロップ回路を提供することにおる。
いフリップフロップ回路を提供することにおる。
本発明のフリップフロップ回路は、たがいにチャンネル
の導電型が異なる第一・第二０ＦＥＴを有し、これら第
一・第二〇Ｆ Ｅ Ｔの並列接続回路が入出力端間に直
列に接続され、前記第一のＦＥＴのゲートに入力する第
一のクロック信号２よびこの第一のクロック信号の反転
信号であ）前記第二のＦＥＴのゲートに入力する第二の
クロック信号により開閉が制御されるトランスミッショ
ンゲート、または前記第一・第二のクロック信号によシ
保持期間であるか非保持期間であるかが制御されるＣＭ
ＯＳの第一のクロックドインバータのいずれか一方を備
えるマスタ一段と、前記第一・第二のクロック信号によ
り保持期間であるか非保持期間であるかが制御され、前
記トランスミツシランゲートの開いている規間または前
記第一のクロックドインバータの保持期間に２いて非保
持期間になるＣλ１０Ｓの第二のクロックドインバータ
を備えるスレーブ段と、前記第二のクロックドインバー
タの保持期間においてオフになる第三〇ＦＥＴおよびこ
の第三〇ＦＥＴＫ直列接続されセット時またはリセット
時にオンになる第四のＦＥＴｆ有し、前記第二のクロッ
クドインバータの電源の第一の端子と前記第二のクロッ
クドインバータの入力端との間に接続された直列Ｆ Ｅ
Ｔ回路と、前記電源の第二の端子と前記第二のクロッ
クドインバータの出力端との間に接続され、前記第四〇
ＦＥＴのオンオフに一致してオンオフする第五〇ＦＥＴ
と金−ｘ備して構成される。
の導電型が異なる第一・第二０ＦＥＴを有し、これら第
一・第二〇Ｆ Ｅ Ｔの並列接続回路が入出力端間に直
列に接続され、前記第一のＦＥＴのゲートに入力する第
一のクロック信号２よびこの第一のクロック信号の反転
信号であ）前記第二のＦＥＴのゲートに入力する第二の
クロック信号により開閉が制御されるトランスミッショ
ンゲート、または前記第一・第二のクロック信号によシ
保持期間であるか非保持期間であるかが制御されるＣＭ
ＯＳの第一のクロックドインバータのいずれか一方を備
えるマスタ一段と、前記第一・第二のクロック信号によ
り保持期間であるか非保持期間であるかが制御され、前
記トランスミツシランゲートの開いている規間または前
記第一のクロックドインバータの保持期間に２いて非保
持期間になるＣλ１０Ｓの第二のクロックドインバータ
を備えるスレーブ段と、前記第二のクロックドインバー
タの保持期間においてオフになる第三〇ＦＥＴおよびこ
の第三〇ＦＥＴＫ直列接続されセット時またはリセット
時にオンになる第四のＦＥＴｆ有し、前記第二のクロッ
クドインバータの電源の第一の端子と前記第二のクロッ
クドインバータの入力端との間に接続された直列Ｆ Ｅ
Ｔ回路と、前記電源の第二の端子と前記第二のクロッ
クドインバータの出力端との間に接続され、前記第四〇
ＦＥＴのオンオフに一致してオンオフする第五〇ＦＥＴ
と金−ｘ備して構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明のフリップフロップ回路の第一の実施
例を示す回路図である。
例を示す回路図である。
第１図に示す実施例はリセットおよびリセット付であり
、クロックドインバータ１・２と、インバータ３と、ｐ
チャンネルのＦＥＴ４５・５３・５段と、ｎチ＋ンネル
のＦＥＴ４３−４４−５５と全具備して構成されている
。クロックドインバータ２およびインバータ３はそれぞ
れ電源端子ＶＤＤ −Ｖｓｓ間に接続され、クロックド
インバータ１の出力端がクロックドインバータ２０入力
端に、クロックドインバータ２の出力端がインバータ３
の入力端に接続されている。ｌ；’ＥＴ４３・４４をエ
クロックドインパータ２の入力端と電源端子Ｖｓｓとの
間に直列に、ＦＥＴ５３・５４は′既源端子ＶＤＤとク
ロックドインバータ２の入力端との間に直列に、ＦＥＴ
４５は電源端子ＶＤＤとクロックドインバータ２の出力
端との間に、ＦＥＴ５５はクロックドインバータ２の出
力肩とＫｉ！端子Ｖｓｓとの間に接続されている。ＦＥ
Ｔ４３φ４４・４５・５３−５４・５５のゲートにクロ
ック信号φ・セット信号Ｓ＃セット信号Ｓ・クロック信
号φ・リセット信号π・リセット１ｄ号Ｒ１（それぞれ
入力する。クロックドインバータ１に入力データ信号り
を入力し、インバータ３の出力全出力データ信号Ｑとす
る。
、クロックドインバータ１・２と、インバータ３と、ｐ
チャンネルのＦＥＴ４５・５３・５段と、ｎチ＋ンネル
のＦＥＴ４３−４４−５５と全具備して構成されている
。クロックドインバータ２およびインバータ３はそれぞ
れ電源端子ＶＤＤ −Ｖｓｓ間に接続され、クロックド
インバータ１の出力端がクロックドインバータ２０入力
端に、クロックドインバータ２の出力端がインバータ３
の入力端に接続されている。ｌ；’ＥＴ４３・４４をエ
クロックドインパータ２の入力端と電源端子Ｖｓｓとの
間に直列に、ＦＥＴ５３・５４は′既源端子ＶＤＤとク
ロックドインバータ２の入力端との間に直列に、ＦＥＴ
４５は電源端子ＶＤＤとクロックドインバータ２の出力
端との間に、ＦＥＴ５５はクロックドインバータ２の出
力肩とＫｉ！端子Ｖｓｓとの間に接続されている。ＦＥ
Ｔ４３φ４４・４５・５３−５４・５５のゲートにクロ
ック信号φ・セット信号Ｓ＃セット信号Ｓ・クロック信
号φ・リセット信号π・リセット１ｄ号Ｒ１（それぞれ
入力する。クロックドインバータ１に入力データ信号り
を入力し、インバータ３の出力全出力データ信号Ｑとす
る。
クロックドインバータ１は、電源端子ＶＤＤと出力端と
の間に直列接続されたｐナヤンネルのＦＥＴ１ｌ・１２
と、出力端と電源端子Ｖｓｓとの間に直列接続されたｎ
チャンネルのＦＥＴ１３一方４と全備えて構成されてい
る。ＦＥＴ１１・１４のゲートに入力データ信号りを、
ＦＥＴ１２・１３のゲートにクロック信号φ・φを入力
する。
の間に直列接続されたｐナヤンネルのＦＥＴ１ｌ・１２
と、出力端と電源端子Ｖｓｓとの間に直列接続されたｎ
チャンネルのＦＥＴ１３一方４と全備えて構成されてい
る。ＦＥＴ１１・１４のゲートに入力データ信号りを、
ＦＥＴ１２・１３のゲートにクロック信号φ・φを入力
する。
クロックインバータ２は、電源端子ＶＤＤと出力端との
間に直列接続されたｐチャンネルのＦＥＴ２１・２２と
、出力端と電源端子Ｖｓｓとの間に直列接続されたｎチ
ャンネル０ＦＥＴ２３・２４とを備えて構成されている
。ＦＥＴ２１・２４のゲートを入力端に接続し、ＦＥＴ
２２・２３のゲートにクロック信号φ・φを入力する。
間に直列接続されたｐチャンネルのＦＥＴ２１・２２と
、出力端と電源端子Ｖｓｓとの間に直列接続されたｎチ
ャンネル０ＦＥＴ２３・２４とを備えて構成されている
。ＦＥＴ２１・２４のゲートを入力端に接続し、ＦＥＴ
２２・２３のゲートにクロック信号φ・φを入力する。
インバータ３は、電源端子ＶＤＤと出力端との間に接続
されたｐチャンネル０ＦＥＴ３１と、出力端と電源端子
Ｖｓｓとの間に接続されたｎチャンネル０ＦＥＴ３２と
全備えて構成されている。ＦＥＴ３１・３２のゲーｉ入
力端に接続する。
されたｐチャンネル０ＦＥＴ３１と、出力端と電源端子
Ｖｓｓとの間に接続されたｎチャンネル０ＦＥＴ３２と
全備えて構成されている。ＦＥＴ３１・３２のゲーｉ入
力端に接続する。
第１図に示す実施例は、第２図に示す従来例にＦＥＴ４
３・５３を付加したものになっており、クロック信号φ
がＬである場合、ＦＥＴ４３・５３がオンになるので、
第２図に示す従来例とまったく同じ回路になシ、この場
合、第２図に示す従来例と同じ動作をする。この場合、
ＦＥＴ１２・１３がオフだからセット時またはリセット
時にＦＥＴ４４または５４紮通って貫通電流が流れるこ
とはない。
３・５３を付加したものになっており、クロック信号φ
がＬである場合、ＦＥＴ４３・５３がオンになるので、
第２図に示す従来例とまったく同じ回路になシ、この場
合、第２図に示す従来例と同じ動作をする。この場合、
ＦＥＴ１２・１３がオフだからセット時またはリセット
時にＦＥＴ４４または５４紮通って貫通電流が流れるこ
とはない。
クロック信号φがＨである場合も、セットもシセットも
しなければＦＥＴ４４・５４はオフだから、第１図に示
す実施例は第２図に示す従来例と同じ動作をする。
しなければＦＥＴ４４・５４はオフだから、第１図に示
す実施例は第２図に示す従来例と同じ動作をする。
この場合、ＦＥＴ４３・５３がオフであるから、セット
またはリセットしようとしても、クロックドインバータ
１の出力、すなわちマスタ一段の出力はセットまたはリ
セットできない。しかし、クロックドインバータ２は、
この場合、保持期間であるから、セットまたはリセット
されるとクロック信号φがＨを継続している間、マスタ
一段の出力のセット・リセットに無関係にスレーブ段の
出力、すなわち出力データ信号Ｑは正常にセットまたは
リセットされ続ける。この間にセットまたはリセットが
解除されると、クロックドインバータ１が非保持期間で
あるから、マスタ一段の出力はセットまたはリセットが
解除されたのと同じになり、結局、マスタ一段の出力を
セットまたはリセ、トできないことは、出力データ信号
Ｑのセットまたはリセットには影響しない。クロック信
号φがＨからＬに変ってもセットまたはリセットが継続
していれば、クロック信号φがＬになる以前のマスタ一
段出力に無関係に、スレーブ段出力はセットまたはリセ
ットされ続ける。したがって、この場合にマスタ一段出
力をセットまたはリセットできないことは第１図に示す
実施例にとっては問題ではない。
またはリセットしようとしても、クロックドインバータ
１の出力、すなわちマスタ一段の出力はセットまたはリ
セットできない。しかし、クロックドインバータ２は、
この場合、保持期間であるから、セットまたはリセット
されるとクロック信号φがＨを継続している間、マスタ
一段の出力のセット・リセットに無関係にスレーブ段の
出力、すなわち出力データ信号Ｑは正常にセットまたは
リセットされ続ける。この間にセットまたはリセットが
解除されると、クロックドインバータ１が非保持期間で
あるから、マスタ一段の出力はセットまたはリセットが
解除されたのと同じになり、結局、マスタ一段の出力を
セットまたはリセ、トできないことは、出力データ信号
Ｑのセットまたはリセットには影響しない。クロック信
号φがＨからＬに変ってもセットまたはリセットが継続
していれば、クロック信号φがＬになる以前のマスタ一
段出力に無関係に、スレーブ段出力はセットまたはリセ
ットされ続ける。したがって、この場合にマスタ一段出
力をセットまたはリセットできないことは第１図に示す
実施例にとっては問題ではない。
以上説明したように第１図に示す実施例はセットおよび
リセッ） ｆ−Ｊのマスタースレーブ型の７リツプ７０
ツブ回路として動作し、第２図に示す従来例に二つのＦ
ＥＴ４３・５３を付加したのみで貫通Ｘ流が眞れなくし
ている。
リセッ） ｆ−Ｊのマスタースレーブ型の７リツプ７０
ツブ回路として動作し、第２図に示す従来例に二つのＦ
ＥＴ４３・５３を付加したのみで貫通Ｘ流が眞れなくし
ている。
第３図は、本発明の７リツプフロツプ回路の第二の実施
例を示す回路図である。
例を示す回路図である。
第３図に示す実施例は、第１図に示す実施例のクロック
ドインバータ１（＋−トランスミッションゲート６で置
換えて構成されている。
ドインバータ１（＋−トランスミッションゲート６で置
換えて構成されている。
トランスミッションゲート６は、入出力端間に接続され
たｐチャンネルのＦ Ｅ ｉ’ ６１と、ＦＥＴ６１に
並列接続されたｎチャンネル０ＦＥＴ６２とを備えて構
成されている。ＦＥＴ６１・６２のゲートにクロック信
号φ・φを入力する。
たｐチャンネルのＦ Ｅ ｉ’ ６１と、ＦＥＴ６１に
並列接続されたｎチャンネル０ＦＥＴ６２とを備えて構
成されている。ＦＥＴ６１・６２のゲートにクロック信
号φ・φを入力する。
クロック信号φがＨ１： ’ｌ＞る期間、トランスミッ
シ曹ンゲート６Ｖｉ、閉じて、その出力は入力データ信
号りに一致する。クロック信号φ、ｆｉＥＬである期間
、トランスミッションゲート６は開き、クロック信号φ
がＨからＬＫ変った時点での入力データ信号Ｄｔ−出力
に保持する。したがツて、トランスミッションゲート６
は、反転作用がないことを除き第１図におけるクロック
ドインバータ１と同じ動作をし、反転作用のないマスタ
一段になっでいる。
シ曹ンゲート６Ｖｉ、閉じて、その出力は入力データ信
号りに一致する。クロック信号φ、ｆｉＥＬである期間
、トランスミッションゲート６は開き、クロック信号φ
がＨからＬＫ変った時点での入力データ信号Ｄｔ−出力
に保持する。したがツて、トランスミッションゲート６
は、反転作用がないことを除き第１図におけるクロック
ドインバータ１と同じ動作をし、反転作用のないマスタ
一段になっでいる。
マスタ一段に反転作用がないので、入力データ信号りに
対するマスタ一段出力・クロックドインバータ２出力・
インバータ３出力の対応関係は、第１図に示す実施例に
おけるこの対応関係と反転し、その結果、ＦＥＴ４４・
４５・５４・５５のゲートに入力する信号は第１図に示
す実施例におけるそれらとセット・リセットが逆になり
、それぞれリセット信号Ｒ・リセット信号Ｒ−セット信
号百・セット信号Ｓに変る。出力データ信号も第１囚に
示す実施例における出力データ信号Ｑの反転信号である
出力データ信号Ｑに変る。
対するマスタ一段出力・クロックドインバータ２出力・
インバータ３出力の対応関係は、第１図に示す実施例に
おけるこの対応関係と反転し、その結果、ＦＥＴ４４・
４５・５４・５５のゲートに入力する信号は第１図に示
す実施例におけるそれらとセット・リセットが逆になり
、それぞれリセット信号Ｒ・リセット信号Ｒ−セット信
号百・セット信号Ｓに変る。出力データ信号も第１囚に
示す実施例における出力データ信号Ｑの反転信号である
出力データ信号Ｑに変る。
上記の各信号の変更を除き、第３図に示す実施例の７リ
ツプフロツグ動作・セット動作ｅリセット動作は第１図
に示す実施例のそれら動作と変るところはなく、セット
時・リセット時に貫通電流が流れることもない。
ツプフロツグ動作・セット動作ｅリセット動作は第１図
に示す実施例のそれら動作と変るところはなく、セット
時・リセット時に貫通電流が流れることもない。
第１図に示す実施例および第３図に示す実施例において
、インバータ３はその入力の状態、いいかえれば、クロ
ックドインバータ２の出力端が充電されているか放電さ
れているかの状態をクロックドインバータ２の保持期間
中保持する機能を果している。出力データ信号Ｑまたは
Ｑを受取る外部回路の入力端に電荷保存機能があればイ
ンバータ３はなくてもたく、クロックドインバータ２の
出力端の電位を出力データ信号とすることもてきる。
、インバータ３はその入力の状態、いいかえれば、クロ
ックドインバータ２の出力端が充電されているか放電さ
れているかの状態をクロックドインバータ２の保持期間
中保持する機能を果している。出力データ信号Ｑまたは
Ｑを受取る外部回路の入力端に電荷保存機能があればイ
ンバータ３はなくてもたく、クロックドインバータ２の
出力端の電位を出力データ信号とすることもてきる。
第１図に示す実施例からＦＥＴ５３〜５５を、あるいは
、第３図に示す実施例からＦＥＴ４３〜４５ｉ取除けば
、それぞれセット付の本発明の７リツプフロツプ回路が
得られる。また、第１図に示す実施例からＦＥＴ４３〜
４５’、、４るいは、第３図に示す実施例からＦＥＴ５
３〜５５を取除けば、それぞれリセットけの本発明のフ
リップフロップ回路が得られる。
、第３図に示す実施例からＦＥＴ４３〜４５ｉ取除けば
、それぞれセット付の本発明の７リツプフロツプ回路が
得られる。また、第１図に示す実施例からＦＥＴ４３〜
４５’、、４るいは、第３図に示す実施例からＦＥＴ５
３〜５５を取除けば、それぞれリセットけの本発明のフ
リップフロップ回路が得られる。
以上詳細に説明したように本発明は、セットまたはリセ
ット付でありダイナミック動作するマスタースレーブ型
の従来の７リツプ回路のマスタ一段出力全セットまたは
リセットする第四〇ＦＥＴに直列にクロック信号によジ
オンオフが制御される第三のＦＥＴ１１個（セットおよ
びリセット付の場合は２個）付加するのみで貫通電流が
流れなくしているので、本発明を用いれば貫通電流が流
れず消費電力の小さいフリツプフロツプ回路ｔｌ−経済
的に提供できるという効果があり、また、貫通電流が流
れないので、第四のＦＥＴを大きくする８賛もないとい
う効果がある。
ット付でありダイナミック動作するマスタースレーブ型
の従来の７リツプ回路のマスタ一段出力全セットまたは
リセットする第四〇ＦＥＴに直列にクロック信号によジ
オンオフが制御される第三のＦＥＴ１１個（セットおよ
びリセット付の場合は２個）付加するのみで貫通電流が
流れなくしているので、本発明を用いれば貫通電流が流
れず消費電力の小さいフリツプフロツプ回路ｔｌ−経済
的に提供できるという効果があり、また、貫通電流が流
れないので、第四のＦＥＴを大きくする８賛もないとい
う効果がある。
第１図は、本発明のフリップフロップ回路の第一の実施
例を示す回路図、 第２図は、従来のフリップフロップ回路の一例を示す回
路図、 第３図は、本発明の７リツプフロツブ回路の第二の実施
例を示す回路図である。 １伊２・・・・・・クロックドインバータ、６・・・・
・・トランスミッションゲート、４３雫４４・５５・６
２−＝・ｎ ｆ ＋ ７ネルのＦＥＴ、４５−５３−５
４−６１・・・・・・ｐチャンネル０ＦＥＴ０、芽 ｌ
ヱ 井 ２ ｍ
例を示す回路図、 第２図は、従来のフリップフロップ回路の一例を示す回
路図、 第３図は、本発明の７リツプフロツブ回路の第二の実施
例を示す回路図である。 １伊２・・・・・・クロックドインバータ、６・・・・
・・トランスミッションゲート、４３雫４４・５５・６
２−＝・ｎ ｆ ＋ ７ネルのＦＥＴ、４５−５３−５
４−６１・・・・・・ｐチャンネル０ＦＥＴ０、芽 ｌ
ヱ 井 ２ ｍ
Claims (1)
- 【特許請求の範囲】 たがいにチャンネルの導電型が異なる第一・第二のＦＥ
Ｔを有し、これら第一・第二のＦＥＴの並列接続回路が
入出力端間に直列に接続され、前記第一のＦＥＴのゲー
トに入力する第一のクロック信号およびこの第一のクロ
ック信号の反転信号であり前記第二のＦＥＴのゲートに
入力する第二のクロック信号により開閉が制御されるト
ランスミッションゲート、または前記第一・第二のクロ
ック信号により保持期間であるか非保持期間であるかが
制御されるＣＭＯＳの第一のクロックドインバータのい
ずれか一方を備えるマスター段と、前記第一・第二のク
ロック信号により保持期間であるか非保持期間であるか
が制御され、前記トランスミッションゲートの開いてい
る期間または前記第一のクロックドインバータの保持期
間において非保持期間になるＣＭＯＳの第二のクロック
ドインバータを備えるスレーブ段と、 前記第二のクロックドインバータの保持期間においてオ
フになる第三のＦＥＴおよびこの第三のＦＥＴに直列接
続されセット時またはリセット時にオンになる第四のＦ
ＥＴを有し、前記第二のクロックドインバータの電源の
第一の端子と前記第二のクロックドインバータの入力端
との間に接続された直列ＦＥＴ回路と、 前記電源の第二の端子と前記第二のクロックドインバー
タの出力端との間に接続され、前記第四のＦＥＴのオン
オフに一致してオンオフする第五のＦＥＴと、 を具備することを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250509A JPS63103512A (ja) | 1986-10-20 | 1986-10-20 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250509A JPS63103512A (ja) | 1986-10-20 | 1986-10-20 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63103512A true JPS63103512A (ja) | 1988-05-09 |
Family
ID=17208946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250509A Pending JPS63103512A (ja) | 1986-10-20 | 1986-10-20 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63103512A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0411269A2 (en) * | 1989-07-31 | 1991-02-06 | International Business Machines Corporation | Cmos latch circuit |
| JP2007175340A (ja) * | 2005-12-28 | 2007-07-12 | Kose Corp | コンパクト容器およびそれに用いる中皿保護容器 |
| JP2007336482A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体集積回路装置 |
-
1986
- 1986-10-20 JP JP61250509A patent/JPS63103512A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0411269A2 (en) * | 1989-07-31 | 1991-02-06 | International Business Machines Corporation | Cmos latch circuit |
| JP2007175340A (ja) * | 2005-12-28 | 2007-07-12 | Kose Corp | コンパクト容器およびそれに用いる中皿保護容器 |
| JP2007336482A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体集積回路装置 |
| US8395431B2 (en) | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US8558595B2 (en) | 2006-06-19 | 2013-10-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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