JPH02104016A - マスタースレーブ形フリツプフロツプ回路 - Google Patents
マスタースレーブ形フリツプフロツプ回路Info
- Publication number
- JPH02104016A JPH02104016A JP63257783A JP25778388A JPH02104016A JP H02104016 A JPH02104016 A JP H02104016A JP 63257783 A JP63257783 A JP 63257783A JP 25778388 A JP25778388 A JP 25778388A JP H02104016 A JPH02104016 A JP H02104016A
- Authority
- JP
- Japan
- Prior art keywords
- section
- master
- data
- signal
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000008094 contradictory effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタースレーブ形フリップフロップ回路
に関し、特にデータ出力が正常に行われるマスタースレ
ーブ形フリップフロップ回路蚤こ関する。
に関し、特にデータ出力が正常に行われるマスタースレ
ーブ形フリップフロップ回路蚤こ関する。
第２図は従来のＣＭΦＳ構造におけるマスタースレーブ
形フリッププロップ回路の構成を示す図である。ｌはデ
ータ信号入力端子であり、２はデータ信号出力端子であ
る。３はマスター部であり、４はスレーブ部である。５
は、前記マスター部３の前記データ信号入力端子ｌから
のデータ信号を転送するデータ転送用ゲートであり、Ｎ
チャネル間５ＳトランジスタとＰチャネルＭＯＳトラン
ジスタで構成したトランスミッションゲートでアル。
形フリッププロップ回路の構成を示す図である。ｌはデ
ータ信号入力端子であり、２はデータ信号出力端子であ
る。３はマスター部であり、４はスレーブ部である。５
は、前記マスター部３の前記データ信号入力端子ｌから
のデータ信号を転送するデータ転送用ゲートであり、Ｎ
チャネル間５ＳトランジスタとＰチャネルＭＯＳトラン
ジスタで構成したトランスミッションゲートでアル。
６は前記データ転送用ゲート５から通過したデータ信号
を保持するために、ＣＭＯＳインバータ回路２個と前記
データ転送用ゲート５と同じ構造のトランスミッション
ゲートから成るフリップフロップ回路である。７は前記
フリップフロップ回路６のデータ保持用ゲートであり、
前記データ転送用ゲート５と同じ構造のトランスミッシ
ョンゲートである。前記スレーブ部４は、前記マスター
部３における回路と同じ構成の回路である。つまり、８
は前記スレーブ部４のデータ転送用ゲートであり、９は
前記スレーブ部４のデータ保持用ゲートである。
を保持するために、ＣＭＯＳインバータ回路２個と前記
データ転送用ゲート５と同じ構造のトランスミッション
ゲートから成るフリップフロップ回路である。７は前記
フリップフロップ回路６のデータ保持用ゲートであり、
前記データ転送用ゲート５と同じ構造のトランスミッシ
ョンゲートである。前記スレーブ部４は、前記マスター
部３における回路と同じ構成の回路である。つまり、８
は前記スレーブ部４のデータ転送用ゲートであり、９は
前記スレーブ部４のデータ保持用ゲートである。
次に動作について説明する。マスタースレーブ形フリッ
プフロップ回路のデータ信号の転送、保持は、前記デー
タ転送用ゲート５，８及び前記データ保持用ゲート７．
９が、クロック信号−とその反転信号−により動作する
ことで行われる。クロック信号−がｌＨルベルに立ち上
がると前記データ転送ゲート５が１ΦＮ１状態となり前
記データ入力端子１から入力したデータ信号が前記デー
タ転送用ゲートを通過して前記フリップフロップ回路６
のインバータ回路を通過する。しかし、前記クロック信
号−が“Ｈ°レベルのとき、前記データ転送用ゲート８
は ＯＦＦ 状態であり、データ信号は前記マスター
部３から前記スレーブ部４にはレベルから”ビレベルに
立ち下がると、前記データ転送用ゲート５は”ＯＦＦ＠
状態になり、前記データ信号入力端子１から入力したデ
ータ信号を前記マスター部３の前記フリップフロップ回
路６のインバータ回路への転送することる停止する。−
方、前記フリップフロップ回路６の前記データ保持用ゲ
ート７は ＯＮ 状態となり、データ信号を保持すると
ともに、前記データ転送用ゲート８もロー ５ ＯＮ状態となり、前記マスター部３に入力されたデータ
信号は前記データ転送ゲート８を通過して前記スレーブ
部４に転送し、前記スレーブ部４のインバータ回路を通
過して前記データ信号出力端子２から出力する。そして
、従来前記データ転送用ゲート５，８及びデータ保持用
ゲート７．９は、第３図に示すようなインバータ回路で
構成する回路において、１０のクロック信号入力端子か
ら入力されたクロック信号が１１のクロック出力端子か
ら出力したクロック信号−とＬのクロック信号出力端子
から出力したクロック信号φによって動作が行われる。
プフロップ回路のデータ信号の転送、保持は、前記デー
タ転送用ゲート５，８及び前記データ保持用ゲート７．
９が、クロック信号−とその反転信号−により動作する
ことで行われる。クロック信号−がｌＨルベルに立ち上
がると前記データ転送ゲート５が１ΦＮ１状態となり前
記データ入力端子１から入力したデータ信号が前記デー
タ転送用ゲートを通過して前記フリップフロップ回路６
のインバータ回路を通過する。しかし、前記クロック信
号−が“Ｈ°レベルのとき、前記データ転送用ゲート８
は ＯＦＦ 状態であり、データ信号は前記マスター
部３から前記スレーブ部４にはレベルから”ビレベルに
立ち下がると、前記データ転送用ゲート５は”ＯＦＦ＠
状態になり、前記データ信号入力端子１から入力したデ
ータ信号を前記マスター部３の前記フリップフロップ回
路６のインバータ回路への転送することる停止する。−
方、前記フリップフロップ回路６の前記データ保持用ゲ
ート７は ＯＮ 状態となり、データ信号を保持すると
ともに、前記データ転送用ゲート８もロー ５ ＯＮ状態となり、前記マスター部３に入力されたデータ
信号は前記データ転送ゲート８を通過して前記スレーブ
部４に転送し、前記スレーブ部４のインバータ回路を通
過して前記データ信号出力端子２から出力する。そして
、従来前記データ転送用ゲート５，８及びデータ保持用
ゲート７．９は、第３図に示すようなインバータ回路で
構成する回路において、１０のクロック信号入力端子か
ら入力されたクロック信号が１１のクロック出力端子か
ら出力したクロック信号−とＬのクロック信号出力端子
から出力したクロック信号φによって動作が行われる。
従来のマスタースレーブ形フリップフロップ回路は以上
のように構成され、クロック信号によって動作が行われ
る。第３図の前記クロック信号出力端子１１ 、１２か
ら出力したクロック信号φと−が第４図のタイミングチ
ャート（こ示す信号であるとき、点線の区間ａ、Ｃに示
すように、ともに°Ｈ。
のように構成され、クロック信号によって動作が行われ
る。第３図の前記クロック信号出力端子１１ 、１２か
ら出力したクロック信号φと−が第４図のタイミングチ
ャート（こ示す信号であるとき、点線の区間ａ、Ｃに示
すように、ともに°Ｈ。
レベルあるいは゛Ｌルベルであるならば、前記クロック
信号−と−で動作する前記データ転送用ゲート５，８は
ともに ＯＮ 状態になる。このため、前記データ信号
入力端子１から入力されたデータ信号が前記マスター部
３から前記スレーブ部４にスルーしていまい、前記デー
タ信号出力端子２から出力されてしまう。そこで、従来
のマスタースレーブ形フリップフロップ回路を用いる場
合、前記データ転送用ゲート５，８、データ保持用ゲー
ト７．９に入力するクロック信号は重複しない相反する
２つのクロック信号を必要とする問題点がある。
信号−と−で動作する前記データ転送用ゲート５，８は
ともに ＯＮ 状態になる。このため、前記データ信号
入力端子１から入力されたデータ信号が前記マスター部
３から前記スレーブ部４にスルーしていまい、前記デー
タ信号出力端子２から出力されてしまう。そこで、従来
のマスタースレーブ形フリップフロップ回路を用いる場
合、前記データ転送用ゲート５，８、データ保持用ゲー
ト７．９に入力するクロック信号は重複しない相反する
２つのクロック信号を必要とする問題点がある。
この発明は上記の問題点を解決するためになされたもの
で、従来用いられているクロック信号によるデータ信号
の転送、保持が正常に動作することができるマスタース
レーブ形フリップフロップ回路を得ることを目的とする
。
で、従来用いられているクロック信号によるデータ信号
の転送、保持が正常に動作することができるマスタース
レーブ形フリップフロップ回路を得ることを目的とする
。
この発明に係るマスタースレーブ形フリップフロップ回
路は、マスター部からスレーブ部へデータ信号を転送す
るデータ転送用ゲートが、クロック信号−とその反転信
号ｊがともに“Ｈ“レベルあるいは１Ｌルベルになる区
間があったとしても、前記データ転送用ゲートがＯＮ
状態とならない回路構成となる、スレーブ部のデータ転
送用ゲートを備えた回路としている。
路は、マスター部からスレーブ部へデータ信号を転送す
るデータ転送用ゲートが、クロック信号−とその反転信
号ｊがともに“Ｈ“レベルあるいは１Ｌルベルになる区
間があったとしても、前記データ転送用ゲートがＯＮ
状態とならない回路構成となる、スレーブ部のデータ転
送用ゲートを備えた回路としている。
この発明におけるスレーブ部のデータ転送用ゲートはク
ロック信号−とその反転信号−で動作して前記クロック
信号−が”Ｌ”レベルでかつ前記反転信号ｓが”Ｈ’レ
ベルのときのみ″ΦＮ１状態になるようにする。
ロック信号−とその反転信号−で動作して前記クロック
信号−が”Ｌ”レベルでかつ前記反転信号ｓが”Ｈ’レ
ベルのときのみ″ΦＮ１状態になるようにする。
第１図はこの発明の一実施例を示す回路図である。第１
図において第２図に示す従来例との相違点はスレーブ部
４のデータ転送用ゲートにＮチャネルＭＯ３）ランジス
タ８ａとＰチャネルＭＯＳトランジスタ８ｂを直列に接
続した回路を設けたことである。
図において第２図に示す従来例との相違点はスレーブ部
４のデータ転送用ゲートにＮチャネルＭＯ３）ランジス
タ８ａとＰチャネルＭＯＳトランジスタ８ｂを直列に接
続した回路を設けたことである。
第４図のタイミングチャートに示される従来例における
クロック信号−とその反転信号−が第１図に示される各
ゲートに入力するものとする。
クロック信号−とその反転信号−が第１図に示される各
ゲートに入力するものとする。
次に動作について説明する。前記クロック信号−が１Ｈ
″レベルその反転信号−がＬ レベルであるときデータ
転送用ゲート５は ＯＮ 状態となり、データ信号入
力端子１から入力されたデータ信号はマスター部３のイ
ンバータ回路へ転送される。
″レベルその反転信号−がＬ レベルであるときデータ
転送用ゲート５は ＯＮ 状態となり、データ信号入
力端子１から入力されたデータ信号はマスター部３のイ
ンバータ回路へ転送される。
このとき、スレーブ部４のデータ転送用ゲートの前記Ｎ
チャネルＭＯＳトランジスタ８ａとＰチャネルＭＯＳト
ランジスタ８ｂはともに１ΦＦＦ＠状態であり、データ
信号は前記スレーブ部４に転送されない。次に第４図に
示す区間ａときつまり、前記クロック信号−とその反転
信号φがともにＨレベルの場合、前記マスター部３のデ
ータ転送用ゲート５は ＯＮ 状態でデータ信号は入
力されており、前記スレーブ部４の前記ＮチャネルＭＯ
Ｓトランジスタ８ａが ＯＮ状態となるため、データ信
号は通過するが、前記ＰチャネルＭＯＳトランジスタ８
ｂは ＯＦＦ 状態であるので前記スレーブ部４のイ
ンバータ回路へデータ信号は転送されず、データ出力端
子２より出力しない。次に前記第４図に示す区間すにお
いては、クロック信号−が１Ｌルベル、その反転信号−
がＨレベルとなり、前記データ転送用ゲート５はＳ○Ｆ
Ｆ’状態となり、前記データ信号入力端子１からのデー
タ信号は、前記データ転送用ゲート５を通過しなくなる
。そしてこのとき、データ保持用ゲート７は１ＯＮ“状
態となりデータ信号は保持されるととも１こ、前記Ｎチ
ャネルＭＯＳトランジスタ８ａとＰチャネルＭＯＳトラ
ンジスタ８ｂはどちらも“ＯＮ“状態となり前記スレー
ブ４のインバータ回路へ転送され前記データ信号出力端
子２から出力される。次に前記第４図に示す区間Ｃにお
いては、前記クロック信号φとその反転信号φはともに
“Ｌ“レベルとなり、前記データ転送用ゲート５は Ｏ
Ｎ 状態となり、また前記ＰチャネルＭＯＳトランジス
タ８ｂは＠ＯＮ１状態であるが前記チャネルＭ（１）Ｓ
トランジスタ８ａはＯＦＦ 状態となるので、このと
き前記データ信号入力端子１から入力されたデータ信号
は前記マスター部３から前記スレーブ部４）こ転送され
ることはなく、前記データ信号出力端子′２から出力し
ない。
チャネルＭＯＳトランジスタ８ａとＰチャネルＭＯＳト
ランジスタ８ｂはともに１ΦＦＦ＠状態であり、データ
信号は前記スレーブ部４に転送されない。次に第４図に
示す区間ａときつまり、前記クロック信号−とその反転
信号φがともにＨレベルの場合、前記マスター部３のデ
ータ転送用ゲート５は ＯＮ 状態でデータ信号は入
力されており、前記スレーブ部４の前記ＮチャネルＭＯ
Ｓトランジスタ８ａが ＯＮ状態となるため、データ信
号は通過するが、前記ＰチャネルＭＯＳトランジスタ８
ｂは ＯＦＦ 状態であるので前記スレーブ部４のイ
ンバータ回路へデータ信号は転送されず、データ出力端
子２より出力しない。次に前記第４図に示す区間すにお
いては、クロック信号−が１Ｌルベル、その反転信号−
がＨレベルとなり、前記データ転送用ゲート５はＳ○Ｆ
Ｆ’状態となり、前記データ信号入力端子１からのデー
タ信号は、前記データ転送用ゲート５を通過しなくなる
。そしてこのとき、データ保持用ゲート７は１ＯＮ“状
態となりデータ信号は保持されるととも１こ、前記Ｎチ
ャネルＭＯＳトランジスタ８ａとＰチャネルＭＯＳトラ
ンジスタ８ｂはどちらも“ＯＮ“状態となり前記スレー
ブ４のインバータ回路へ転送され前記データ信号出力端
子２から出力される。次に前記第４図に示す区間Ｃにお
いては、前記クロック信号φとその反転信号φはともに
“Ｌ“レベルとなり、前記データ転送用ゲート５は Ｏ
Ｎ 状態となり、また前記ＰチャネルＭＯＳトランジス
タ８ｂは＠ＯＮ１状態であるが前記チャネルＭ（１）Ｓ
トランジスタ８ａはＯＦＦ 状態となるので、このと
き前記データ信号入力端子１から入力されたデータ信号
は前記マスター部３から前記スレーブ部４）こ転送され
ることはなく、前記データ信号出力端子′２から出力し
ない。
以とのように、クロック信号を時間幅が完全に重複する
２つの相反する信号に設計する必要がない。
２つの相反する信号に設計する必要がない。
なお、上記実施例の前記マスター部２のデータ転送用ゲ
ートを前記ＮチャネルＭＯＳトランジスタ８ａとＰチャ
ネルＭｉｉ：）Ｓ）ランジスタを順番を換えて直列に接
続しても同様の効果が得られる。
ートを前記ＮチャネルＭＯＳトランジスタ８ａとＰチャ
ネルＭｉｉ：）Ｓ）ランジスタを順番を換えて直列に接
続しても同様の効果が得られる。
以上のようにこの発明によれば、クロック信号が第４図
に示すような２つの信号で第１図の回路を動作さすとき
、クロック信号φとその反転信号７がとも：こ“Ｈ”あ
るいは°Ｌルベルの期間が存在しても、マスター部とス
レーブ部のデータ転送用ゲートが同時に１Ｎ”状態にな
ることはなくなるので、データ信号がスルーして出力さ
れることがなくなる効果と、２つの時間幅が重複する相
反するクロック信号を完全に設計する必要がないという
効果がある。
に示すような２つの信号で第１図の回路を動作さすとき
、クロック信号φとその反転信号７がとも：こ“Ｈ”あ
るいは°Ｌルベルの期間が存在しても、マスター部とス
レーブ部のデータ転送用ゲートが同時に１Ｎ”状態にな
ることはなくなるので、データ信号がスルーして出力さ
れることがなくなる効果と、２つの時間幅が重複する相
反するクロック信号を完全に設計する必要がないという
効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の回路図、第３図は１つのクロック信号から２つ相反
するクロック信号を作るための回路図、第４図クロック
信号−とその反転信号φのタイミングチャートである。 第１図において、３はマスター部、４はスレーブ部、５
はマスター部３のデータ転送用ゲート、８ａと８ｂはス
レーブ部４のデータ転送用ゲートである。 なお各図中同一符号は同−又は相当部分を示す。
来の回路図、第３図は１つのクロック信号から２つ相反
するクロック信号を作るための回路図、第４図クロック
信号−とその反転信号φのタイミングチャートである。 第１図において、３はマスター部、４はスレーブ部、５
はマスター部３のデータ転送用ゲート、８ａと８ｂはス
レーブ部４のデータ転送用ゲートである。 なお各図中同一符号は同−又は相当部分を示す。
Claims (1)
- クロック信号φ及びその反転信号＠φ＠で動作するフリ
ップフロップ回路を有するマスター部と、前記クロック
信号φ及びその反転信号＠φ＠で動作するフリップフロ
ップ回路を有するスレーブ部と、前記マスター部から前
記スレーブ部にデータを転送するために、前記マスター
部と前記スレーブ部の間に接続され、前記クロック信号
φ及びその反転信号φで動作するＮチャネルＭＯＳトラ
ンジスタとＰチャネルＭＯＳトランジスタを直列に接続
してなるデータ転送ゲートとを含み、前記クロック信号
φ及びその反転信号＠φ＠がともに‘Ｈ’レベルあるい
は‘Ｌ’レベルになる区間があつたとしても、前記デー
タ転送用ゲートが‘＠Ｏ＠Ｎ’状態とならないようにし
たことを特徴とするマスタースレーブ形フリップフロッ
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257783A JPH02104016A (ja) | 1988-10-12 | 1988-10-12 | マスタースレーブ形フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257783A JPH02104016A (ja) | 1988-10-12 | 1988-10-12 | マスタースレーブ形フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02104016A true JPH02104016A (ja) | 1990-04-17 |
Family
ID=17311042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257783A Pending JPH02104016A (ja) | 1988-10-12 | 1988-10-12 | マスタースレーブ形フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02104016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576645A (en) * | 1995-06-05 | 1996-11-19 | Hughes Aircraft Company | Sample and hold flip-flop for CMOS logic |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
-
1988
- 1988-10-12 JP JP63257783A patent/JPH02104016A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5576645A (en) * | 1995-06-05 | 1996-11-19 | Hughes Aircraft Company | Sample and hold flip-flop for CMOS logic |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4843254A (en) | Master-slave flip-flop circuit with three phase clocking | |
| JPH07183771A (ja) | フリップフロップ回路 | |
| JPH05144273A (ja) | 半導体集積回路装置 | |
| KR880002325A (ko) | Cmost 입력 버퍼 | |
| JPH02104016A (ja) | マスタースレーブ形フリツプフロツプ回路 | |
| KR890005996A (ko) | 동기 플립플롭회로 | |
| JPS6037822A (ja) | Ｃｍｏｓ論理回路 | |
| JPH01276915A (ja) | 論理回路 | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JPS63103512A (ja) | フリツプフロツプ回路 | |
| JPH0691432B2 (ja) | フリツプフロツプ回路 | |
| JPH02198216A (ja) | フリップフロップ回路 | |
| JP2797355B2 (ja) | Ｄ形フリップフロップ回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JPH02117205A (ja) | スキヤンラツチ回路 | |
| JPH02198215A (ja) | フリップフロップ回路 | |
| JPH02113715A (ja) | Ｄ形フリップフロップ回路 | |
| US5539887A (en) | Input buffer circuit for a microprocessor which prevents improper data input | |
| JPS61252707A (ja) | ラツチ回路 | |
| JPS6020633A (ja) | 同期式論理回路 | |
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JPH06260901A (ja) | ラッチ回路及びフリップフロップ回路 | |
| KR0179856B1 (ko) | 레지스터 화일의 기초셀 회로 | |
| JPS6229929B2 (ja) | ||
| JP2699496B2 (ja) | 出力回路 |