JPH02198216A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH02198216A JPH02198216A JP1017298A JP1729889A JPH02198216A JP H02198216 A JPH02198216 A JP H02198216A JP 1017298 A JP1017298 A JP 1017298A JP 1729889 A JP1729889 A JP 1729889A JP H02198216 A JPH02198216 A JP H02198216A
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- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シフトレジスタや同期式の分周回路に用いる
リセット付きのフリップフロップ回路に関するものであ
る。
リセット付きのフリップフロップ回路に関するものであ
る。
［従来の技術］
従来、シフトレジスタや同期式の分周回路に用いるこの
種のリセット付きのフリップフロップ回路は、第７図に
示すように、ＭＯＳトランジスタ１〜４を用いて形成さ
れたマスター側のクロックドインバータＡと、ＭＯＳト
ランジスタ５〜８を用いて形成されたスレーブ側のクロ
ックドインバータＢとで構成され、マスター側にＭＯＳ
）−ランジスタ９，１０を設けることにより、リセット
信号Ｒの入力回路をＮＡＮＤ回路で構成し、スレーブ側
にＭＯＳトランジスタ１１．１２を設けることにより、
リセット信号Ｒの入力回路をＮＯＲ回路で構成したもの
があった。図中、Ｖｏｏは電源である。
種のリセット付きのフリップフロップ回路は、第７図に
示すように、ＭＯＳトランジスタ１〜４を用いて形成さ
れたマスター側のクロックドインバータＡと、ＭＯＳト
ランジスタ５〜８を用いて形成されたスレーブ側のクロ
ックドインバータＢとで構成され、マスター側にＭＯＳ
）−ランジスタ９，１０を設けることにより、リセット
信号Ｒの入力回路をＮＡＮＤ回路で構成し、スレーブ側
にＭＯＳトランジスタ１１．１２を設けることにより、
リセット信号Ｒの入力回路をＮＯＲ回路で構成したもの
があった。図中、Ｖｏｏは電源である。
第８図は、伝送ゲート２１．２２およびＮＡＮＤ回路２
３ａを用いてリセット機能付きのマスター側のクロック
ドインバータＡを形成し、伝送ゲート２４．２５および
ＮＯＲ回路２６ａを用いてリセット機能付きのスレーブ
側のクロックドインバータＢを形成したものであり、リ
セット信号Ｒ１Ｒの入力回路は、それぞれＮＡＮＤ回路
２３ａおよびＮＯＲ回路２６ａにて構成されている。
３ａを用いてリセット機能付きのマスター側のクロック
ドインバータＡを形成し、伝送ゲート２４．２５および
ＮＯＲ回路２６ａを用いてリセット機能付きのスレーブ
側のクロックドインバータＢを形成したものであり、リ
セット信号Ｒ１Ｒの入力回路は、それぞれＮＡＮＤ回路
２３ａおよびＮＯＲ回路２６ａにて構成されている。
［発明が解決しようとする課題、］
しかしながら、上述の従来例にあっては、ＮＡＮＤ回路
およびＮＯＲ回路を用いてリセット信号の入力回路が構
成されているので、素子数が多くなって構成が複雑にな
り、多数の７１９１７０７１回路を用いて多段シフトレ
ジスタのような大規模回路を構成する場合においてチッ
プ面積が大きくなってしまうという問題があった。
およびＮＯＲ回路を用いてリセット信号の入力回路が構
成されているので、素子数が多くなって構成が複雑にな
り、多数の７１９１７０７１回路を用いて多段シフトレ
ジスタのような大規模回路を構成する場合においてチッ
プ面積が大きくなってしまうという問題があった。
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、素子数を削減することができ、大規
模回路を構成する場合においてチップ面積を小さくする
ことができるフリップフロップ回路を提供することにあ
る。
的とするところは、素子数を削減することができ、大規
模回路を構成する場合においてチップ面積を小さくする
ことができるフリップフロップ回路を提供することにあ
る。
［課題を解決するための手段］
本発明のフリップフロップ回路は、一対のクロックドイ
ンバータを用いた７１９１７０７１回路において、リセ
ット信号にて制御されマスター側のクロックドインバー
タの出力をプルアップするＭＯＳ）−ランジスタを設け
、スレーブ側のクロックドインバータ出力をリセット状
態とするようにしたものである。
ンバータを用いた７１９１７０７１回路において、リセ
ット信号にて制御されマスター側のクロックドインバー
タの出力をプルアップするＭＯＳ）−ランジスタを設け
、スレーブ側のクロックドインバータ出力をリセット状
態とするようにしたものである。
また、請求項２記載のフリップフロップ回路は、リセッ
ト信号にて制御されスレーブ側のクロックドインバータ
出力をプルダウンしてリセット状態とするＭＯＳトラン
ジスタを設けたものである。
ト信号にて制御されスレーブ側のクロックドインバータ
出力をプルダウンしてリセット状態とするＭＯＳトラン
ジスタを設けたものである。
［作 用］
本発明は上述のように構成されており、一対のクロック
ドインバータを用いたフリップフロップ回路において、
リセット信号にて制御されマスター側のクロックドイン
バータの出力をプルアップするＭＯＳトランジスタを設
け、スレーブ側のクロックドインバータ出力をリセット
状態とするようにしたものであり、また、請求項２記載
のフリップフロップ回路は、リセット信号にて制御され
スレーブ側のクロックドインバータ出力をプルダウンし
てリセット状態とするＭＯＳトランジスタを設けたもの
であり、いずれも１個のＭＯＳトランジスタにてリセッ
ト信号の入力回路を構成しているので、従来例のように
ＮＡＮＤ回路およびＮＯＲ回路を用いてリセット回路を
構成する場合に比べて素子数を削減することができ、大
規模回路を構成する場合においてチップ面積を小さくで
きるようになっている。
ドインバータを用いたフリップフロップ回路において、
リセット信号にて制御されマスター側のクロックドイン
バータの出力をプルアップするＭＯＳトランジスタを設
け、スレーブ側のクロックドインバータ出力をリセット
状態とするようにしたものであり、また、請求項２記載
のフリップフロップ回路は、リセット信号にて制御され
スレーブ側のクロックドインバータ出力をプルダウンし
てリセット状態とするＭＯＳトランジスタを設けたもの
であり、いずれも１個のＭＯＳトランジスタにてリセッ
ト信号の入力回路を構成しているので、従来例のように
ＮＡＮＤ回路およびＮＯＲ回路を用いてリセット回路を
構成する場合に比べて素子数を削減することができ、大
規模回路を構成する場合においてチップ面積を小さくで
きるようになっている。
［実施例］
第１図は本発明一実施例を示すもので、一対のクロック
ドインバータＡ、Ｂを用いた従来例と同様のフリップフ
ロップ回路において、リセット信号にて制御されマスタ
ー側のクロックドインバータＡの出力をプルアップする
Ｐチャンネル型のＭＯＳトランジスタ９を設け、スレー
ブ側のクロックドインバータＢ出力をリセット状態とす
るようにしたものである。
ドインバータＡ、Ｂを用いた従来例と同様のフリップフ
ロップ回路において、リセット信号にて制御されマスタ
ー側のクロックドインバータＡの出力をプルアップする
Ｐチャンネル型のＭＯＳトランジスタ９を設け、スレー
ブ側のクロックドインバータＢ出力をリセット状態とす
るようにしたものである。
いま、実施例にあっては、クロック信号が入力されると
、マスター側のクロックドインバータＡの出力に接続さ
れたＰチャンネル型のＭＯＳトランジスタ９がオンして
マスター側のクロックドインバータＡの出力がプルアッ
プされ、スレーブ側のクロックドインバータＢの出力す
なわちフリップフロップ回路出力Ｑがリセット状態に設
定されるようになっている。
、マスター側のクロックドインバータＡの出力に接続さ
れたＰチャンネル型のＭＯＳトランジスタ９がオンして
マスター側のクロックドインバータＡの出力がプルアッ
プされ、スレーブ側のクロックドインバータＢの出力す
なわちフリップフロップ回路出力Ｑがリセット状態に設
定されるようになっている。
第２図は他の実施例を示すものであり、ＭＯＳトランジ
スタ２１．２２よりなる伝送ゲートと、インバータ回路
２３とでマスター側のクロックドインバータＡを形成し
、ＭＯＳトランジスタ２４゜２５よりなる伝送ゲートと
、インバータ回路２６とでスレーブ側のクロックドイン
バータＢを形成したものにおいて、インバータ回路２３
の入力にＮチャンネル型のＭＯＳトランジスタ２７を接
続してマスター側のクロックドインバータＡ出力がプル
アップされるようにしたものである。
スタ２１．２２よりなる伝送ゲートと、インバータ回路
２３とでマスター側のクロックドインバータＡを形成し
、ＭＯＳトランジスタ２４゜２５よりなる伝送ゲートと
、インバータ回路２６とでスレーブ側のクロックドイン
バータＢを形成したものにおいて、インバータ回路２３
の入力にＮチャンネル型のＭＯＳトランジスタ２７を接
続してマスター側のクロックドインバータＡ出力がプル
アップされるようにしたものである。
第３図は上記実施例の７１９１７０７１回路３０を複数
個用いて形成したシフトレジスタの回路図を示すもので
、インバータ回路３１．３３およびＮＡＮＤ回路３２に
てクロック制御回路を形成し、リセット時において、Ｔ
に入力される制御クロックを”Ｈ”、Ｔに入力される制
御クロックを”Ｌ”に設定している。
個用いて形成したシフトレジスタの回路図を示すもので
、インバータ回路３１．３３およびＮＡＮＤ回路３２に
てクロック制御回路を形成し、リセット時において、Ｔ
に入力される制御クロックを”Ｈ”、Ｔに入力される制
御クロックを”Ｌ”に設定している。
第４図はさらに他の実施例を示すもので、一対のクロッ
クドインバータＡ、Ｂを用いたフリップフロップ回路に
おいて、リセット信号Ｒにて制御され、スレーブ側のク
ロックドインバータＢ出力をプルダウンしてリセット状
態とするＮチャンネル型のＭＯＳトランジスタ１２を設
けたものである。
クドインバータＡ、Ｂを用いたフリップフロップ回路に
おいて、リセット信号Ｒにて制御され、スレーブ側のク
ロックドインバータＢ出力をプルダウンしてリセット状
態とするＮチャンネル型のＭＯＳトランジスタ１２を設
けたものである。
いま、リセット信号Ｒが入力されると、Ｎチャンネル型
のＭＯＳトランジスタ１２がオンしてスレーブ側のクロ
ックドインバータＢ出力を強制的にプルダウンするよう
になっており、フリップフロップ回路出力Ｑが確実にリ
セットされるようになっている。
のＭＯＳトランジスタ１２がオンしてスレーブ側のクロ
ックドインバータＢ出力を強制的にプルダウンするよう
になっており、フリップフロップ回路出力Ｑが確実にリ
セットされるようになっている。
第５図は第８図従来例に対応するさらに他の実施例を示
すもので、ＭＯＳトランジスタ２１，２２よりなる伝送
ゲートと、インバータ回路２３とでマスター側のクロッ
クドインバータＡを形成し、ＭＯＳトランジスタ２４．
２５よりなる伝送ゲートと、インバータ回路２６とでス
レーブ側のクロックドインバータＢを形成したものにお
いて、インバータ回路２６の入力にＰチャンネル型のＭ
ＯＳトランジスタ２８を接続してスレーブ側のクロック
ドインバータＢ出力が強制的にプルダウンされるように
したものである。
すもので、ＭＯＳトランジスタ２１，２２よりなる伝送
ゲートと、インバータ回路２３とでマスター側のクロッ
クドインバータＡを形成し、ＭＯＳトランジスタ２４．
２５よりなる伝送ゲートと、インバータ回路２６とでス
レーブ側のクロックドインバータＢを形成したものにお
いて、インバータ回路２６の入力にＰチャンネル型のＭ
ＯＳトランジスタ２８を接続してスレーブ側のクロック
ドインバータＢ出力が強制的にプルダウンされるように
したものである。
第６図は上記実施例を用いて形成したシフトレジスタの
回路図を示すもので、インバータ回路３１．３３および
ＮＯＲ回路３２ａにてクロック制御回路を形成し、リセ
ット時において、Ｔに入力される制御クロックを°“Ｌ
”、Ｔに入力される制御クロックを°゛Ｈ“に設定する
ことにより、ラッチアップによる素子破壊を防止できる
ようにしている。なお、マスター側のクロックドインバ
ータＡの出力は、データ端子りの信号レベルに依存する
ため、データ端子りは”Ｌ”あるいは”Ｈ”に固定され
ていなければならず、もしも固定されていない場合には
常にＤＣパスをもっていることになってラッチアップ現
象を招く原因となる。
回路図を示すもので、インバータ回路３１．３３および
ＮＯＲ回路３２ａにてクロック制御回路を形成し、リセ
ット時において、Ｔに入力される制御クロックを°“Ｌ
”、Ｔに入力される制御クロックを°゛Ｈ“に設定する
ことにより、ラッチアップによる素子破壊を防止できる
ようにしている。なお、マスター側のクロックドインバ
ータＡの出力は、データ端子りの信号レベルに依存する
ため、データ端子りは”Ｌ”あるいは”Ｈ”に固定され
ていなければならず、もしも固定されていない場合には
常にＤＣパスをもっていることになってラッチアップ現
象を招く原因となる。
［発明の効果］
本発明は上述のように構成されており、一対のクロック
ドインバータを用いたフリップフロップ回路において、
リセット信号にて制御されマスター側のクロックドイン
バータの出力をプルアップするＭＯＳトランジスタを設
け、スレーブ側のクロックドインバータ出力をリセット
状態とするようにしたものであり、また、請求項２記載
のフリップフロップ回路は、リセット信号にて制御され
スレーブ側のクロックドインバータ出力をプルダウンし
てリセット状態とするＭＯＳトランジスタを設けたもの
であり、いずれも１個のＭＯＳトランジスタにてリセッ
ト信号の入力回路を構成しているので、従来例のように
ＮＡＮＤ回路およびＮ。
ドインバータを用いたフリップフロップ回路において、
リセット信号にて制御されマスター側のクロックドイン
バータの出力をプルアップするＭＯＳトランジスタを設
け、スレーブ側のクロックドインバータ出力をリセット
状態とするようにしたものであり、また、請求項２記載
のフリップフロップ回路は、リセット信号にて制御され
スレーブ側のクロックドインバータ出力をプルダウンし
てリセット状態とするＭＯＳトランジスタを設けたもの
であり、いずれも１個のＭＯＳトランジスタにてリセッ
ト信号の入力回路を構成しているので、従来例のように
ＮＡＮＤ回路およびＮ。
Ｒ回路を用いてリセット回路を構成する場合に比べて素
子数を削減することができ、大規模回路を構成する場合
においてチップ面積を小さくできるという効果がある。
子数を削減することができ、大規模回路を構成する場合
においてチップ面積を小さくできるという効果がある。
第１図は本発明一実施例の回路図、第２図は他の実施例
の回路図、第３図は上記実施例を用いたシフトレジスタ
の回路図、第４図および第５図はさらに他の実施例の回
路図、第６図は上記実施例を用いたシフトレジスタの回
路図、第７図は従来例の回路図、第８図は他の従来例の
回路図である。 Ａ、Ｂはクロックドインバータ、１〜１２はＭＯＳトラ
ンジスタである。 代理人 弁理士 石 １）長 七 ρ 第 図 第５図 第６図 第３図 第４図 第７図 手続補正書く自発） １．事件の表示 平成１年特許願第１７２９８号 ２、発明の名称 フリップフロップ回路 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 三好俊夫 ４、代理人 郵便番号 ５３０ ［１］木願明細書第３頁３行目の「Ｒ」を、「Ｒ」と訂
正致します。 ［２コ同上第６頁２０行目および第８頁１０行目の「Ｔ
」を、「Ｔ」と訂正致します。 代理人 弁理士 石 １）長 七 補正命令の日付 自 発 ６、補正により増加する請求項の数 なし７、補正の対
象 明Ｍ書
の回路図、第３図は上記実施例を用いたシフトレジスタ
の回路図、第４図および第５図はさらに他の実施例の回
路図、第６図は上記実施例を用いたシフトレジスタの回
路図、第７図は従来例の回路図、第８図は他の従来例の
回路図である。 Ａ、Ｂはクロックドインバータ、１〜１２はＭＯＳトラ
ンジスタである。 代理人 弁理士 石 １）長 七 ρ 第 図 第５図 第６図 第３図 第４図 第７図 手続補正書く自発） １．事件の表示 平成１年特許願第１７２９８号 ２、発明の名称 フリップフロップ回路 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 三好俊夫 ４、代理人 郵便番号 ５３０ ［１］木願明細書第３頁３行目の「Ｒ」を、「Ｒ」と訂
正致します。 ［２コ同上第６頁２０行目および第８頁１０行目の「Ｔ
」を、「Ｔ」と訂正致します。 代理人 弁理士 石 １）長 七 補正命令の日付 自 発 ６、補正により増加する請求項の数 なし７、補正の対
象 明Ｍ書
Claims (2)
- （１）一対のクロックドインバータを用いたフリップフ
ロップ回路において、リセット信号にて制御されマスタ
ー側のクロックドインバータの出力をプルアップするＭ
ＯＳトランジスタを設け、スレーブ側のクロックドイン
バータ出力をリセット状態とするようにしたことを特徴
とするフリップフロップ回路。 - （２）一対のクロックドインバータを用いたフリップフ
ロップ回路において、リセット信号にて制御されスレー
ブ側のクロックドインバータ出力をプルダウンしてリセ
ット状態とするＭＯＳトランジスタを設けたことを特徴
とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017298A JPH02198216A (ja) | 1989-01-26 | 1989-01-26 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017298A JPH02198216A (ja) | 1989-01-26 | 1989-01-26 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198216A true JPH02198216A (ja) | 1990-08-06 |
Family
ID=11940094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017298A Pending JPH02198216A (ja) | 1989-01-26 | 1989-01-26 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198216A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
| JP2007151092A (ja) * | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ、半導体装置、表示装置及び電子機器 |
| JP2009089391A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | フリップフロップ及びこれを用いたデューティ比補正回路 |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
-
1989
- 1989-01-26 JP JP1017298A patent/JPH02198216A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
| JP2007151092A (ja) * | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ、半導体装置、表示装置及び電子機器 |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US9646714B2 (en) | 2005-10-18 | 2017-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US10311960B2 (en) | 2005-10-18 | 2019-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US11011244B2 (en) | 2005-10-18 | 2021-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US11699497B2 (en) | 2005-10-18 | 2023-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US12002529B2 (en) | 2005-10-18 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| JP2009089391A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | フリップフロップ及びこれを用いたデューティ比補正回路 |
| US8836397B2 (en) | 2007-09-28 | 2014-09-16 | SK Hynix Inc. | Duty cycle ratio correction circuit |
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