JPS5925421A - 同期式論理回路 - Google Patents
同期式論理回路Info
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- JPS5925421A JPS5925421A JP57135401A JP13540182A JPS5925421A JP S5925421 A JPS5925421 A JP S5925421A JP 57135401 A JP57135401 A JP 57135401A JP 13540182 A JP13540182 A JP 13540182A JP S5925421 A JPS5925421 A JP S5925421A
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- transistors
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- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＥＣＬ （エミッタ結合論理）形の同期式論
理回路に関する、 〔発明の技術的背景〕 ＥＣＬ形の論理回路では、バイポーラトランジスタを常
に非飽和の猛悪でスイッチングさせることにより高速特
性を保持している。
理回路に関する、 〔発明の技術的背景〕 ＥＣＬ形の論理回路では、バイポーラトランジスタを常
に非飽和の猛悪でスイッチングさせることにより高速特
性を保持している。
ところで、１ビツトのデータを記憶するマスター・スレ
ーブ型フリップフロップ等の論理回路のデータ入力端に
は入力論理回路が前置される場合が少なくない。たとえ
ば第１図のブロック図に示すように、クロック同期式の
マスター・スレーブ型フリップフロップ１のデータ入力
端番こは、選択用論理信号Ｃの論理レベルに応じて２つ
の論理信号Ａ、Ｈのいずれか一方を選択出力するための
、ＡＮＤゲート２，３およびＯＲゲート４からなる入力
論理回路互が設けられる場合がある。ここでこの第１図
のような回路をＥＣＬで構成する場合、従来では第２図
に示すような回路構成がとられている。すなわち、第回
路図である。図示するようにこの回路は、ＥＣＬ構成で
なるＡＮＤ−ＯＲ型の人力論理回路互と、エミッタが互
いに接続された各一対のＮＰＮトランジスタを含むトラ
ンスファゲート１１．１２それぞれおよび同じくエミッ
タが互いに接続され上記各トランスファゲート１１゜１
２を介して転送されるデータを保持する各一対のＮＰＮ
）ランジスタを含むフリップフロップ回路１３．１４そ
れぞれを備えたマスター側およびスレーブ側フリップ７
０ツブ１５．１６とからなるマスター・スレーブ型フリ
ップ７０ツブＬとで構成されている。このように従来で
は、入力論理回路ＡとフリップフロップＬとは完全に独
立して構成されており、入力論理回路互では論理信号Ａ
、Ｂ、Ｃが与えられている限り信号り、Ｄを継続的瘉こ
出力している。そしてこの信号り、Ｄがフリップフロッ
プＬに入力データとして供給される。
ーブ型フリップフロップ等の論理回路のデータ入力端に
は入力論理回路が前置される場合が少なくない。たとえ
ば第１図のブロック図に示すように、クロック同期式の
マスター・スレーブ型フリップフロップ１のデータ入力
端番こは、選択用論理信号Ｃの論理レベルに応じて２つ
の論理信号Ａ、Ｈのいずれか一方を選択出力するための
、ＡＮＤゲート２，３およびＯＲゲート４からなる入力
論理回路互が設けられる場合がある。ここでこの第１図
のような回路をＥＣＬで構成する場合、従来では第２図
に示すような回路構成がとられている。すなわち、第回
路図である。図示するようにこの回路は、ＥＣＬ構成で
なるＡＮＤ−ＯＲ型の人力論理回路互と、エミッタが互
いに接続された各一対のＮＰＮトランジスタを含むトラ
ンスファゲート１１．１２それぞれおよび同じくエミッ
タが互いに接続され上記各トランスファゲート１１゜１
２を介して転送されるデータを保持する各一対のＮＰＮ
）ランジスタを含むフリップフロップ回路１３．１４そ
れぞれを備えたマスター側およびスレーブ側フリップ７
０ツブ１５．１６とからなるマスター・スレーブ型フリ
ップ７０ツブＬとで構成されている。このように従来で
は、入力論理回路ＡとフリップフロップＬとは完全に独
立して構成されており、入力論理回路互では論理信号Ａ
、Ｂ、Ｃが与えられている限り信号り、Ｄを継続的瘉こ
出力している。そしてこの信号り、Ｄがフリップフロッ
プＬに入力データとして供給される。
ところで、上記第２図の従来回路では、入力論理回路互
とフリップ７０ツブＬとを互いに独立して構成するよう
にしているので、構成素子数が多くなっているとともに
消費電流も大きなものとなっている欠点がある。
とフリップ７０ツブＬとを互いに独立して構成するよう
にしているので、構成素子数が多くなっているとともに
消費電流も大きなものとなっている欠点がある。
この発明は上記のような事゛情を考慮してなされたもの
で、その目的は素子数が削減できかつ消費電流も低減す
ることができる同期式論理回路を提供することをこある
。
で、その目的は素子数が削減できかつ消費電流も低減す
ることができる同期式論理回路を提供することをこある
。
上記目的を達成するためこの発明にあっては。
ＥＣＬ構成の同期式１ビツトラッチ回路において、入力
データが内部に取り込まれるのは同期信号がいずれか一
方のレベルになっている時であることを利用して、トラ
ンススフアゲートの代りにここにＥＣＬ構成の入力論理
回路を設けるよう番こしている。
データが内部に取り込まれるのは同期信号がいずれか一
方のレベルになっている時であることを利用して、トラ
ンススフアゲートの代りにここにＥＣＬ構成の入力論理
回路を設けるよう番こしている。
以下図面を参照してこの発明の詳細な説明する。第３図
はこの発明の一実施例の回路構成図であり、前記第１図
に示す前置ゲート付マスター・スレーブ型フリップフロ
ップをＥＣＬ”？：！構成するようにしたものである。
はこの発明の一実施例の回路構成図であり、前記第１図
に示す前置ゲート付マスター・スレーブ型フリップフロ
ップをＥＣＬ”？：！構成するようにしたものである。
この７リツプフロツプは従来と同様にマスター側フリッ
プ７０ツブ２０とスレーブ側フリツプフロツフリとを備
えている。
プ７０ツブ２０とスレーブ側フリツプフロツフリとを備
えている。
上記マスター側フリップ７０ツブＵはさらに前記入力論
理回路互に相当する入力論理部すを備えている。この入
力論理部すは、互い（こエミッタが接続されそれぞれの
ベースに論理信号Ａ、Ａが供給されている一対のＮＰＮ
形トランジスタ３１．３２と、互いにエミッタが接続さ
れそれぞれのベースに論理信号Ｂ、Ｂが供給されている
一対のＮＰＮ形トランジスタ３３．３４と、互いにエミ
ッタが接続され各コレクタが上記トランジスタ３１．３
２のエミッタ共通接続点およびトランジスタ３３．３４
のエミッタ共通接続点にそれぞれ接続されかつそれぞれ
のベースに論理信号Ｃ２百が供給されている一対のＮＰ
Ｎ形トランジスタ３５．３６とから構成されている。そ
して上記一対のトランジスタ３１．３３のコレクタが共
通接続され、同様に一対のトランジスタ３２．３４のコ
レクタが共通接続されている。
理回路互に相当する入力論理部すを備えている。この入
力論理部すは、互い（こエミッタが接続されそれぞれの
ベースに論理信号Ａ、Ａが供給されている一対のＮＰＮ
形トランジスタ３１．３２と、互いにエミッタが接続さ
れそれぞれのベースに論理信号Ｂ、Ｂが供給されている
一対のＮＰＮ形トランジスタ３３．３４と、互いにエミ
ッタが接続され各コレクタが上記トランジスタ３１．３
２のエミッタ共通接続点およびトランジスタ３３．３４
のエミッタ共通接続点にそれぞれ接続されかつそれぞれ
のベースに論理信号Ｃ２百が供給されている一対のＮＰ
Ｎ形トランジスタ３５．３６とから構成されている。そ
して上記一対のトランジスタ３１．３３のコレクタが共
通接続され、同様に一対のトランジスタ３２．３４のコ
レクタが共通接続されている。
さらにマスター側７リツブフロツプリはフリップフロッ
プ回路（０を備えている。このフリップフロップ回路４
０は、互いにエミッタが接続されかつ一方のベースを他
方のコレクタζこ接続する如くベース・コレクタ間が交
差接続されて記憶部を構成する一対のＮＰＮ形トランジ
スタ４１．４２と、この両トランジスタ４１゜４２の各
コレクタと高電位側の電源電圧Ｖｃｃ印加点との間に接
続された一対の負荷抵抗４３゜４４とから構成されてい
る。また前記トランジスタ３１．３３の各コレクタは上
記トランジスタ４１のコレクタに接続され、かつ前記ト
ランジスタ３２．３４の各コレクタは上記トランジスタ
４２のコレクタに接続された構成となっているため、上
記一対の負荷抵抗４３．４４は前記入力論理部すに対す
る負荷抵抗にもなっている。
プ回路（０を備えている。このフリップフロップ回路４
０は、互いにエミッタが接続されかつ一方のベースを他
方のコレクタζこ接続する如くベース・コレクタ間が交
差接続されて記憶部を構成する一対のＮＰＮ形トランジ
スタ４１．４２と、この両トランジスタ４１゜４２の各
コレクタと高電位側の電源電圧Ｖｃｃ印加点との間に接
続された一対の負荷抵抗４３゜４４とから構成されてい
る。また前記トランジスタ３１．３３の各コレクタは上
記トランジスタ４１のコレクタに接続され、かつ前記ト
ランジスタ３２．３４の各コレクタは上記トランジスタ
４２のコレクタに接続された構成となっているため、上
記一対の負荷抵抗４３．４４は前記入力論理部すに対す
る負荷抵抗にもなっている。
またさらにマスター側フリップフロップ２０は、同期制
御用の一対のＮＰＮ形トランジスタ５１．５２とフリッ
プフロップＥｏＱ体を駆動するための電流源５３も備え
ている。上記両トランジスタ５１．５２は互いにエミッ
タが接続され、一方のトランジスタ５１のコレクタは前
記一対のトランジスタ３５．３６のエミッタ共通接続点
に接続されるとともにそのベースには一方の同期信号τ
１が供給されている。他方のトランジスタ５２のコレク
タは前記一対のトランジスタ４１．４２のエミッタ共通
接続点に接続されるとともにそのベースには他方の同期
信号ＣＫが供給されている、さらに上記電流源５３の一
端は上記両トランジスタ５１．６２のエミッタ共通接続
点に接続され、他端は低電位側の電源電圧ＶＦＲ印加点
ｌこ接続されている。
御用の一対のＮＰＮ形トランジスタ５１．５２とフリッ
プフロップＥｏＱ体を駆動するための電流源５３も備え
ている。上記両トランジスタ５１．５２は互いにエミッ
タが接続され、一方のトランジスタ５１のコレクタは前
記一対のトランジスタ３５．３６のエミッタ共通接続点
に接続されるとともにそのベースには一方の同期信号τ
１が供給されている。他方のトランジスタ５２のコレク
タは前記一対のトランジスタ４１．４２のエミッタ共通
接続点に接続されるとともにそのベースには他方の同期
信号ＣＫが供給されている、さらに上記電流源５３の一
端は上記両トランジスタ５１．６２のエミッタ共通接続
点に接続され、他端は低電位側の電源電圧ＶＦＲ印加点
ｌこ接続されている。
また前記スレーブ側フリップ７０ツブ６０はトランスフ
ァゲート７０と前記フリップフロップ回路４０と同等の
７リツプ７０ツブ回路すとを備えている。このうちのト
ランスファゲート７０は、互いにエミッタが接続されて
いる一対のＮＰＮ形トシトランジスタフ１２を備え、一
方のトランジスタ７１のベースは前記トランジスタ４２
のコレクタに、他方のトランジスタ７２のベースは前記
トランジスタ４１のコレクタにそれぞれ接続されている
。また上記フリップフロップ回路すは、互いにエミッタ
が接続されかつ一方のベースを他方のコレクタに接続す
る如くベース・コレクタ間が交差接続されて記憶部を構
成する一対のＮＰＮ形トランジスタ８１．８２と、この
両トランジスタ８１．８２の各コレクタと前記電源電圧
ＶＣＣ印加点との間に接続された一対の負荷抵抗１１３
．８４とから構成されている。そしてトランジスタ７１
．７２のコレクタはトランジスタｌＪ２．８１のコレク
タにそれぞれ接続されている。このため、上記一対の負
荷抵抗８３．８４は前記トランスファゲートｖｏに対す
る負荷抵抗にもなっている。
ァゲート７０と前記フリップフロップ回路４０と同等の
７リツプ７０ツブ回路すとを備えている。このうちのト
ランスファゲート７０は、互いにエミッタが接続されて
いる一対のＮＰＮ形トシトランジスタフ１２を備え、一
方のトランジスタ７１のベースは前記トランジスタ４２
のコレクタに、他方のトランジスタ７２のベースは前記
トランジスタ４１のコレクタにそれぞれ接続されている
。また上記フリップフロップ回路すは、互いにエミッタ
が接続されかつ一方のベースを他方のコレクタに接続す
る如くベース・コレクタ間が交差接続されて記憶部を構
成する一対のＮＰＮ形トランジスタ８１．８２と、この
両トランジスタ８１．８２の各コレクタと前記電源電圧
ＶＣＣ印加点との間に接続された一対の負荷抵抗１１３
．８４とから構成されている。そしてトランジスタ７１
．７２のコレクタはトランジスタｌＪ２．８１のコレク
タにそれぞれ接続されている。このため、上記一対の負
荷抵抗８３．８４は前記トランスファゲートｖｏに対す
る負荷抵抗にもなっている。
さらにまたスレーブ側フリップフロップ６゜は、同期制
御用の一対のＮＰＮ形トランジスタ９１．９２とフリッ
″プフロップＬ」全体を駆動するための電流源９３も備
えている。上記両トランジスタ９１．９２は互いにエミ
ッタが接続され、一方のトランジスタ９１のコレクタは
前記一対のトランジスタ７１．７２のエミッタ共通接続
点に接続されるとともにそのベースには前記同期信号Ｃ
Ｋが供給されている。他方のトランジスタ９２のコレク
タは前記一対のトランジスタ８１．８２のエミッタ共通
接続点に接続されるとともにそのベースには前記同期信
号ｅ玉が供給されている。上記電流源９３の一端は上９
１両トランジスタ９１．９２のエミッタ共通接続点番こ
接続され、他端は前記電源電圧ｖＥＢ印加点（こ接続さ
れている。そしてこの回路からの出力信号Ｑ、Ｑは前記
トランジスタ８１゜８２の各コレクタから得られるよう
になっている。
御用の一対のＮＰＮ形トランジスタ９１．９２とフリッ
″プフロップＬ」全体を駆動するための電流源９３も備
えている。上記両トランジスタ９１．９２は互いにエミ
ッタが接続され、一方のトランジスタ９１のコレクタは
前記一対のトランジスタ７１．７２のエミッタ共通接続
点に接続されるとともにそのベースには前記同期信号Ｃ
Ｋが供給されている。他方のトランジスタ９２のコレク
タは前記一対のトランジスタ８１．８２のエミッタ共通
接続点に接続されるとともにそのベースには前記同期信
号ｅ玉が供給されている。上記電流源９３の一端は上９
１両トランジスタ９１．９２のエミッタ共通接続点番こ
接続され、他端は前記電源電圧ｖＥＢ印加点（こ接続さ
れている。そしてこの回路からの出力信号Ｑ、Ｑは前記
トランジスタ８１゜８２の各コレクタから得られるよう
になっている。
次に上記のように構成された回路の作用を、第４図に示
すタイミングチャートを用いて説明する。まず同期信号
ＣＫが低電位に対応した１０Ｉ レベルになっていると
き、他方の同期信号ＣＫは高電位に対応した′１ルベル
になっている。このとき、マスター側フリップフロップ
２０の一対の同期制御用トランジスタ５１゜５２のうち
一方のトランジスタ５１が導通し、他方ノトランジスタ
５２は非導通となる。すなわちこの場合、マスター側フ
リップ７０ツプリでは入力論理部−ＳＯが動作可能状態
となる。
すタイミングチャートを用いて説明する。まず同期信号
ＣＫが低電位に対応した１０Ｉ レベルになっていると
き、他方の同期信号ＣＫは高電位に対応した′１ルベル
になっている。このとき、マスター側フリップフロップ
２０の一対の同期制御用トランジスタ５１゜５２のうち
一方のトランジスタ５１が導通し、他方ノトランジスタ
５２は非導通となる。すなわちこの場合、マスター側フ
リップ７０ツプリでは入力論理部−ＳＯが動作可能状態
となる。
そしてこの入力論理部−ＳＯではさらに、論理信号Ｃが
′１ルベル、テが０レベルのトキにバ一対のトランジス
タ３１．３２が動作可能状態となり、このときの論理信
号Ａ、Ａの論理レベルに応じてトランジスタＪ Ｉ 、
、９２それぞれのコレクタと負荷抵抗４３．４４それ
ぞれとの接続点ａ点およびｂ点のレベルが設定される。
′１ルベル、テが０レベルのトキにバ一対のトランジス
タ３１．３２が動作可能状態となり、このときの論理信
号Ａ、Ａの論理レベルに応じてトランジスタＪ Ｉ 、
、９２それぞれのコレクタと負荷抵抗４３．４４それ
ぞれとの接続点ａ点およびｂ点のレベルが設定される。
一方、上記とは反対に信号Ｃが′０ルベル、てが′１ル
ベルのときには一対のトランジスタ３３゜３４が動作可
能状態となり、このときのＶ開通信号Ｂ、πの論理レベ
ルに応じて上記ａ点およびｂ点のレベルが役回される。
ベルのときには一対のトランジスタ３３゜３４が動作可
能状態となり、このときのＶ開通信号Ｂ、πの論理レベ
ルに応じて上記ａ点およびｂ点のレベルが役回される。
すなわち、この入力論理部工」では論理信号Ｃとでによ
って論理信号ＡとＡ、Ｂと百のいずれか一方の組が選択
され、さらにこのうちの選択された論理信号によってそ
の反転された信号が上記ａ点、ｂ点にそれぞれ得られる
。
って論理信号ＡとＡ、Ｂと百のいずれか一方の組が選択
され、さらにこのうちの選択された論理信号によってそ
の反転された信号が上記ａ点、ｂ点にそれぞれ得られる
。
次に同期信号ＣＫが′１ルベルに反転し、これとは逆に
同期信号正１が′０ルベルに反転する。するといままで
導通していたトランジスタ５１が非導通となり、いまま
で非導通であったトランジスタ６２が導通する。すると
今度は一対のトランジスタ４１．４２が動作可能状態に
なる。いま同期信号ＣＫ 、Ｃｍが反転する前−に、入
力論理部すによってａ点が１０ルベル、ｂ点が′１ルベ
ル（こそれぞれ設定されているものとする。ａ点、ｂ点
のこのような状態は論理信号ＡあるいはＢが′１ルベル
となっているとき・であり、したがってこれとは逆に論
理信号Ｘあるいはｉは′０ルベルζこなっている。この
とき、フリップフロップ回路−４０の一方のトランジス
タ４１のベースにはｂ点の′１ルベルの信号が、他方の
トランジスタ４２のベースにはａ点の′０ルベルの信号
がそれぞれ入力している。そしてこの状態から同期信号
ＣＫ、ＣＫが反転して上記一対のトランジスタ４１．４
２が動作可能状態になると、′１ルベル信号が入力する
トランジスタ４１が導通し、′ｏルベル信号が入力する
トランジスタ４２は非導通となる。したがって、同期信
号ＣＫが′ｏルベルから′１ルベルに、また同期ｅＫが
′１ルベルがら１０／レベルにそれぞれ反転した後でも
、ａ点およびｂ点のレベルは一対のトランジスタ４１，
４２４こよってそれぞれ以前のレベルに保持される。
同期信号正１が′０ルベルに反転する。するといままで
導通していたトランジスタ５１が非導通となり、いまま
で非導通であったトランジスタ６２が導通する。すると
今度は一対のトランジスタ４１．４２が動作可能状態に
なる。いま同期信号ＣＫ 、Ｃｍが反転する前−に、入
力論理部すによってａ点が１０ルベル、ｂ点が′１ルベ
ル（こそれぞれ設定されているものとする。ａ点、ｂ点
のこのような状態は論理信号ＡあるいはＢが′１ルベル
となっているとき・であり、したがってこれとは逆に論
理信号Ｘあるいはｉは′０ルベルζこなっている。この
とき、フリップフロップ回路−４０の一方のトランジス
タ４１のベースにはｂ点の′１ルベルの信号が、他方の
トランジスタ４２のベースにはａ点の′０ルベルの信号
がそれぞれ入力している。そしてこの状態から同期信号
ＣＫ、ＣＫが反転して上記一対のトランジスタ４１．４
２が動作可能状態になると、′１ルベル信号が入力する
トランジスタ４１が導通し、′ｏルベル信号が入力する
トランジスタ４２は非導通となる。したがって、同期信
号ＣＫが′ｏルベルから′１ルベルに、また同期ｅＫが
′１ルベルがら１０／レベルにそれぞれ反転した後でも
、ａ点およびｂ点のレベルは一対のトランジスタ４１，
４２４こよってそれぞれ以前のレベルに保持される。
一方、同期信号ＣＫが′ｏルベルから１１ルベルに、同
期信号ｖ玉が／ｌ／レベルカラ′ｏルベルにそれぞれ反
転した後は、スレーブ側フリップフロップＬ」の一対の
同期制御用トランジスタ９１．９２のうち一方のトラン
ジスタ９１が導通する。したがってこのときには、スレ
ーブ側フリップフロップＬ」ではトランスファゲート７
０を構成する一対のトランジスタ７１゜７２が動作可能
状態になる。そしていま前記したようにこの時点で、前
記ａ点はＩｏルベルに、またｂ点は′１ルベルにそれぞ
れ保持されていて、一対の各トランジスタ７１，７２０
）ベースはこのａ点、ｂ点それぞれに接続されている。
期信号ｖ玉が／ｌ／レベルカラ′ｏルベルにそれぞれ反
転した後は、スレーブ側フリップフロップＬ」の一対の
同期制御用トランジスタ９１．９２のうち一方のトラン
ジスタ９１が導通する。したがってこのときには、スレ
ーブ側フリップフロップＬ」ではトランスファゲート７
０を構成する一対のトランジスタ７１゜７２が動作可能
状態になる。そしていま前記したようにこの時点で、前
記ａ点はＩｏルベルに、またｂ点は′１ルベルにそれぞ
れ保持されていて、一対の各トランジスタ７１，７２０
）ベースはこのａ点、ｂ点それぞれに接続されている。
したがって、一対のトランジスタ７１．７２のうち一方
のトランジスタ７１が導通し、他方ノトランジスタ７２
は非導通となる。したがって前記ａ点、ｂ点の信号が上
記一対のトランジスタ７１，７２４こよって反転される
ので、トランジスタ７２のコレクタと負荷抵抗８３との
接続点Ｃ点およびトランジスタ７１のコレクタと負荷抵
抗８４との接続点ｄ点それぞれには、前記入力論理部す
て選択された信号に対応するレベルの信号Ｑ、Ｑが得ら
れる。ちなみに、このとき信号Ｑは／ｌ／レベルに、信
号互は′ｏルベルにそれぞれ設定されている。さらにＣ
Ｋ＝’ｌ’レベル、ＣＫ＝’０’レベルになっているこ
の期間では、マスター側フリップフロップリの同期制御
用トランジスタ５１は非導通トｆ、にっでいるので、入
力論理部３０は動作しない。
のトランジスタ７１が導通し、他方ノトランジスタ７２
は非導通となる。したがって前記ａ点、ｂ点の信号が上
記一対のトランジスタ７１，７２４こよって反転される
ので、トランジスタ７２のコレクタと負荷抵抗８３との
接続点Ｃ点およびトランジスタ７１のコレクタと負荷抵
抗８４との接続点ｄ点それぞれには、前記入力論理部す
て選択された信号に対応するレベルの信号Ｑ、Ｑが得ら
れる。ちなみに、このとき信号Ｑは／ｌ／レベルに、信
号互は′ｏルベルにそれぞれ設定されている。さらにＣ
Ｋ＝’ｌ’レベル、ＣＫ＝’０’レベルになっているこ
の期間では、マスター側フリップフロップリの同期制御
用トランジスタ５１は非導通トｆ、にっでいるので、入
力論理部３０は動作しない。
次に再び同期信号ＣＫが′ｏルベルに、同期信号ＣＫが
′１′ルベルに反漸する。すると今度は、スレーブ側フ
リップフロツプリの一対の同期制御用トランジスタ９１
．９２のうチ他方のトランジスタ９２が導通し、フリッ
プフロップ回路Ｌノを構成する一対のトランジスタ８１
゜８２がトランジスタ７１．７２に代って動作可能状態
となる。そしていまトランジスタ８ノのベース入力信号
すなわちｄ点の信号は′ｏルベルであるためこのトラン
ジスタ８１は非導通となり、したがってＣ点の信号Ｑは
以前と同様に′１ルベルのままとなる。またトランジス
タ８２のベース入力信号すなわちＣ点の信号は′１ルベ
ルであるためこのトランジスタ８２は導通し、したがっ
てｄ点の信号互は以前と同様に′０ルベルのままとなる
。またＣＫ＝’Ｏ／レベル、σＫ ＝ ／ １．ルベル
となっているこの期間では、マスター側フリップ７０ツ
プリの同期制御用トランジスタ５１は導通している。し
たがってこのとき、入力論理部ＳＯは前記と同様にして
いずれか一方の組の論理信号を選択していて、この信号
を反転した信号が前記ａ点、ｂ点にそれぞれ得られる。
′１′ルベルに反漸する。すると今度は、スレーブ側フ
リップフロツプリの一対の同期制御用トランジスタ９１
．９２のうチ他方のトランジスタ９２が導通し、フリッ
プフロップ回路Ｌノを構成する一対のトランジスタ８１
゜８２がトランジスタ７１．７２に代って動作可能状態
となる。そしていまトランジスタ８ノのベース入力信号
すなわちｄ点の信号は′ｏルベルであるためこのトラン
ジスタ８１は非導通となり、したがってＣ点の信号Ｑは
以前と同様に′１ルベルのままとなる。またトランジス
タ８２のベース入力信号すなわちＣ点の信号は′１ルベ
ルであるためこのトランジスタ８２は導通し、したがっ
てｄ点の信号互は以前と同様に′０ルベルのままとなる
。またＣＫ＝’Ｏ／レベル、σＫ ＝ ／ １．ルベル
となっているこの期間では、マスター側フリップ７０ツ
プリの同期制御用トランジスタ５１は導通している。し
たがってこのとき、入力論理部ＳＯは前記と同様にして
いずれか一方の組の論理信号を選択していて、この信号
を反転した信号が前記ａ点、ｂ点にそれぞれ得られる。
さらにこの選択信号は次に同期信号ＣＫ 、 Ｃ’Ｋが
反転すると、前記と同様にしてトランスファゲート７０
により反転される。このようにこの回路では同期信号Ｃ
Ｋが′１ルベルに反転する毎番こ新たな出力信号。。
反転すると、前記と同様にしてトランスファゲート７０
により反転される。このようにこの回路では同期信号Ｃ
Ｋが′１ルベルに反転する毎番こ新たな出力信号。。
Ｑが得られ、前記第１図で示されるような前置ゲート付
マスター・スレーブ型フリップ７０ツブとして作用する
。
マスター・スレーブ型フリップ７０ツブとして作用する
。
いま、この第３図に示す実施例回路と□、前記第２図を
こ示す従来回路とを比較すると、従来では１８個のトラ
ンジスタ、３個の電流源および６個の負荷抵抗を必要と
していたのに対して、上記実施例回路では１６個のトラ
ンジスタ、２個の電流源および４個の負荷抵抗で構成す
ることができ、それぞれ２個のトランジスタおよび負荷
抵抗と１個の電流源を削減することができる。
こ示す従来回路とを比較すると、従来では１８個のトラ
ンジスタ、３個の電流源および６個の負荷抵抗を必要と
していたのに対して、上記実施例回路では１６個のトラ
ンジスタ、２個の電流源および４個の負荷抵抗で構成す
ることができ、それぞれ２個のトランジスタおよび負荷
抵抗と１個の電流源を削減することができる。
したがって上記実施例回路では従来よりも素子数を削減
することができる。しかも従来にくらべて電流源が１個
減少している。一般をζＥＣＬ構成の論理回路では、各
電流源の電流値を同じに設定するようにしているので、
電流源が１個減少したことにより従来よりも消費電流を
低減することができる。さらにま・た論理信号Ａまたは
Ｂは従来では、２段のインバータを介してマスター側フ
リップフロップ１５のフリップフロップ回路１月こ供給
されていたが、上記実施例回路では１段のインバータす
なわちトランジスタ３１．３２あるいは３３．３４を介
してマスター側フリツプフロップリのフリップフロップ
回路すに供給されている。このため信号の遅れ時間は１
段のインバータの分だけ従来よりも短縮することができ
、スイッチング速度を早くすることができる。
することができる。しかも従来にくらべて電流源が１個
減少している。一般をζＥＣＬ構成の論理回路では、各
電流源の電流値を同じに設定するようにしているので、
電流源が１個減少したことにより従来よりも消費電流を
低減することができる。さらにま・た論理信号Ａまたは
Ｂは従来では、２段のインバータを介してマスター側フ
リップフロップ１５のフリップフロップ回路１月こ供給
されていたが、上記実施例回路では１段のインバータす
なわちトランジスタ３１．３２あるいは３３．３４を介
してマスター側フリツプフロップリのフリップフロップ
回路すに供給されている。このため信号の遅れ時間は１
段のインバータの分だけ従来よりも短縮することができ
、スイッチング速度を早くすることができる。
ところで、マスター・スレーブ型フリップフロップは前
記したように、マスター側およびスレーブ側フリップフ
ロップで構成されていて、それぞれのフリップフロップ
は１ピツトのラッチ回路として作用する。したがって、
第３図に示す実施例回路のマスター側フリップフロップ
１！のみを取り出せは、従来よりも素子数が少なくしか
も雷、流消費量も少ないＥＣＬ構成の同期式１ビツトラ
ッチ回路を構成することができる。
記したように、マスター側およびスレーブ側フリップフ
ロップで構成されていて、それぞれのフリップフロップ
は１ピツトのラッチ回路として作用する。したがって、
第３図に示す実施例回路のマスター側フリップフロップ
１！のみを取り出せは、従来よりも素子数が少なくしか
も雷、流消費量も少ないＥＣＬ構成の同期式１ビツトラ
ッチ回路を構成することができる。
第５図はこの発明の他の実施例の回路構成図である。こ
の実施例回路では前記第３図に示す実施例回路内の入力
論理部３０の代りζこ、２つの論理信号Ａ、ＨのＯＲ論
理を得るための入力論理部、リヲを設けるようにしたも
のであり、その他の回路部分は第３図回路き同一の構成
になっている。上記入力論理部１００は、互いにエミッ
タが接続されそれぞれのベースに論理信号Ａ、Ａが供給
されている一対のＮＰＮ形トランジスタ１０１，１０２
と、互いにエミッタが接続されそれぞれのベースに論理
信号Ｂ、Ｂが供給されている一対のＮＰＮ トランジス
タ１０３゜１０４とを備えている。そして上記トランジ
スタ１０１ 、１０．９のコレクタが共通接続され、こ
の共通接続点はさらにａ点に接続されている。
の実施例回路では前記第３図に示す実施例回路内の入力
論理部３０の代りζこ、２つの論理信号Ａ、ＨのＯＲ論
理を得るための入力論理部、リヲを設けるようにしたも
のであり、その他の回路部分は第３図回路き同一の構成
になっている。上記入力論理部１００は、互いにエミッ
タが接続されそれぞれのベースに論理信号Ａ、Ａが供給
されている一対のＮＰＮ形トランジスタ１０１，１０２
と、互いにエミッタが接続されそれぞれのベースに論理
信号Ｂ、Ｂが供給されている一対のＮＰＮ トランジス
タ１０３゜１０４とを備えている。そして上記トランジ
スタ１０１ 、１０．９のコレクタが共通接続され、こ
の共通接続点はさらにａ点に接続されている。
またトランジスタ１０２のコレクタはｂ点に、トランジ
スタ１０４のコレクタは上記一対のトランジスタ１０１
，１９．２のエミッタ共通接続点にそれぞれ接続されて
いる。さらに上記一対のトランジスタ１０：４，１０４
のエミッタ共通接続点は、同期制御用のトランジスタ５
１のコレクタに接続されている。
スタ１０４のコレクタは上記一対のトランジスタ１０１
，１９．２のエミッタ共通接続点にそれぞれ接続されて
いる。さらに上記一対のトランジスタ１０：４，１０４
のエミッタ共通接続点は、同期制御用のトランジスタ５
１のコレクタに接続されている。
上記入力論理部１−先Ｊにおいて、同期信号ＣＫが′１
ルベルのときに論理信号Ｂが′１ルベル、ＢがＩＱルベ
ルであれば、ａ点、ｂ点の信号はそれぞれ′０ルベル、
′１′ レベルｌこ設定される。また論理信号Ｂ、Ｂが
′ＯＩレベル。
ルベルのときに論理信号Ｂが′１ルベル、ＢがＩＱルベ
ルであれば、ａ点、ｂ点の信号はそれぞれ′０ルベル、
′１′ レベルｌこ設定される。また論理信号Ｂ、Ｂが
′ＯＩレベル。
′１ルベルでかつ論理信号Ａ、Ａが′１′ レベル。
′Ｏ′ レベルのときにも、ａ点、ｂ点の信＊ Ｇ−Ｊ
それぞれ′０ルベル、！１ルベル このようにこの入力論理部Ｌ００では論理信号Ａ，Ｈの
ＯＲ論理信号をさらに反転したイ言号力（得られる。し
たがって第５図回路の等節回路は第６図に示すようにな
る。そしてこの実施例回路でも、従来のようにマスター
・スレーブ型７リツプフロツブとは独立して入力ＯＲゲ
ート回路を設ける場合よりも、素子数の削減、消費電流
の低減およびスイッチング速度の高速化を図ることがで
きる。
それぞれ′０ルベル、！１ルベル このようにこの入力論理部Ｌ００では論理信号Ａ，Ｈの
ＯＲ論理信号をさらに反転したイ言号力（得られる。し
たがって第５図回路の等節回路は第６図に示すようにな
る。そしてこの実施例回路でも、従来のようにマスター
・スレーブ型７リツプフロツブとは独立して入力ＯＲゲ
ート回路を設ける場合よりも、素子数の削減、消費電流
の低減およびスイッチング速度の高速化を図ることがで
きる。
なおこの発明は上記実施例に限定されるもσ）ではなく
種々の変形が可能である。たとえζず上記実施例回路で
は前置ゲートがＡＮＤ−ＯＲ構成でなる論理回路やＯＲ
ゲート回路である場合（こついて説明したが、これは他
の論理回路やゲート回路であってもよい。
種々の変形が可能である。たとえζず上記実施例回路で
は前置ゲートがＡＮＤ−ＯＲ構成でなる論理回路やＯＲ
ゲート回路である場合（こついて説明したが、これは他
の論理回路やゲート回路であってもよい。
以上説明したようにこの発明番こよれ（−１、ル仁来に
くらべて素子数が削減でき力）つＹ自費′市流もイ氏滅
することができる同期式論理回路を提供することができ
る。
くらべて素子数が削減でき力）つＹ自費′市流もイ氏滅
することができる同期式論理回路を提供することができ
る。
第１図は入力論理回路が設けられたクロック同期式のマ
スター・スレーブ型フリップ７０ツブのブロック図、第
２図は第１図回路をＥＣＬζこよって構成した場合の従
来の回路図、＠３図はこの発明の一実施例の構成を示し
、前記箋１図回路をＥＣＬによって構°成した場合の回
路図、第４図は第３図回路の作用を説明するためのタイ
ミング壬ヤード、第５図はこの発明の他の実施例の構成
を示す回路図、第６図は第５図の等価回路図である。 ２０・・・マスター側フリップ７０ツブ、３０。 １００・・・入力論理部、４０．８０・・・フリツプフ
ロツプ回路、５ Ｊ 、 ９ 、９・・・電流源、６０
・・・スレーフ側フリップフロップ、７０・・・トラン
スファゲート。
スター・スレーブ型フリップ７０ツブのブロック図、第
２図は第１図回路をＥＣＬζこよって構成した場合の従
来の回路図、＠３図はこの発明の一実施例の構成を示し
、前記箋１図回路をＥＣＬによって構°成した場合の回
路図、第４図は第３図回路の作用を説明するためのタイ
ミング壬ヤード、第５図はこの発明の他の実施例の構成
を示す回路図、第６図は第５図の等価回路図である。 ２０・・・マスター側フリップ７０ツブ、３０。 １００・・・入力論理部、４０．８０・・・フリツプフ
ロツプ回路、５ Ｊ 、 ９ 、９・・・電流源、６０
・・・スレーフ側フリップフロップ、７０・・・トラン
スファゲート。
Claims (1)
- それぞれのベースに位相が異なる同期信号が供給されか
つエミッタが互いに結合された第１゜第２のバイポーラ
トランジスタと、上記第１゜第２のバイポーラトランジ
スタのエミッタ結合点に結合される電流源回路と、互い
番こエミッタが結合されそれぞれのベースに論理入力信
号あるいはその反転信号が供給される一対のバイポーラ
トランジスタを複数組合せて構成されかつそのうちの一
対のバイポーラトランジスタのエミッタ結合点が上記第
１のバイポーラトランジスタのコレクタに結合される入
力論理部と、互いにエミッタが結合されかつ一方のベー
スを他方のコレクタに結合する如くベース・コレクタ間
が交差結合された第３．第４のバイポーラトランジスタ
からなる記憶部と、上記入力論理部および記憶部に対し
て共通に設けられる一対の負荷回路とを具備したことを
特徴とする同期式
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135401A JPS5925421A (ja) | 1982-08-03 | 1982-08-03 | 同期式論理回路 |
| US06/518,454 US4560888A (en) | 1982-08-03 | 1983-07-29 | High-speed ECL synchronous logic circuit with an input logic circuit |
| GB08320658A GB2125646B (en) | 1982-08-03 | 1983-08-01 | Ecl synchronous logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135401A JPS5925421A (ja) | 1982-08-03 | 1982-08-03 | 同期式論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925421A true JPS5925421A (ja) | 1984-02-09 |
Family
ID=15150854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135401A Pending JPS5925421A (ja) | 1982-08-03 | 1982-08-03 | 同期式論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4560888A (ja) |
| JP (1) | JPS5925421A (ja) |
| GB (1) | GB2125646B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62501322A (ja) * | 1984-11-07 | 1987-05-21 | プレツシ− オ−バ−シ−ズ リミテツド | 論理回路 |
| JPS62260419A (ja) * | 1986-04-24 | 1987-11-12 | テクトロニクス・インコ−ポレイテツド | 高速ラツチ・フリツプフロツプ |
| JPS63136822A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | 論理回路 |
Families Citing this family (27)
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|---|---|---|---|---|
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| JPS60144022A (ja) * | 1983-12-30 | 1985-07-30 | Hitachi Ltd | 差動形論理回路 |
| ATE56112T1 (de) * | 1984-05-16 | 1990-09-15 | Siemens Ag | Breitbandfrequenzteiler. |
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1982
- 1982-08-03 JP JP57135401A patent/JPS5925421A/ja active Pending
-
1983
- 1983-07-29 US US06/518,454 patent/US4560888A/en not_active Expired - Lifetime
- 1983-08-01 GB GB08320658A patent/GB2125646B/en not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2125646A (en) | 1984-03-07 |
| GB2125646B (en) | 1987-05-13 |
| US4560888A (en) | 1985-12-24 |
| GB8320658D0 (en) | 1983-09-01 |
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