JPS6271322A - Ｍｏｓ論理回路 - Google Patents
Ｍｏｓ論理回路Info
- Publication number
- JPS6271322A JPS6271322A JP60210014A JP21001485A JPS6271322A JP S6271322 A JPS6271322 A JP S6271322A JP 60210014 A JP60210014 A JP 60210014A JP 21001485 A JP21001485 A JP 21001485A JP S6271322 A JPS6271322 A JP S6271322A
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- JP
- Japan
- Prior art keywords
- mos
- output
- gate
- latch circuit
- circuit
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理回路に係り、特に大規模集積回路化Ｉこ好
適なＭＯＳ論理回路回路間する。
適なＭＯＳ論理回路回路間する。
従来のＭＯＳ論理回路３こおけるＤ形マスタースレーブ
・フリ、ラフ０．プは第１図に示す論理回路（集積回路
技術資料Ｃ２ＭＯＳ応用資料編〔東芝〕１９７９．７）
で実現されており、要素回路のクロックドＣＭＯＳイン
バータ１０は第２図の（ａｌまたは（ｂ）のように構成
されている。２つのインバータと４つのクロ、クドイン
バータでＤ形マスタース１ノーブ・フリップフロ、プが
構成されているが、大規模集積回路化に伴ない、少しで
も回路を小形にし構成素子数を低減することが重要な問
題となりている。
・フリ、ラフ０．プは第１図に示す論理回路（集積回路
技術資料Ｃ２ＭＯＳ応用資料編〔東芝〕１９７９．７）
で実現されており、要素回路のクロックドＣＭＯＳイン
バータ１０は第２図の（ａｌまたは（ｂ）のように構成
されている。２つのインバータと４つのクロ、クドイン
バータでＤ形マスタース１ノーブ・フリップフロ、プが
構成されているが、大規模集積回路化に伴ない、少しで
も回路を小形にし構成素子数を低減することが重要な問
題となりている。
本発明の目的は回路素子数を低減し、大規模集積回路化
に適したＭＯＳ論理回路を提供することにある。
に適したＭＯＳ論理回路を提供することにある。
上記の目的を達成するため、本発明ではクロ。
ラドＣＭＯＳインバータ１０の入力線をｐＭＯＳ゜ｎ
Ｍ ＯＳゲート独立１こ２本設け、また出力線を複数本
設けた。これによりフリップフロップ等のＭＯＳ論理回
路を従来より少ない素子数で実現できることがあきらか
どなった。
Ｍ ＯＳゲート独立１こ２本設け、また出力線を複数本
設けた。これによりフリップフロップ等のＭＯＳ論理回
路を従来より少ない素子数で実現できることがあきらか
どなった。
以下、本発明を実施例を用いて詳細に説明する。
第３図は本発明のＭＯＳ論理回路を用いてラッチ回路１
１あるいはフリ、プフロ、プ回路１１を構成した実施例
である。クロ、クドインバータ１２はａ点及びｂ点から
出力線を引出し、クロ。
１あるいはフリ、プフロ、プ回路１１を構成した実施例
である。クロ、クドインバータ１２はａ点及びｂ点から
出力線を引出し、クロ。
クドインバータ１３のｎＭＯＳ１４及び９ＭＯＳ１５の
ゲーにそれぞれ入力する。クロ、クドインバータ１３の
出力とクロックドインバータ１２の入力は結線されて、
ラッチ回路１１の入力端Ｐｎとなり、クロ、クドインバ
ータ１２の出力がラッチ回路の出力’ｆ”ｎ＋１となっ
ている。
ゲーにそれぞれ入力する。クロ、クドインバータ１３の
出力とクロックドインバータ１２の入力は結線されて、
ラッチ回路１１の入力端Ｐｎとなり、クロ、クドインバ
ータ１２の出力がラッチ回路の出力’ｆ”ｎ＋１となっ
ている。
ラッチ回路１１はクロックφがＬｏｗレベルのとき、入
力信号Ｐｎを取り込み、クロックφがＬｏｗレベルから
Ｈｉｇｈレベルｆこ立上がる瞬間Ｅこ入力信号Ｐｎを保
持し、これを反転して入力端に出力信号Ｐｎ＋１を出力
する。φがＨｉｇｈレベルの間、う、子回路１１は正帰
還動作により安定に信号Ｐｎを保持し、ｙ転信号Ｐｒ１
＋、を継続して出力する。次にφがＨｉｇｈレベルから
Ｌｏｗ レベルに変化すると、出力信号Ｐｆｉ１１はラ
ッチ回路１１から切離され、ラッチ回路１１は再び次の
入力信号を取込む。
力信号Ｐｎを取り込み、クロックφがＬｏｗレベルから
Ｈｉｇｈレベルｆこ立上がる瞬間Ｅこ入力信号Ｐｎを保
持し、これを反転して入力端に出力信号Ｐｎ＋１を出力
する。φがＨｉｇｈレベルの間、う、子回路１１は正帰
還動作により安定に信号Ｐｎを保持し、ｙ転信号Ｐｒ１
＋、を継続して出力する。次にφがＨｉｇｈレベルから
Ｌｏｗ レベルに変化すると、出力信号Ｐｆｉ１１はラ
ッチ回路１１から切離され、ラッチ回路１１は再び次の
入力信号を取込む。
このラッチ回路１１は入力端Ｐｎと出力端Ｐｆｉ１１が
分離されているため、信号Ｐｎが信号Ｐ。＋１へ面れた
り、競合したりする問題はない。またクロックφがＬＯ
ＷレベルがらＨｉ ２ｈ レベル１こ立上がり、正帰
還動作が行なわれるとき、出力信号ｐＨ＋１のラッチ回
路１１への駆動あるいは喉込みは入力信号Ｐｎのそれよ
り弱く、また遅いので出力信号”ｆｉｌｌでラッチ回路
を誤動作させる問題は生じない。
分離されているため、信号Ｐｎが信号Ｐ。＋１へ面れた
り、競合したりする問題はない。またクロックφがＬＯ
ＷレベルがらＨｉ ２ｈ レベル１こ立上がり、正帰
還動作が行なわれるとき、出力信号ｐＨ＋１のラッチ回
路１１への駆動あるいは喉込みは入力信号Ｐｎのそれよ
り弱く、また遅いので出力信号”ｆｉｌｌでラッチ回路
を誤動作させる問題は生じない。
１４図は本発明のラッチ回路１１の他の回路構成例であ
る。第３図のクロックドインバータ１３の代りｆこクロ
ックドインバータ１２Ａを用いてラッチを構成した、ク
ロ、クドインパータ１２Ｂのａ点及びｂ点から引き出さ
れた出力線は、クロ。
る。第３図のクロックドインバータ１３の代りｆこクロ
ックドインバータ１２Ａを用いてラッチを構成した、ク
ロ、クドインパータ１２Ｂのａ点及びｂ点から引き出さ
れた出力線は、クロ。
クドインバータ１２Ａの、ＭＯＳ １４人及びｐＭＯＳ
１５Ａのゲートにそれぞれ入力する。クロックドインバ
ータ１２人の出力とクロ、クドインバータ１２Ｂの入力
は結線されて、ラッチ回路１１の入力端Ｐｎとなり、ク
ロックドインバータ１２Ｂの出力がラッチ回路１１の出
力端Ｐｒｌ＋１となる。
１５Ａのゲートにそれぞれ入力する。クロックドインバ
ータ１２人の出力とクロ、クドインバータ１２Ｂの入力
は結線されて、ラッチ回路１１の入力端Ｐｎとなり、ク
ロックドインバータ１２Ｂの出力がラッチ回路１１の出
力端Ｐｒｌ＋１となる。
第４図のラッチ回路１１の動作は第３図のそれと同じで
あり、クロックφがＬｏｗレベルノトキ、入力信号Ｐｎ
を取込み、クロックφがＬＯＷレベルからＨｉｇｈレベ
ルに変上がる瞬間ｆこ入力信号Ｐｎを保持する。出力端
には入力信号Ｐｎのｊ転信号Ｐｎ＋１が現われる。次に
φがＨｉｇｈ ＩノベルからＬＯＷ＋／ベルに変化する
と、出力信号Ｐｎ＋□はラッチ回路１１から切離され、
ラッチ回路１１は再び新たな入力信号を取込む。
あり、クロックφがＬｏｗレベルノトキ、入力信号Ｐｎ
を取込み、クロックφがＬＯＷレベルからＨｉｇｈレベ
ルに変上がる瞬間ｆこ入力信号Ｐｎを保持する。出力端
には入力信号Ｐｎのｊ転信号Ｐｎ＋１が現われる。次に
φがＨｉｇｈ ＩノベルからＬＯＷ＋／ベルに変化する
と、出力信号Ｐｎ＋□はラッチ回路１１から切離され、
ラッチ回路１１は再び新たな入力信号を取込む。
第５図は本発明のう、子回路１１を他の回路を用いて構
成した実施例である。第３図のクロ、クドインパータ１
３の代りにクロック制御されるＭ ＯＳゲート付きのイ
ンバータ１６を用いてラッチ回路１１を構成する。クロ
ヅクドインバータ１２のａ点、ｂ点から引き出された出
力線は、インバータ１６のｎＭＯＳ１７、ｐＭＯＳ１
Ｂ（７）ゲート５こそれぞれ入力し、インバータ１６の
出力線はクロ、クドインバータ１２の入力に結線してう
、子回路１１を構成する。
成した実施例である。第３図のクロ、クドインパータ１
３の代りにクロック制御されるＭ ＯＳゲート付きのイ
ンバータ１６を用いてラッチ回路１１を構成する。クロ
ヅクドインバータ１２のａ点、ｂ点から引き出された出
力線は、インバータ１６のｎＭＯＳ１７、ｐＭＯＳ１
Ｂ（７）ゲート５こそれぞれ入力し、インバータ１６の
出力線はクロ、クドインバータ１２の入力に結線してう
、子回路１１を構成する。
インバータ１６はクロックφがＬｏｗレベルのとき、ｎ
ＭＯＳ１ｇ及びｐＭＯＳ２０がそれぞれオンするため、
ｎＭＯＳ１７及び９ＭＯＳ１Ｂがオフとなる。したがっ
て入力端Ｐｎは高インピーダンス状態となり、入力信号
Ｐｎがラッチ回路１１の入力、すなわちクロヅクドイン
バータ１２の入力に取込まれる。このとき、φ、φ駅こ
よりｎＭＯ３２１、ｐＭＯＳ２２ともオフしているため
、出力信号Ｐｎ＋Ｉはラッチ回路１１とは切離され、こ
れが取込まれることはない。次にクロックφがＬｏｗレ
ベルから、Ｈｉｇｈｔ／ベルに立上がる（！： ｎ Ｍ
Ｏ８１９，１） Ｍ ０８２０ ｃｔ オフ、ｎ Ｍ
Ｏ８２１、ｐＭＯＳ２２はオンとなり、ラッチ回路１
１は正帰還動作を開始し、入力信号Ｐｎを保持するに至
る。この結果出力端には信号Ｐｎの反転信号が現われる
。
ＭＯＳ１ｇ及びｐＭＯＳ２０がそれぞれオンするため、
ｎＭＯＳ１７及び９ＭＯＳ１Ｂがオフとなる。したがっ
て入力端Ｐｎは高インピーダンス状態となり、入力信号
Ｐｎがラッチ回路１１の入力、すなわちクロヅクドイン
バータ１２の入力に取込まれる。このとき、φ、φ駅こ
よりｎＭＯ３２１、ｐＭＯＳ２２ともオフしているため
、出力信号Ｐｎ＋Ｉはラッチ回路１１とは切離され、こ
れが取込まれることはない。次にクロックφがＬｏｗレ
ベルから、Ｈｉｇｈｔ／ベルに立上がる（！： ｎ Ｍ
Ｏ８１９，１） Ｍ ０８２０ ｃｔ オフ、ｎ Ｍ
Ｏ８２１、ｐＭＯＳ２２はオンとなり、ラッチ回路１
１は正帰還動作を開始し、入力信号Ｐｎを保持するに至
る。この結果出力端には信号Ｐｎの反転信号が現われる
。
ｆ４に、３図〜第５図のう、子回路１１は２つのクロッ
クドインバータで安定な動作を行なうことができ、しか
も入出力信号が競合する問題は生じない。
クドインバータで安定な動作を行なうことができ、しか
も入出力信号が競合する問題は生じない。
簡単な回路でＤ形フリフプフロップを構成することが可
能である。
能である。
第６図は本発明のＭＯＳ論理回路によるラッチ回路１１
を用いて、Ｄ形マスタースレーブ・７１Ｊツブフロツプ
２４を構成した実施例である。第１図に示した従来のＤ
形マスタースレーブ・フリ。
を用いて、Ｄ形マスタースレーブ・７１Ｊツブフロツプ
２４を構成した実施例である。第１図に示した従来のＤ
形マスタースレーブ・フリ。
プクリップの前段すなわちマスタ一部にう、子回路１１
を用いて全回路を構成している。クロックφの立上がり
で取込まれた入力信号りはφの立下りでラッチ回路１１
に保持され、後段すなわちスレーブ部２３に出力される
。更に次のφの立上りテスレーブ部２３はこの信号を保
持する。
を用いて全回路を構成している。クロックφの立上がり
で取込まれた入力信号りはφの立下りでラッチ回路１１
に保持され、後段すなわちスレーブ部２３に出力される
。更に次のφの立上りテスレーブ部２３はこの信号を保
持する。
第６図のＤ形マスタースレーブフリ、ブ７０゜プ２４は
従来の第１図のＤ形マスタースレーブフリっ・ブフロッ
プ２４に対して論理ゲートを１つ減らすことができる。
従来の第１図のＤ形マスタースレーブフリっ・ブフロッ
プ２４に対して論理ゲートを１つ減らすことができる。
大規模集積回路化において、回路規模あるいは素子数の
低減ｌこよる機能集積の向上、低消費電力化等で有利で
ある。
低減ｌこよる機能集積の向上、低消費電力化等で有利で
ある。
第７図は本発明のラッチ回路１１をトグルフリップフロ
ップ（Ｔフリップフロップ）に用いた実施例である。第
６図のＤ形マスタースレーブフリップフロップ２４の反
転出力信号Ｑを入力信号りに帰還し、Ｔフリップフリ、
プ２５を構成した。
ップ（Ｔフリップフロップ）に用いた実施例である。第
６図のＤ形マスタースレーブフリップフロップ２４の反
転出力信号Ｑを入力信号りに帰還し、Ｔフリップフリ、
プ２５を構成した。
クロックＴの立下がりで新しい信号が出力Ｑ、Ｑ′こ現
われ、クロックＴの立下りでＱ、Ｑは保持あるいは固定
される。
われ、クロックＴの立下りでＱ、Ｑは保持あるいは固定
される。
Ｔフリップフロ、プ２５は従来のＴフリップフロップ（
第１図のＤ形７リツプフロヅプのＱをＤに帰還した回路
）Ｉこ比較して論理ゲートを１つ減らすことができ、大
規模集積回路化に有利である。
第１図のＤ形７リツプフロヅプのＱをＤに帰還した回路
）Ｉこ比較して論理ゲートを１つ減らすことができ、大
規模集積回路化に有利である。
第８図は本発明のラッチ回路１１で構成したＴフリップ
フロ、プの他の実施例である。ラッチ回路１１を２段用
いて、Ｄ形マスタースレーブフリップフロップを構成し
、反転出力信号Ｑを入力信−ｊ３−ＤＩこ帰還してＴフ
リップフロップ２６を構成している。このＴフリップフ
ロップ２６は従来のＴフリップフロップｌこ比較して論
理ゲートを１つ減らすことができ、大規模集積回路化に
有利である。
フロ、プの他の実施例である。ラッチ回路１１を２段用
いて、Ｄ形マスタースレーブフリップフロップを構成し
、反転出力信号Ｑを入力信−ｊ３−ＤＩこ帰還してＴフ
リップフロップ２６を構成している。このＴフリップフ
ロップ２６は従来のＴフリップフロップｌこ比較して論
理ゲートを１つ減らすことができ、大規模集積回路化に
有利である。
第９図は本発明のう、子回路１１をシフトレジスタに用
いた実施例である。ラッチ回路１１の出力信号をインバ
ータ２７で反転し、これを次段のラッチ回路１１に入力
する。これを繰返して、１段のシフトレジスタを構成す
る。入力信号りはクロックφの立上り期間（０）に端子
Ｎｏに出力され、クロックφの立下り期間にラッチ回路
１１に保持される。またこのとき端子Ｎ１に出力される
。
いた実施例である。ラッチ回路１１の出力信号をインバ
ータ２７で反転し、これを次段のラッチ回路１１に入力
する。これを繰返して、１段のシフトレジスタを構成す
る。入力信号りはクロックφの立上り期間（０）に端子
Ｎｏに出力され、クロックφの立下り期間にラッチ回路
１１に保持される。またこのとき端子Ｎ１に出力される
。
同様の動作が順次行なわれて、入力信号りはクロックφ
の立上り期間（°ｎ）に端子Ｍｎに出力され、立下り期
間（ｎ＋１）で保持される。したがってφ（０）で取込
まれたアークＤは−Ｔ期間の後にｎ段目のう、子回路１
１から出力されることにｆ、Ｋ ７３゜第９図のシフト
レジスタは従来のＤ形マスタースレーブフリ、プフロッ
プ（第１図）を用いた場合ｌこ比較して論理ゲートある
いは素子数を１以下にすることができ、大規模集積回路
化に有利である。本発明のラッチ回路１１は従来のクロ
ックドＣＭＯＳインバータで実現でき、集積回路化の設
計も容易である。
の立上り期間（°ｎ）に端子Ｍｎに出力され、立下り期
間（ｎ＋１）で保持される。したがってφ（０）で取込
まれたアークＤは−Ｔ期間の後にｎ段目のう、子回路１
１から出力されることにｆ、Ｋ ７３゜第９図のシフト
レジスタは従来のＤ形マスタースレーブフリ、プフロッ
プ（第１図）を用いた場合ｌこ比較して論理ゲートある
いは素子数を１以下にすることができ、大規模集積回路
化に有利である。本発明のラッチ回路１１は従来のクロ
ックドＣＭＯＳインバータで実現でき、集積回路化の設
計も容易である。
本発明によれば、Ｄ形マスタースレーブ７す。
プフロ、ブやＴフリツプフロツプ、シフトレジスタ等を
簡単な回路構成、少ない論理ゲートで実現でき、低消費
電力で高集積度化を達成できるなど、集積回路化の効率
向上、経済性などで％ｌこ効果が大である。
簡単な回路構成、少ない論理ゲートで実現でき、低消費
電力で高集積度化を達成できるなど、集積回路化の効率
向上、経済性などで％ｌこ効果が大である。
ｉ＠１図は従来のＤ形マスタースレーブフリップフロヴ
プの回路構成を示す図、第２図はクロ、クドＣＭＯＳイ
ンバータの回路構成を示す図、第３図、ｆｓ４図、第５
図は本発明のＭＯＳ論理回路によるラッチ回路の構成を
示す図、５に６図は本発明のラッチ回路を用いたＤ形マ
スタースレーブフリ、ブフロ、プを示す図、第７図５ｆ
８８図はＴフリ、プフロップを示す図、第９図はシフト
レジスタの回路構成を示す図である。 符号の説明 １０・・・クロ、クドインバータ、１１・・・ラッチ回
路、１２．１３・・・クロ、クドインパータ、１４゜１
７．１９．２２−ｎＭＯＳ，１５，１８，２０゜２１・
・・ｐ Ｍ ＯＳ ｓ １８・・・インバータ、２３
・・・ラッチ、２４・・・Ｄ形マスタースレーブフリ、
フフロップ、２５．２６・・・Ｔフリツプフロップ、２
７・・・インバータ。 代理人 弁理士 小 川 勝 男 第１圀 で２図 第４目 暮Ｊ′国 ２乙
プの回路構成を示す図、第２図はクロ、クドＣＭＯＳイ
ンバータの回路構成を示す図、第３図、ｆｓ４図、第５
図は本発明のＭＯＳ論理回路によるラッチ回路の構成を
示す図、５に６図は本発明のラッチ回路を用いたＤ形マ
スタースレーブフリ、ブフロ、プを示す図、第７図５ｆ
８８図はＴフリ、プフロップを示す図、第９図はシフト
レジスタの回路構成を示す図である。 符号の説明 １０・・・クロ、クドインバータ、１１・・・ラッチ回
路、１２．１３・・・クロ、クドインパータ、１４゜１
７．１９．２２−ｎＭＯＳ，１５，１８，２０゜２１・
・・ｐ Ｍ ＯＳ ｓ １８・・・インバータ、２３
・・・ラッチ、２４・・・Ｄ形マスタースレーブフリ、
フフロップ、２５．２６・・・Ｔフリツプフロップ、２
７・・・インバータ。 代理人 弁理士 小 川 勝 男 第１圀 で２図 第４目 暮Ｊ′国 ２乙
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つのｎチャネル形ＭＯＳトランジスタ
とｐチャネル形ＭＯＳトランジスタを電源端間に直列接
続して成るＣＭＯＳゲートにおいて、該ｎチャネル形Ｍ
ＯＳトランジスタおよび該ｐチャネル形ＭＯＳトランジ
スタの間に、クロツクでオン、オフ制御される少なくと
も１つのｎチャネル形ＭＯＳトランジスタとｐチャネル
形ＭＯＳトランジスタを直列に挿入した第１のＭＯＳゲ
ートと、該ＣＭＯＳゲートにおいて、該ｎチャネル形Ｍ
ＯＳトランジスタおよび該ｐチャネル形ＭＯＳトランジ
スタの電源端との間に、クロックでオン、オフ制御され
る少なくとも１つのｎチャネル形ＭＯＳトランジスタと
ｐチャネル形ＭＯＳトランジスタをそれぞれ直列に挿入
した第２のＭＯＳゲートから成り、該第１のＭＯＳゲー
トにおけるＣＭＯＳゲートの入力端と該第２のＭＯＳゲ
ートにおけるＣＭＯＳゲートの出力端を結び、該第１の
ＭＯＳゲートにおける該クロックでオン、オフ制御され
るｎチャネル形ＭＯＳトランジスタと該ｎチャネル形Ｍ
ＯＳトランジスタの接続点を該第２のＭＯＳゲートにお
ける該ｎチャネル形ＭＯＳトランジスタのゲート電極に
接続し、該第１のＭＯＳゲートにおける該クロックでオ
ン、オフ制御されるｐチャネル形ＭＯＳトランジスタと
該ｐチャネル形ＭＯＳトランジスタの接続点を額第２の
ＭＯＳゲートにおける該ｐチャネル形ＭＯＳトランジス
タのゲート電極に接続し、該第１のＭＯＳゲートにおけ
るＣＭＯＳゲートの入力端及び出力端をそれぞれ入力端
子、出力端子としたことを特徴とするＭＯＳ論理回路。 ２、特許請求の範囲第１項記載のＭＯＳ論理回路におい
て、上記第２のＭＯＳゲートを上記第１のＭＯＳゲート
で構成したことを特徴とするＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210014A JPS6271322A (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210014A JPS6271322A (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271322A true JPS6271322A (ja) | 1987-04-02 |
Family
ID=16582396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210014A Pending JPS6271322A (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271322A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183211A (ja) * | 1988-01-18 | 1989-07-21 | Sharp Corp | 信号保持回路 |
| JPH0548401A (ja) * | 1991-08-21 | 1993-02-26 | Nec Ic Microcomput Syst Ltd | データラツチ回路 |
| US5867049A (en) * | 1996-11-21 | 1999-02-02 | Sun Microsystems, Inc. | Zero setup time flip flop |
| KR100305710B1 (ko) * | 1999-08-03 | 2001-09-29 | 정명식 | 고속출력변환 기능을 가지는 전류감지형 씨모스 플립플롭 |
| US7243642B2 (en) | 2001-09-18 | 2007-07-17 | Yanmar Co., Ltd. | Breather device of engine |
| JP2009122600A (ja) * | 2007-11-19 | 2009-06-04 | Seiko Epson Corp | 電気泳動表示装置、及び電子機器 |
| US10774703B2 (en) | 2016-10-28 | 2020-09-15 | Toyota Boshoku Kabushiki Kaisha | Oil mist separator |
-
1985
- 1985-09-25 JP JP60210014A patent/JPS6271322A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183211A (ja) * | 1988-01-18 | 1989-07-21 | Sharp Corp | 信号保持回路 |
| JPH0548401A (ja) * | 1991-08-21 | 1993-02-26 | Nec Ic Microcomput Syst Ltd | データラツチ回路 |
| US5867049A (en) * | 1996-11-21 | 1999-02-02 | Sun Microsystems, Inc. | Zero setup time flip flop |
| KR100305710B1 (ko) * | 1999-08-03 | 2001-09-29 | 정명식 | 고속출력변환 기능을 가지는 전류감지형 씨모스 플립플롭 |
| US7243642B2 (en) | 2001-09-18 | 2007-07-17 | Yanmar Co., Ltd. | Breather device of engine |
| JP2009122600A (ja) * | 2007-11-19 | 2009-06-04 | Seiko Epson Corp | 電気泳動表示装置、及び電子機器 |
| US10774703B2 (en) | 2016-10-28 | 2020-09-15 | Toyota Boshoku Kabushiki Kaisha | Oil mist separator |
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