JPH01183211A - 信号保持回路 - Google Patents
信号保持回路Info
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- JPH01183211A JPH01183211A JP63007792A JP779288A JPH01183211A JP H01183211 A JPH01183211 A JP H01183211A JP 63007792 A JP63007792 A JP 63007792A JP 779288 A JP779288 A JP 779288A JP H01183211 A JPH01183211 A JP H01183211A
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- 230000006378 damage Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データラッチ回路、レジスタ回路等を構成
する信号保持回路に関するものである。
する信号保持回路に関するものである。
［従来の技術］
第３図は、従来の信号保持回路の構成を示す回路図であ
る。
る。
この信号保持回路は、ラッチ回路３およびクロック信号
発生回路４から構成されている。ラッチ回路３は、２つ
のクロックドインバータ３１，３２．１つのインバータ
３３、データ入力端子３４およびデータ出力端子３５を
含む。クロックドインバータ３１の入力端子はデータ入
力端子３４に接続され、クロックドインバータ３１の出
力端子はインバータ３３の入力端子およびクロックドイ
ンバータ３２の出力端子に接続されている。また、イン
バータ３３の出力端子およびクロックドインバータ３２
の入力端子はデータ出力端子３５に接続されている。一
方、クロック信号発生回路４は、インバータ４１および
クロック信号入力端子４２を含む。クロック信号入力端
子４２は、クロックドインバータ３１のクロック端子に
接続され、かつインバータ４１を介してクロックドイン
バータ３２のクロック端子に接続されている。
発生回路４から構成されている。ラッチ回路３は、２つ
のクロックドインバータ３１，３２．１つのインバータ
３３、データ入力端子３４およびデータ出力端子３５を
含む。クロックドインバータ３１の入力端子はデータ入
力端子３４に接続され、クロックドインバータ３１の出
力端子はインバータ３３の入力端子およびクロックドイ
ンバータ３２の出力端子に接続されている。また、イン
バータ３３の出力端子およびクロックドインバータ３２
の入力端子はデータ出力端子３５に接続されている。一
方、クロック信号発生回路４は、インバータ４１および
クロック信号入力端子４２を含む。クロック信号入力端
子４２は、クロックドインバータ３１のクロック端子に
接続され、かつインバータ４１を介してクロックドイン
バータ３２のクロック端子に接続されている。
クロック入力端子４２に与えられるクロック信号ＣＬが
クロックドインバータ３１に与えられ、その反転信号が
反転クロック信号ＣＬとしてクロックドインバータ３２
に与えられる。クロック信号ＣＬがｒＨＪレベルのとき
は、クロックドインバータ３１が動作する。これにより
、クロックドインバータ３１は、データ入力端子３４に
与えられる入力データＤＩ Ｎを反転させてインバータ
３３に与え、さらにそのデータをインバータ３３が反転
させてデータ出力端子３５に与える。すなわち、データ
入力端子３５に与えられる入力データＤ１．がデータ出
力端子３５に転送される。このとき、反転クロック信号
ＣＬはｒＬＪレベルとなっているので、クロックドイン
バータ３２は高インピーダンス状態となっている。
クロックドインバータ３１に与えられ、その反転信号が
反転クロック信号ＣＬとしてクロックドインバータ３２
に与えられる。クロック信号ＣＬがｒＨＪレベルのとき
は、クロックドインバータ３１が動作する。これにより
、クロックドインバータ３１は、データ入力端子３４に
与えられる入力データＤＩ Ｎを反転させてインバータ
３３に与え、さらにそのデータをインバータ３３が反転
させてデータ出力端子３５に与える。すなわち、データ
入力端子３５に与えられる入力データＤ１．がデータ出
力端子３５に転送される。このとき、反転クロック信号
ＣＬはｒＬＪレベルとなっているので、クロックドイン
バータ３２は高インピーダンス状態となっている。
そして、クロック信号ＣＬがｒＬＪレベルになると、反
転クロック信号ＣＬがｒＨＪレベルとなるので、クロッ
クドインバータ３２が動作する。
転クロック信号ＣＬがｒＨＪレベルとなるので、クロッ
クドインバータ３２が動作する。
これにより、インバータ３３およびクロックドインバー
タ３２がラッチ回路として働き、データ出力端子３５に
与えられている出力データＤ。ＵＶを保持する。このと
き、クロックドインバータ３１は高インピーダンス状態
となっている。
タ３２がラッチ回路として働き、データ出力端子３５に
与えられている出力データＤ。ＵＶを保持する。このと
き、クロックドインバータ３１は高インピーダンス状態
となっている。
［発明が解決しようとする課Ｈ
上記の信号保持回路においては、クロック信号ＣＬをイ
ンバータにより反転させることによって反転クロック信
号ＣＬを得ているので、第４図に示すように、この反転
クロック信号でτは、クロック信号ＣＬの立上がりより
インバータの分だけ遅延して立下がり、クロック信号Ｃ
Ｌの立下がりよりインバータの分だけ遅延して立上がる
。このため、クロック信号ＣＬがｒＬＪレベルである期
間と反転クロック信号ＣＬがｒＨＪレベルである期間と
が互いに重なり合う期間Ｔ１が生じることになる。この
期間Ｔ１においては、クロックドインバータ３１とクロ
ックドインバータ３２とが共に動作し、クロックドイン
バータ３１の出力とクロックドインバータ３２の出力と
が互いに衝突する。この場合、転送データおよび保持デ
ータの確定時間に対してデータの転送時間および保持時
間が十分長ければ問題とはならないが、データの転送速
度が増してくると、データ破壊を起こしたりラッチミス
を起こす可能性がある。
ンバータにより反転させることによって反転クロック信
号ＣＬを得ているので、第４図に示すように、この反転
クロック信号でτは、クロック信号ＣＬの立上がりより
インバータの分だけ遅延して立下がり、クロック信号Ｃ
Ｌの立下がりよりインバータの分だけ遅延して立上がる
。このため、クロック信号ＣＬがｒＬＪレベルである期
間と反転クロック信号ＣＬがｒＨＪレベルである期間と
が互いに重なり合う期間Ｔ１が生じることになる。この
期間Ｔ１においては、クロックドインバータ３１とクロ
ックドインバータ３２とが共に動作し、クロックドイン
バータ３１の出力とクロックドインバータ３２の出力と
が互いに衝突する。この場合、転送データおよび保持デ
ータの確定時間に対してデータの転送時間および保持時
間が十分長ければ問題とはならないが、データの転送速
度が増してくると、データ破壊を起こしたりラッチミス
を起こす可能性がある。
この発明の目的は、高速動作してもデータ破壊やラッチ
ミスを生じない信号保持回路を提供することである。
ミスを生じない信号保持回路を提供することである。
［課題を解決するための手段］
この発明に係る信号保持回路は、制御信号に応答して信
号の転送および保持を行なうものであって、第１の論理
回路手段、第２の論理回路手段、入力端子、出力端子、
転送手段および保持手段を備える。
号の転送および保持を行なうものであって、第１の論理
回路手段、第２の論理回路手段、入力端子、出力端子、
転送手段および保持手段を備える。
第１の論理回路手段は、制御信号および第２の論理回路
手段の出力信号を受け、それらの信号が所定の論理レベ
ルである場合に第１の論理レベルの出力信号を導出し、
他の場合には第２の論理レベルの出力信号を導出するも
のである。第２の論理回路手段は、制御信号の反転信号
および第１の論理回路手段の出力信号を受け、それらの
信号が所定の論理レベルである場合に第１の論理レベル
の出力信号を導出し、他の場合には第２の論理レベルの
出力信号を導出するものである。
手段の出力信号を受け、それらの信号が所定の論理レベ
ルである場合に第１の論理レベルの出力信号を導出し、
他の場合には第２の論理レベルの出力信号を導出するも
のである。第２の論理回路手段は、制御信号の反転信号
および第１の論理回路手段の出力信号を受け、それらの
信号が所定の論理レベルである場合に第１の論理レベル
の出力信号を導出し、他の場合には第２の論理レベルの
出力信号を導出するものである。
また、転送手段は、第１の論理回路手段からの第１の論
理レベルの出力信号に応答して、入力端子に与えられる
信号を出力端子に転送するものである。保持手段は、第
２の論理回路手段からの第１の論理レベルの出力信号に
応答して、出力端子に転送された信号を保持するもので
ある。
理レベルの出力信号に応答して、入力端子に与えられる
信号を出力端子に転送するものである。保持手段は、第
２の論理回路手段からの第１の論理レベルの出力信号に
応答して、出力端子に転送された信号を保持するもので
ある。
［作用］
まず、制御信号および第２の論理回路手段の出力信号が
所定の論理レベルである場合には、第１の論理回路手段
の出力信号は第１の論理レベルとなる。これにより、転
送手段が動作し、入力端子に与えられる信号を出力端子
に転送する。このとき、第２の論理回路手段の出力信号
は第２の論理レベルとなっており、保持手段は動作しな
い。
所定の論理レベルである場合には、第１の論理回路手段
の出力信号は第１の論理レベルとなる。これにより、転
送手段が動作し、入力端子に与えられる信号を出力端子
に転送する。このとき、第２の論理回路手段の出力信号
は第２の論理レベルとなっており、保持手段は動作しな
い。
次に、制御信号が反転すると、第１の論理回路手段の出
力信号は第２の論理レベルとなり、転送手段の動作が停
止する。そして、第２の論理回路手段による遅延時間の
後、第２の論理回路手段の出力信号が第１の論理レベル
となる。これにより、保持手段が動作し、出力端子に転
送された信号を保持する。
力信号は第２の論理レベルとなり、転送手段の動作が停
止する。そして、第２の論理回路手段による遅延時間の
後、第２の論理回路手段の出力信号が第１の論理レベル
となる。これにより、保持手段が動作し、出力端子に転
送された信号を保持する。
さらに、制御信号が反転すると、第２の論理回路手段の
出力信号は第２の論理レベルとなり、保持手段の動作が
停止する。そして、第１の論理回路手段による遅延時間
の後、第１の論理回路手段の出力信号が′Ｍ４１の論理
レベルとなる。これにより、転送手段が動作し、入力端
子に与えられている信号を出力端子に転送する。
出力信号は第２の論理レベルとなり、保持手段の動作が
停止する。そして、第１の論理回路手段による遅延時間
の後、第１の論理回路手段の出力信号が′Ｍ４１の論理
レベルとなる。これにより、転送手段が動作し、入力端
子に与えられている信号を出力端子に転送する。
このように、第１の論理回路手段の出力信号が第１の論
理レベルになる期間と第２の論理回路手段の出力信号が
第１の論理レベルになる期間とは全く重ならないので、
転送手段と保持手段とが同時に動作することはない。
理レベルになる期間と第２の論理回路手段の出力信号が
第１の論理レベルになる期間とは全く重ならないので、
転送手段と保持手段とが同時に動作することはない。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。
第１図は、この発明の一実施例による信号保持回路の構
成を示す回路図である。
成を示す回路図である。
この信号保持回路は、ラッチ回路１と制御信号発生回路
２とからなる。ラッチ回路１は、２つのクロックドイン
バータ１１．１２、インバータ１３、データ入力端子１
４およびデータ出力端子を含む。クロックドインバータ
１１の入力端子はデータ入力端子１４に接続され、出力
端子はノードＡに接続されている。また、ノードＡはイ
ンバータ１３の入力端子およびクロックドインバータ１
２の出力端子に接続され、インバータ１３の出力端子お
よびクロックドインバータ１２の入力端子はデータ出力
端子１５に接続されている。
２とからなる。ラッチ回路１は、２つのクロックドイン
バータ１１．１２、インバータ１３、データ入力端子１
４およびデータ出力端子を含む。クロックドインバータ
１１の入力端子はデータ入力端子１４に接続され、出力
端子はノードＡに接続されている。また、ノードＡはイ
ンバータ１３の入力端子およびクロックドインバータ１
２の出力端子に接続され、インバータ１３の出力端子お
よびクロックドインバータ１２の入力端子はデータ出力
端子１５に接続されている。
クロックドインバータ１１は、２つのＰチャネルＭＯ８
ＦＥＴＱＩ、Ｑ２および２つのＮチャネルＭＯＳＦＥＴ
Ｑ３．Ｑ４からなる。電源端子とノードＡとの間にＭＯ
ＳＦＥＴＱＩおよびＱ２が直列に接続され、ノードＡと
接地端子との間にＭＯＳＦＥＴＱ３およびＱ４が直列に
接続されている。ＭＯＳＦＥＴＱ２およびＱ３のゲート
はデータ入力端子１４に接続されている。ＭＯＳＦＥＴ
Ｑ１のゲートには後述する制御信号Ｐ１が与えられ、Ｍ
ＯＳＦＥＴＱ４のゲートには後述する制御信号Ｎ１が与
えられる。
ＦＥＴＱＩ、Ｑ２および２つのＮチャネルＭＯＳＦＥＴ
Ｑ３．Ｑ４からなる。電源端子とノードＡとの間にＭＯ
ＳＦＥＴＱＩおよびＱ２が直列に接続され、ノードＡと
接地端子との間にＭＯＳＦＥＴＱ３およびＱ４が直列に
接続されている。ＭＯＳＦＥＴＱ２およびＱ３のゲート
はデータ入力端子１４に接続されている。ＭＯＳＦＥＴ
Ｑ１のゲートには後述する制御信号Ｐ１が与えられ、Ｍ
ＯＳＦＥＴＱ４のゲートには後述する制御信号Ｎ１が与
えられる。
また、クロックドインバータ１２は、２つのＰチャネル
ＭＯ３ＦＥＴＱ５．Ｑ６および２つのＮチャネルＭＯ３
ＦＥＴＱ７．Ｑ８からなる。電源端子とノードＡとの間
にＭＯＳＦＥＴＱ５およびＱ６が直列に接続され、ノー
ドＡと接地端子との間にＭＯＳＦＥＴＱ７およびＱ８が
直列に接続されている。ＭＯＳＦＥＴＱ６およびＱ７の
ゲートはデータ出力端子１５に接続されている。ＭＯＳ
ＦＥＴＱ５のゲートには後述する制御信号Ｐ２が与えら
れ、ＭＯＳＦＥＴＱ８のゲートには後述する制御信号Ｎ
２が与えられる。
ＭＯ３ＦＥＴＱ５．Ｑ６および２つのＮチャネルＭＯ３
ＦＥＴＱ７．Ｑ８からなる。電源端子とノードＡとの間
にＭＯＳＦＥＴＱ５およびＱ６が直列に接続され、ノー
ドＡと接地端子との間にＭＯＳＦＥＴＱ７およびＱ８が
直列に接続されている。ＭＯＳＦＥＴＱ６およびＱ７の
ゲートはデータ出力端子１５に接続されている。ＭＯＳ
ＦＥＴＱ５のゲートには後述する制御信号Ｐ２が与えら
れ、ＭＯＳＦＥＴＱ８のゲートには後述する制御信号Ｎ
２が与えられる。
制御信号Ｐ１がｒＬＪレベル、制御信号Ｎ１がｒＨＪレ
ベルのときには、ＭＯ３ＦＥＴＱ１お、Ｊｌ。
ベルのときには、ＭＯ３ＦＥＴＱ１お、Ｊｌ。
びＱ４がオンし、ＭＯＳＦＥＴＱ２およびＱ３がインバ
ータとして動作する。したがって、データ入力端子１４
に与えられる入力データＤＩＮはクロックドインバータ
１１により反転されてノードＡに出力される。そして、
ノードＡに与えられたデータはインバータ１３により反
転されてデータ出力端子１５から出力データＤ。ＬＩＴ
として出力される。逆に、制御信号Ｐ１がｒＨＪレベル
、制御信号Ｎ１がｒＬＪレベルのときには、ＭＯ３ＦＥ
ＴＱ１およびＱ４がオフするため、クロックドインバー
タ１１は高インピーダンス状態となる。
ータとして動作する。したがって、データ入力端子１４
に与えられる入力データＤＩＮはクロックドインバータ
１１により反転されてノードＡに出力される。そして、
ノードＡに与えられたデータはインバータ１３により反
転されてデータ出力端子１５から出力データＤ。ＬＩＴ
として出力される。逆に、制御信号Ｐ１がｒＨＪレベル
、制御信号Ｎ１がｒＬＪレベルのときには、ＭＯ３ＦＥ
ＴＱ１およびＱ４がオフするため、クロックドインバー
タ１１は高インピーダンス状態となる。
一方、制御信号Ｐ２がｒＬＪレベル、制御信号Ｎ２がｒ
ＨＪレベルのときには、ＭＯ８ＦＥＴＱ５およびＱ８が
オンし、ＭＯＳＦＥＴＱ６およびＱ７がインバータとし
て動作する。したがって、インバータ１３およびクロッ
クドインバータ１２がデータ出力端子１５に与えられる
出力データＤ。υＴをラッチする。逆に制御信号Ｐ２が
ｒＨＪレベル、制御信号Ｎ２がｒＬＪレベルのときには
、ＭＯＳＦＥＴＱ５およびＱ８がオフするため、クロッ
クドインバータ１２は高インピーダンス状態となる。
ＨＪレベルのときには、ＭＯ８ＦＥＴＱ５およびＱ８が
オンし、ＭＯＳＦＥＴＱ６およびＱ７がインバータとし
て動作する。したがって、インバータ１３およびクロッ
クドインバータ１２がデータ出力端子１５に与えられる
出力データＤ。υＴをラッチする。逆に制御信号Ｐ２が
ｒＨＪレベル、制御信号Ｎ２がｒＬＪレベルのときには
、ＭＯＳＦＥＴＱ５およびＱ８がオフするため、クロッ
クドインバータ１２は高インピーダンス状態となる。
また、制御信号発生回路２は、インバータ２１〜２７、
ＮＡＮＤ回路２８．２９および制御信号入力端子３０か
らなる。制御信号入力端子３０は、ＮＡＮＤ回路２９の
一方の入力端子に接続され、かつ、インバータ２１を介
してＮＡＮＤ回路の一方の入力端子に接続されている。
ＮＡＮＤ回路２８．２９および制御信号入力端子３０か
らなる。制御信号入力端子３０は、ＮＡＮＤ回路２９の
一方の入力端子に接続され、かつ、インバータ２１を介
してＮＡＮＤ回路の一方の入力端子に接続されている。
ＮＡＮＤ回路２８の出力端子はインバータ２２．２３を
介してノードＢに接続され、ＮＡＮＤ回路２９の出力端
子はインバータ２４．２５を介してノードＣに接続され
ている。また、ノードＢはＮＡＮＤ回路２９の他方の入
力端子に接続され、ノードＣはＮＡＮＤ回路２８の他方
の入力端子に接続されている。
介してノードＢに接続され、ＮＡＮＤ回路２９の出力端
子はインバータ２４．２５を介してノードＣに接続され
ている。また、ノードＢはＮＡＮＤ回路２９の他方の入
力端子に接続され、ノードＣはＮＡＮＤ回路２８の他方
の入力端子に接続されている。
さらに、ノードＢにはインバータ２６が接続され、ノー
ドＣにはインバータ２７が接続されている。
ドＣにはインバータ２７が接続されている。
ノードＢから制御信号Ｐ１が出力され、インバータ２６
から制御信号Ｎ１が出力される。また、ノードＣから制
御信号Ｐ２が出力され、インバータ２７から制御信号Ｎ
２が出力される。制御信号入力端子３０には、制御信号
ＣＬが与えられる。
から制御信号Ｎ１が出力される。また、ノードＣから制
御信号Ｐ２が出力され、インバータ２７から制御信号Ｎ
２が出力される。制御信号入力端子３０には、制御信号
ＣＬが与えられる。
次に、第１図の信号保持回路の動作を第２図のタイミン
グチャートを用いて説明する。
グチャートを用いて説明する。
ｔｌの時点で制御信号入力端子３０に与えられる制御信
号ＣＬがｒＬＪレベルであると、ＮＡＮＤ回１１２９の
一方の入力がｒＬＪレベルとなるので、ＮＡＮＤ回路２
９の出力はｒＨＪレベルとなり、ノードＣの電位はｒＨ
Ｊレベルとなる。したがって、制御信号Ｐ２はｒＨＪレ
ベル、制御信号Ｎ２はｒＬＪレベルとなる。そして、Ｎ
ＡＮＤ回路２８の入力は両方ともｒＨＪレベルとなるの
で、ＮＡＮＤ回路２８の出力はｒＬＪレベルとなり、ノ
ードＢの電位はｒＬＪレベルとなる。したがって、制御
信号Ｐ１はｒＬＪレベル、制御信号Ｎ１はｒＨＪレベル
となる。これにより、クロックドインバータ１１が動作
し、クロックドインバータ１２が高インピーダンス状態
となるので、データ入力端子１４に与えられる入力デー
タＤＩＮがデータ出力端子１５に転送される。
号ＣＬがｒＬＪレベルであると、ＮＡＮＤ回１１２９の
一方の入力がｒＬＪレベルとなるので、ＮＡＮＤ回路２
９の出力はｒＨＪレベルとなり、ノードＣの電位はｒＨ
Ｊレベルとなる。したがって、制御信号Ｐ２はｒＨＪレ
ベル、制御信号Ｎ２はｒＬＪレベルとなる。そして、Ｎ
ＡＮＤ回路２８の入力は両方ともｒＨＪレベルとなるの
で、ＮＡＮＤ回路２８の出力はｒＬＪレベルとなり、ノ
ードＢの電位はｒＬＪレベルとなる。したがって、制御
信号Ｐ１はｒＬＪレベル、制御信号Ｎ１はｒＨＪレベル
となる。これにより、クロックドインバータ１１が動作
し、クロックドインバータ１２が高インピーダンス状態
となるので、データ入力端子１４に与えられる入力デー
タＤＩＮがデータ出力端子１５に転送される。
次に、ｔ２の時点で制御信号ＣＬがｒＨＪレベルに立上
がると、ＮＡＮＤ回路２８の一方の入力が「Ｌ」レベル
になり、ＮＡＮＤ回路２９の一方の入力がｒＨＪレベル
となる。これにより、ＮＡＮＤ回路２８の出力がｒＨＪ
レベルとなり、インバータ２２および２３の分だけ遅延
してノードＢの電位がｒＨＪレベルに立上がる。したが
って、制御信号Ｐ１がｒＨＪレベルに立上がった後、制
御信号Ｎ１がｒＬＪレベルに立下がる。これにより、ク
ロックドインバータ１１が高インピーダンス状態となる
。また、ノードＢの電位がｒＨＪレベルに立上がること
により、ＮＡＮＤ回路２９の他方の入力がｒＨＪレベル
となる。このため、ＮＡＮＤ回路２９の出力がｒＬＪレ
ベルとなり、インバター２４．２５の分だけ遅延してノ
ードＣの電位がｒＬＪレベルに立下がる。すなわち、制
御信号Ｐ１がｒＨＪレベルに立上がってから遅延時間Ｔ
の後に制御信号Ｐ２がｒＬＪレベルに立下がり、制御信
号Ｎ２がｒＨＪレベルに立上がる。これにより、クロッ
クドインバータ１２が動作し、データ出力端子１５の出
力データＤＯＩＪＴをラッチする。このように、遅延時
間Ｔの期間はクロックドインバータ１１および１２は両
方ともオフ状態となる。
がると、ＮＡＮＤ回路２８の一方の入力が「Ｌ」レベル
になり、ＮＡＮＤ回路２９の一方の入力がｒＨＪレベル
となる。これにより、ＮＡＮＤ回路２８の出力がｒＨＪ
レベルとなり、インバータ２２および２３の分だけ遅延
してノードＢの電位がｒＨＪレベルに立上がる。したが
って、制御信号Ｐ１がｒＨＪレベルに立上がった後、制
御信号Ｎ１がｒＬＪレベルに立下がる。これにより、ク
ロックドインバータ１１が高インピーダンス状態となる
。また、ノードＢの電位がｒＨＪレベルに立上がること
により、ＮＡＮＤ回路２９の他方の入力がｒＨＪレベル
となる。このため、ＮＡＮＤ回路２９の出力がｒＬＪレ
ベルとなり、インバター２４．２５の分だけ遅延してノ
ードＣの電位がｒＬＪレベルに立下がる。すなわち、制
御信号Ｐ１がｒＨＪレベルに立上がってから遅延時間Ｔ
の後に制御信号Ｐ２がｒＬＪレベルに立下がり、制御信
号Ｎ２がｒＨＪレベルに立上がる。これにより、クロッ
クドインバータ１２が動作し、データ出力端子１５の出
力データＤＯＩＪＴをラッチする。このように、遅延時
間Ｔの期間はクロックドインバータ１１および１２は両
方ともオフ状態となる。
次に、ｔ３の時点で制御信号ＣＬがｒＬＪレベルに立下
がると、上記の場合と全く逆の動作が行なわれ、制御信
号Ｐ２がｒＨＪレベルに立上がり制御信号Ｎ２がｒＬＪ
レベルに立下がってから、遅延時間Ｔの後に制御信号Ｐ
１がｒＬＪレベルに立下がり制御信号Ｎ１が「Ｈ」レベ
ルに立上がる。
がると、上記の場合と全く逆の動作が行なわれ、制御信
号Ｐ２がｒＨＪレベルに立上がり制御信号Ｎ２がｒＬＪ
レベルに立下がってから、遅延時間Ｔの後に制御信号Ｐ
１がｒＬＪレベルに立下がり制御信号Ｎ１が「Ｈ」レベ
ルに立上がる。
したがって、クロックドインバータ１２が高インピーダ
ンス状態となってから遅延時間Ｔの後にクロックドイン
バータ１１が動作する。
ンス状態となってから遅延時間Ｔの後にクロックドイン
バータ１１が動作する。
以上のように、制御信号Ｐ１およびＰ２のｒＬＪレベル
の期間が互いに重なることはなく、制御信号Ｎ１および
Ｎ２のｒＨＪレベルの期間が互いに重なることはないの
で、クロックドインバータ１１および１２が同時に動作
することはない。したがって、高速動作しても転送デー
タの破壊やラッチミスは起こらない。
の期間が互いに重なることはなく、制御信号Ｎ１および
Ｎ２のｒＨＪレベルの期間が互いに重なることはないの
で、クロックドインバータ１１および１２が同時に動作
することはない。したがって、高速動作しても転送デー
タの破壊やラッチミスは起こらない。
なお、第１図の信号保持回路において、ＮＡＮＤ回路２
８とノードＢとの間に接続されるインバータの数および
ＮＡＮＤ回路２９とノードＣとの間に接続されるインバ
ータの数を変えることによって、上記遅延時間Ｔを調整
することができる。
８とノードＢとの間に接続されるインバータの数および
ＮＡＮＤ回路２９とノードＣとの間に接続されるインバ
ータの数を変えることによって、上記遅延時間Ｔを調整
することができる。
上記実施例のラッチ回路１には、互いに逆位相の２つの
制御信号Ｐ１およびＮ１またはＰ２およびＮ２によりオ
ン、オフが制御されるクロックドインバータ１１および
１２が用いられているが、これに限られず、１つの制御
信号によりオン、オフが制御されるスイッチング素子を
用いてもよい。
制御信号Ｐ１およびＮ１またはＰ２およびＮ２によりオ
ン、オフが制御されるクロックドインバータ１１および
１２が用いられているが、これに限られず、１つの制御
信号によりオン、オフが制御されるスイッチング素子を
用いてもよい。
たとえば、「Ｌ」レベルの制御信号によりオンし、ｒＨ
Ｊレベルの制御信号によりオフするスイッチング素子を
用いる場合には、「Ｌ」レベルの期間が互いに重ならな
い制御信号Ｐ１およびＰ２を用いればよい。逆に、「Ｈ
」レベルの制御信号によりオンし、「Ｌ」レベルの制御
信号によりオフするスイッチング素子を用いる場合には
、ｒＨＪレベルの期間が互いに重ならない制御信号Ｎ１
およびＮ２を用いればよい。
Ｊレベルの制御信号によりオフするスイッチング素子を
用いる場合には、「Ｌ」レベルの期間が互いに重ならな
い制御信号Ｐ１およびＰ２を用いればよい。逆に、「Ｈ
」レベルの制御信号によりオンし、「Ｌ」レベルの制御
信号によりオフするスイッチング素子を用いる場合には
、ｒＨＪレベルの期間が互いに重ならない制御信号Ｎ１
およびＮ２を用いればよい。
また、上記実施例における制御信号発生回路２は、ＮＡ
ＮＤＡＮＤ回路インバータにより構成されているが、Ｎ
ＯＲ回路、ＡＮＤ回路、ＯＲ回路等の他のゲート回路に
より構成してもよい。
ＮＤＡＮＤ回路インバータにより構成されているが、Ｎ
ＯＲ回路、ＡＮＤ回路、ＯＲ回路等の他のゲート回路に
より構成してもよい。
さらに、上記実施例においては、１ビツトの信号保持回
路が示されているが、第１図のラッチ回路１を複数個設
けることによって、複数ビットのレジスタ回路が構成さ
れる。また、第１図の信号保持回路を複数個直列に接続
することによってシフトレジスタ回路が得られる。
路が示されているが、第１図のラッチ回路１を複数個設
けることによって、複数ビットのレジスタ回路が構成さ
れる。また、第１図の信号保持回路を複数個直列に接続
することによってシフトレジスタ回路が得られる。
［発明の効果］
以上のようにこの発明によれば、転送手段および保持手
段をそれぞれ制御する制御信号がそれらを動作状態にす
る論理レベルにおいて互いに重ならず、転送手段および
保持手段が同時に動作状態となることがないので、高速
に動作しても転送データの破壊やラッチミスを起こさな
い信号保持回路が得られる。
段をそれぞれ制御する制御信号がそれらを動作状態にす
る論理レベルにおいて互いに重ならず、転送手段および
保持手段が同時に動作状態となることがないので、高速
に動作しても転送データの破壊やラッチミスを起こさな
い信号保持回路が得られる。
第１図はこの発明の一実施例による信号保持回路の構成
を示す回路図、第２図は第１図の信号保持回路の動作を
説明するための制御信号のタイミングチャート、第３図
は従来の信号保持回路の構成を示す回路図、第４図は第
３図の信号保持回路の動作を説明するためのクロック信
号のタイミングチャートである。 図において、１はラッチ回路、２は制御信号発生回路、
１１．１２はクロックドインバータ、１３はインバータ
、１４はデータ入力端子、１５はデータ出力端子、２１
〜２７はインバータ、２８゜２９はＮＡＮＤＡＮＤ回路
は制御信号入力端子、ＤＩＮは入力データ、ＤＯＬＩＴ
は出力データ、ＣＬ、Ｎｌ、ＰＩ、Ｐ２．Ｎ２は制御信
号を示す。 第１図 第２Ｆｇ ｆＪ３図 ！Ｊ４図
を示す回路図、第２図は第１図の信号保持回路の動作を
説明するための制御信号のタイミングチャート、第３図
は従来の信号保持回路の構成を示す回路図、第４図は第
３図の信号保持回路の動作を説明するためのクロック信
号のタイミングチャートである。 図において、１はラッチ回路、２は制御信号発生回路、
１１．１２はクロックドインバータ、１３はインバータ
、１４はデータ入力端子、１５はデータ出力端子、２１
〜２７はインバータ、２８゜２９はＮＡＮＤＡＮＤ回路
は制御信号入力端子、ＤＩＮは入力データ、ＤＯＬＩＴ
は出力データ、ＣＬ、Ｎｌ、ＰＩ、Ｐ２．Ｎ２は制御信
号を示す。 第１図 第２Ｆｇ ｆＪ３図 ！Ｊ４図
Claims (1)
- 【特許請求の範囲】 制御信号に応答して信号の転送および保持を行なう信号
保持回路であって、 第１の論理回路手段および第２の論理回路手段を備え、 前記第１の論理回路手段は、制御信号および前記第２の
論理回路手段の出力信号を受け、それらの信号が所定の
論理レベルである場合に第１の論理レベルの出力信号を
導出し、他の場合には第２の論理レベルの出力信号を導
出し、 前記第２の論理回路手段は、前記制御信号の反転信号お
よび前記第１の論理回路手段の出力信号を受け、それら
の信号が前記所定の論理レベルである場合に第１の論理
レベルの出力信号を導出し、他の場合には第２の論理レ
ベルの出力信号を導出し、 入力端子、出力端子、転送手段および保持手段をさらに
備え、 前記転送手段は、前記第１の論理回路手段からの前記第
１の論理レベルの出力信号に応答して、前記入力端子に
与えられる信号を前記出力端子に転送し、 前記保持手段は、前記第２の論理回路手段からの前記第
１の論理レベルの出力信号に応答して、前記出力端子に
前記転送手段により転送された信号を保持する、信号保
持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007792A JPH01183211A (ja) | 1988-01-18 | 1988-01-18 | 信号保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007792A JPH01183211A (ja) | 1988-01-18 | 1988-01-18 | 信号保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183211A true JPH01183211A (ja) | 1989-07-21 |
Family
ID=11675504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007792A Pending JPH01183211A (ja) | 1988-01-18 | 1988-01-18 | 信号保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183211A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
| JP2010041087A (ja) * | 2008-07-31 | 2010-02-18 | Fujitsu Ltd | ラッチ回路およびラッチ回路を利用した試験回路 |
| WO2015037086A1 (ja) * | 2013-09-11 | 2015-03-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140444A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Ratch circuit |
| JPS5787620A (en) * | 1980-11-20 | 1982-06-01 | Fujitsu Ltd | Clock generating circuit |
| JPS59149417A (ja) * | 1983-02-16 | 1984-08-27 | Hitachi Ltd | クロツクジエネレ−タ |
| JPS60198916A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6271322A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ｍｏｓ論理回路 |
-
1988
- 1988-01-18 JP JP63007792A patent/JPH01183211A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140444A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Ratch circuit |
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| WO2015037086A1 (ja) * | 2013-09-11 | 2015-03-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
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|---|---|---|---|
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