JPH0325817B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般的には、シフト・レジスタを用
いた論理回路に係り、更に具体的には、回路がテ
ストされているときは２重クロツク・ラツチを必
要とし、回路が非テスト・モード即ち機能モード
で動作しているときは単一クロツク・ラツチしか
必要としない論理回路に係る。

［従来技術］ 多数のラツチ回路を用いたマイクロプロセツサ
は、シフト・レジスタがテスト・モード中はラツ
チングされ、通常の動作モード即ち機能動作モー
ド中は非ラツチ型レジスタとして動作するよう
に、複数のクロツクが配置されている、マスタ及
びスレーブ・ラツチ回路の両方を必要とする。従
来技術に於ては、これは、直列に結合されたマス
タ及びスレーブ回路を用いることにより達成され
ている。そのような複雑な回路は、スタツク故障
テストと共通のテストを用いることができない。

局所記憶装置に於いて16個の高速度レジスタの
出力を必要とするものもある一部のマイクロプロ
セツサにとつては、レジスタ・スタツクは、極め
て重要である。それらのレジスタは各々、少くと
も32ビツトの長さを有する必要があり、その32ビ
ツトのプロセツサにパリテイが必要であれば、よ
り長く形成される必要がある。動作モード中に必
要とされそして内部論理を与えるそのようなレジ
スタはテストされねばならない。しかしながら、
テスト・モード中は、それらはあたかもシフト・
レジスタ・ラツチであるかの如く取扱われねばな
らない。周知の如く、シフト・レジスタ・ラツチ
は、シフト・レジスタのスキヤン・リングのレー
シングが防がれるようにデータをスキヤン・リン
グ中にそしてスキヤン・リングからスキヤンする
ために、２つのクロツクを必要とする。しかしな
がら、動作モード中は、２つのクロツクは必要で
なく、レジスタの電力又は速度特性に有害となる
場合がある。動作モード中に出力データを捕獲及
び保持するためには、単一のクロツクしか必要で
ない。

米国特許第4004170号明細書は、一方の側がエ
ンハンスメント・モード素子を駆動し、他方の側
がプツシユ・プル配置に接続されたデイプリーシ
ヨン・モード素子を駆動するように配置されてい
る双安定ラツチを用いたMOSFETラツチ回路に
ついて記載している。

米国特許第3993919号明細書は、３つの異なる
ラツチを設けるために３つの異なる金属パターン
を用いている論理配列体のためのプログラム可能
なラツチについて記載している。素子を付加しそ
して選択された相互接続体を変える事により、Ｊ
−Ｋフリツプ・フロツプをAND極性保持及びゲ
ート極性保持回路に変換する事ができる。

［発明が解決しようとする問題点］ 本発明の目的は、より高い密度及びより小さい
寸法を有する改良されたレジスタ・ラツチを提供
することである。

本発明の他の目的は、テスト中は２重クロツ
ク・ラツチとして働くが、機能動作モード中は単
一クロツク・ラツチとして働いて、より良好な電
力の性能を与える、シフト・レジスタ・ラツチを
提供することである。

本発明の更に他の目的は、スタツク故障テスト
の如きDCテストを用いて容易にテストすること
ができる簡単なレジスタ回路を提供することであ
る。

［問題点を解決するための手段］ 本発明は、入力及び出力を有する交差結合され
た回路を含み、上記交差結合された回路は第１、
第２及び第３の経路を有し、上記第１経路は上記
第３経路に交差結合され、上記第２経路は上記第
３経路にスイツチング可能に交差結合されてい
る、ラツチ回路を提供する。

本発明によるラツチ回路は、動作モード中は、
安定なデータ入力を用いて出力データを捕獲及び
保持するように動作することができ、テスト・モ
ード中は、スキヤン・リングに於けるレーシング
が生じないように２重クロツク・シフト・レジス
タ・ラツチとして動作することができる、単一又
は２重クロツク・ラツチとして働く。

本発明によるラツチ回路は、第１の経路を或る
選択された入力信号によりそして第２の経路を上
記の選択された入力信号の補数によりプログラム
することによつて、更に修正することができる。

本発明によれば、動作中は、安定なデータ入力
を有し、従つて出力データを捕獲又は保持するた
めに単一のクロツクしか必要としないが、テスト
中は、シフト・レジスタ・ラツチとして働かねば
ならない、レジスタ回路が得られる。そのような
シフト・レジスタ・ラツチに於けるレーシング状
態を防ぐためには、上記回路は、それらのレジス
タより成るスキヤン・リングへ又は該スキヤン・
リングからデータをスキヤンするために、２重の
クロツクを必要とする。

具体的に云えば、本発明によれば、或る１組の
選択された条件の下では単一クロツク回路を用い
て動作し、異なる１組の選択された条件の下で
は、各組で異なるクロツクによつて、動的なマス
タ・ラツチ及びそれに続く静的なスレーブ・ラツ
チとして動作する、ラツチ回路が得られる。所望
ならば、内部テスト点をセツトしそして回路上の
内部論理点を読取るためのスキヤン特性を設ける
ために、第３のクロツクを選択的に用いることが
できる。

従つて、本発明によれば、論理遅延を減少させ
る簡単な回路を与えるとともに、スタツク故障テ
ストを自動的に生ぜしめるためのレベル・センシ
テイブ・スキヤン設計（LSSD）を可能にする、
簡単な回路が得られる。

［実施例］ 図面を参照して、本発明に従つて形成されたレ
ジスタ回路を、その構造及び動作について、詳細
に説明する。第１図は、本発明の論理を示す装置
のブロツク図である。その装置は、NAND回路
１０、NOR回路１１、一対の直列のNOT回路１
２及び１３、マルチプレクサ１４、AND／OR反
転回路１５、及び該回路と直列のNOTプツシ
ユ・プル回路１６を含む。第１クロツク・パルス
が、ノード１７を経てNAND回路１０に供給さ
れる。このNAND回路１０には又、ノード１８
を経て入力が供給され、該入力は、NOR回路１
１にも供給される。NOR回路１１には又、ノー
ド１９を経て第２クロツク・パルスが供給され、
該クロツク・パルスは、ノード２０上のデータ入
力信号及びノード２１上のスキヤン入力信号とと
もに、マルチプレクサ１４にも供給される。ノー
ド１８上の入力パルスが低レベルであるときは常
に、示されている回路全体が単一クロツク・モー
ドで動作し、ノード１７上に現われる信号は無効
のままである。なぜなら、直列のNOT回路１２
及び１３、従つてAND／OR反転回路１５に供給
される出力を生ぜしめるためにはノード１８上の
高レベル入力と組合されねばならないからであ
る。従つて、ノード１８上の入力パルスが低レベ
ルであるときに有効である唯一のクロツク・パル
スは、NOR回路１１及びマルチプレクサ１４に
供給される、ノード１９上に現わらるクロツク・
パルスである。このノード１９上のクロツク・パ
ルスが上昇すると、NOR回路１１が付勢されて、
線２２を経てマルチプレクサ１４に信号が転送さ
れる。これが生じると、マルチプレクサ１４は、
ノード２０を経てデータ線上に又はノード２１を
経てスキヤン線上に情報を受取る。このようにし
てマルチプレクサに供給された情報は、線２３を
経てAND／OR反転回路１５に供給されて、
NOTプツシユ・プル回路１６を付勢し、出力線
２４上に適当な出力を供給する。

逆に、ノード１８が高レベルであるときは、回
路は２重クロツク・モードで動作する。この場
合、回路の動作は、ノード１７上の第１クロツ
ク、ノード１８上の入力、及びノード１９上の第
２クロツクからの正の信号の一致に依存する。ノ
ード１８が高レベルであるときは、ノード１７上
に生じる負のクロツク・パルスが有効になつて
NAND回路１０を付勢させ、NAND回路１０は
直列のNOT回路１２及び１３に出力を供給する。
この付勢は、適当なパルス線２５及び２６上に生
ぜしめて、AND／OR反転回路１５に供給し、
NOTプツシユ・プル回路１６が適当なデータ出
力を線２４上に供給するようにする。

それと同時に、NOR回路１１が付勢されてお
り、線２２が低レベルであるので、マルチプレク
サ１４は付勢されず、ノード２０からのデータ・
パル又はノード２１からのスキヤン・パルスのい
ずれもマルチプレクサ１４を経て転送されない。

第２図は、第１図の回路の素子及び配置をより
詳細に示している回路図である。

この回路に於ては、トランジスタ３０，３１及
び３２がNAND回路１０を構成し、トランジス
タ３３，３４，３５及び３６がNOR回路１１を
構成し、トランジスタ３７及び３８がNOT回路
１３を構成し、トランジスタ３９及び４０が
NOT回路１２を構成し、トランジスタ４１，４
２及び４３がマルチプレクサ１４を構成し、トラ
ンジスタ４４，４５，４６，４７及び４８が
AND／OR反転回路１５を構成し、トランジスタ
４９，５０，５１及び５２がNOTプツシユ・プ
ル回路１６を構成している。

NAND回路１０は、直接に配置された負荷ト
ランジスタ３０と入力トランジスタ３１及び３２
より成る。負荷トランジスタ３０のソースは電源
５３に結合され、そのドレインは入力トランジス
タ３１及び３２を経て接地され、又それ自身のゲ
ート即ち制御電極は、負荷トランジスタ３７のゲ
ート及びソース・フオロワ・トランジスタ４０の
ゲートに結合されている。トランジスタ３１のゲ
ートはノード１８及びOR回路１１のトランジス
タ３４のゲートに結合され、トランジスタ３２の
ゲートはノード１７に結合されている。トランジ
スタ３３，３４，３５及び３６より成るNOR回
路１１に於て、負荷トランジスタ３３のソースは
電源５３に結合され、そのドレインはそれ自身の
ゲート、線２２、並びにドレインが全て接地され
ている並列のデコード・トランジスタ３４，３５
及び３６のソースに各々結合されている。スキヤ
ン・パルス又はデータ・パルスだけが本発明によ
るラツチ中に供給されるようにすることが望まし
いので、もう１つのクロツク・ノード２７が設け
られている。このノード２７はスキヤン入力トラ
ンジスタ４２を制御し、ノード１９はデータ入力
トランジスタ４１を制御する。トランジスタ３５
のゲートはノード１９に結合され、トランジスタ
３６のゲートはノード２７に結合されている。
NOT回路１２及び１３は、負荷トランジスタ３
７及び３９並びにソース・フオロワ・トランジス
タ３８及び４０より成る。

NOT回路１２に於て、負荷トランジスタ３９
のソースは電源５３に結合され、そのドレインは
それ自身のゲート、トランジスタ３８のゲート、
及び線２６に結合され、又トランジスタ４０を経
て接地されており、トランジスタ４０のゲートは
トランジスタ３０及び３７のゲートに結合されて
いる。NOT回路１３において、負荷トランジス
タ３７のソースは電源５３に結合され、そのドレ
インはトランジスタ３８を経て接地され、又線２
５に結合されている。

マルチプレクサ１４は、トランジスタ４１，４
２及び４３より成る。トランジスタ４１のソース
はデータ・ノード２０に結合され、そのドレイン
はトランジスタ４３のソース、キヤパシタ５４、
及びトランジスタ４２のドレインに結合され、ト
ランジスタ４２のソースはスキヤン・ノード２１
に結合されている。スイツチング・トランジスタ
４３のゲートは線２２に結合されている。

AND／OR反転回路１５は、プログラム・トラ
ンジスタ４４及び４７、負荷トランジスタ４６並
びにゲート・トランジスタ４５及び４８より成
る。負荷トランジスタ４６のソースは電源５３に
結合され、そのドレインはプログラム・トランジ
スタ４４及び４７並びにそれらのトランジスタと
直列のゲート・トランジスタ４５及び４８を経て
接地されている。トランジスタ４４のゲートは線
２５に結合され、トランジスタ４７のゲートは線
２６に結合されている。トランジスタ４５のゲー
トは、キヤパシタ５４、トランジスタ４１及び４
２のドレイン、そしてスイツチング・トランジス
タ４３を経てトランジスタ４８のゲートに結合さ
れている。キヤパシタ５４は、示されている如く
別個の物理的キヤパシタであつてもよく、又はト
ランジスタ４５のゲート・キヤパシタ即ち寄生キ
ヤパシタンスであつてもよい。

NOTプツシユ・プル回路１６は、負荷トラン
ジスタ４９、反転ソース・フオロワ・トランジス
タ５０、プツシユ・トランジスタ５１、及びプ
ル・トランジスタ５２より成る。トランジスタ４
９及び５１のソースは両方とも電源５３に結合さ
れている。トランジスタ４９のドレインは、スイ
ツチング・トランジスタ４３のドレインおよびゲ
ート・トランジスタ４８のゲートに結合され、又
反転ソース・フオロワ・トランジスタ５０を経て
接地されている。トランジスタ５０のゲートは、
負荷トランジスタ４６のドレイン並びにプログラ
ム・トランジスタ４４及び４７のソースに結合さ
れている。プツシユ・トランジスタ５１のソース
は電源５３に結合され、そのドレインは出力線２
４に結合され、又プル・トランジスタ５２を経て
接地されている。プル・トランジスタ５２のゲー
トはトランジスタ５０のゲートに結合され、トラ
ンジスタ５１のゲートは負荷トランジスタ４９の
ドレインに結合されている。

トランジスタ４３乃至５２及びキヤパシタ５４
は、第１及び第２のプログラム可能な経路及び第
３のプログラム不可能な経路を有し、上記第１経
路は上記第３経路に交差結合され、上記第２経路
は回路から選択的に除去され得るようにスイツチ
ング可能に上記第３経路に交差結合されている両
終端型交差結合回路を含むプログラム可能なラツ
チ回路を形成している。すなわち、プログラム・
トランジスタ４７、ゲート・トランジスタ４８及
びプツシユ・トランジスタ５１を含む第１のプロ
グラム可能な経路、同じく、プログラム・トラン
ジスタ４４、ゲート・トランジスタ４５及びプ
ル・トランジスタ５２、スイツチング・トランジ
スタ４３及びキヤパシタ５４を含む第２のプログ
ラム可能な経路、さらに、反転ソース・フオロ
ワ・トランジスタ５０を含む第３のプログラム不
可能な経路を形成している。そして、第１の経路
のトランジスタ４７，４８、第３の経路のトラン
ジスタ５０を含む交差結合回路と、第２の経路の
トランジスタ４４，４５、スイツチング・トラン
ジスタ４３、第３の経路のトランジスタ５０を含
む交差結合回路が形成され、トランジスタ５０の
ゲートは、第１プログラム・トランジスタ４７及
び第２プログラム・トランジスタ４４に各々（す
なわち第１の接続点に）接続されている。第１、
第２の経路は、線２５，２６に与えられる信号、
換言するとプログラム可能な信号の制御によつて
選択した状態にセツトできるトランジスタ４４，
４７を含んでいる。

上記論理回路は次のように動作する。

Ａ 単一クロツク・モード ノード１７が通常オンであり、ノード１８が
低レベルにあるものと仮定する。ノード１７が
オンのため、トランジスタ３２がオンであり、
ノード１８がオフである場合には、トランジス
タ３１がオフになり、従つてトランジスタ３１
又は３２のいずれにも電流が流れず、即ち
NAND回路１０は付勢されず、トランジスタ
３０，３７及び４０が全てオンになる。ノード
１８がオフであるときは、トランジスタ３４も
オフである。トランジスタ４０がオンである
と、線２６は低レベルに保持され、トランジス
タ３８もオフになる。その結果、線２５が高レ
ベルになり、トランジスタ４４がオンになる。
トランジスタ４４がオンであるとき、ノード１
９又は２７のいずれかが高レベルになると、ど
ちらのノードが高レベルになつたかに応じて、
データがノード２０を経てキヤパシタ５４に書
込まれ、又はスキヤン情報がノード２１を経て
書込まれる。ノード１９又は２７のいずれかが
上昇すると、トランジスタ３５又は３６のいず
れかがオンになり、線２２が低レベルになつ
て、トランジスタ４３がターン・オフされる。
従つて、データ又はスキヤン情報がノード２０
又は２１からトランジスタ４１又は４２を経て
キヤパシタ５４に加えられ、トランジスタ４５
をターン・オンさせるように正にチヤージされ
る。トランジスタ４５がオンになると、線２５
も高レベルなので、ノード５６即ちトランジス
タ４７のソースを低レベルにするので、トラン
ジスタ４４及び４５を経て電流が流れる。ノー
ド５６が低レベルになると、トランジスタ５０
及び５２がオフに保たれ、トランジスタ５１の
ゲートが上昇して、トランジスタ５１がオンに
なり、出力線２４が電源５３の電圧に向つて上
昇される。ノード１８，１９及び２７の全てが
低レベルであるとき、３つのトランジスタ３
４，３５及び３６の全てがオフになり、線２２
が高レベルになつて、トランジスタ４３がター
ン・オンされ、トランジスタ４８及び５１のベ
ースゲートがキヤパシタ５４のレベルにセツト
される。キヤパシタ５４が低レベルである場合
には、トランジスタ４５，４８及び５１がター
ン・オフされ、トランジスタ５０及び５２がオ
ンになつて、出力線２４が下降し、キヤパシタ
５４が高レベルである場合には、トランジスタ
４８及び５１がターン・オンされ、トランジス
タ５０及び５２がターン・オフされて、出力線
２４の電圧が上昇する。

Ｂ ２重クロツク・モード 回路が２重クロツク・モードで用いられるべ
き場合には、ノード１８が高レベルにされる。
ノード１７は通常高レベルであるので、トラン
ジスタ３１及び３２に電流が流れて、トランジ
スタ３０，３７及び４０のゲートが低レベルに
なり、それらのトランジスタがターン・オフさ
れる。トランジスタ４０がオフになると、トラ
ンジスタ４０のソースに結合されている線２６
が上昇して、トランジスタ３８がオンになり、
線２５が低レベルになる。線２６が上昇する
と、トランジスタ４７がターン・オンされる。
トランジスタ４８のゲートに生じている正の信
号はノード５６を低レベルにして、トランジス
タ５０及び５２をシヤツト・オフし、線２４の
電圧を上昇させる。同様に、トランジスタ４５
のゲートがキヤパシタ５４により低レベルに保
たれている場合には、トランジスタ４９及び５
１がオフになり、ノード５６は高レベルに保た
れて、トランジスタ５０及び５２がオンに保た
れ、線２４が接地電位に向つて降下する。

トランジスタ４３乃至５２は、２つのプログ
ラム可能な経路及び１つのプログラム不可能な
経路を有し、第１のプログラム可能な経路が或
る信号により選択され、第２のプログラム可能
な経路が上記信号の補数により選択される。プ
ログラム可能なラツチ回路を構成していること
に特に留意されたい。

以上に於て、動作中は、選択されたデータ入力
を有することができ、該データを捕獲及び保持す
るために単一のクロツクしか必要としないが、テ
スト中は、レーシング状態を防ぐためにシフト・
レジスタ・ラツチとして働かねばならず、それら
のレジスタにより形成されたスキヤン・リングへ
そしてスキヤン・リングからデータをスキヤンす
るために２つのクロツクを必要とする回路につい
て述べた。

［本発明の効果］ 本発明によれば、より高い密度及びより小さい
寸法を有する改良されたレジスタ・ラツチが得ら
れる。

【図面の簡単な説明】

第１図は本発明を用いた完全なレジスタを示す
ブロツク図、第２図は第１図のレジスタを示す回
路図である。 １０……NAND回路（トランジスタ３０，３
１及び３２）、１１……NOR回路（トランジスタ
３３，３４，３５及び３６）、１２……NOT回路
（トランジスタ３９及び４０）、１３……NOT回
路（トランジスタ３７及び３８）、１４……マル
チプレクサ（トランジスタ４１，４２及び４３）、
１５……AND／OR反転回路（トランジスタ４
４，４５，４６，４７及び４８）、１６……NOT
プツシユ・プル回路（トランジスタ４９，５０，
５１及び５２）、１７……ノード（第１クロツ
ク・パルス）、１８……ノード（入力パルス）、１
９……ノード（第２クロツク・パルス）、２０…
…ノード（データ入力信号）、２１……ノード
（スキヤン入力信号）、２２，２３，２５，２６…
…線、２４……出力線、２７……もう１つのクロ
ツク・ノード、５３……電源、５４……キヤパシ
タ、５６……ノード。

Claims (1)

1. 【特許請求の範囲】 １ 入力手段と出力手段、 第１の経路、第２の経路、第３の経路及び、 電源と第１接続点の間に接続された第１の負荷
   トランジスタ及び上記電源と第２接続点の間に接
   続された第２の負荷トランジスタを備え、 上記第１の経路は、上記第１接続点と接地の間
   に接続され、かつ第１のトランジスタ及び第２の
   トランジスタを有し、上記第１の経路はさらに、
   上記出力手段に接続されており、 上記第２の経路は、上記第１の接続点と接地の
   間に接続され、第３、第４の直列接続されたトラ
   ンジスタを有し、 該第２の経路はさらに、上記入力手段に接続さ
   れており、 上記第１、第２、第３、第４の各トランジスタ
   は、各々制御電極を有し、 上記第３の経路は上記第２の接続点と接地の間
   に接続され、かつ制御電極を有する第５のトラン
   ジスタを有し、該５トランジスタの制御電極は上
   記第１の接続点に接続され、 上記第２の接続点は、第６のトランジスタを介
   して上記第４トランジスタの制御電極に接続さ
   れ、かつ上記第２トランジスタの制御電極に接続
   されていることを特徴とするラツチ回路。