JPH0547129B2 - - Google Patents
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- JPH0547129B2 JPH0547129B2 JP62036730A JP3673087A JPH0547129B2 JP H0547129 B2 JPH0547129 B2 JP H0547129B2 JP 62036730 A JP62036730 A JP 62036730A JP 3673087 A JP3673087 A JP 3673087A JP H0547129 B2 JPH0547129 B2 JP H0547129B2
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- 230000007704 transition Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はプリチヤージ型の論理回路に関し、
特に大規模集積回路に使用される論理回路に関す
る。
特に大規模集積回路に使用される論理回路に関す
る。
（従来の技術）
プリチヤージ型の論理回路は、プリチヤージ信
号により出力ノードを予めプリチヤージした後、
入力信号に基づいてそのプリチヤージされた電位
を変化または維持することにより論理出力を得る
ものである。このようなプリチヤージ型の論理回
路の一例を第３図に示す。
号により出力ノードを予めプリチヤージした後、
入力信号に基づいてそのプリチヤージされた電位
を変化または維持することにより論理出力を得る
ものである。このようなプリチヤージ型の論理回
路の一例を第３図に示す。
第３図に示されている論理回路はインバータを
構成した例であり、この論理回路にはインバータ
となる論理ゲート１１が設けられている。この論
理ゲート１１は、電源電位Vcc端子と接地電位
Vss端子との間に直列接続されたＰ型MOSFET
Ｑ１と、２個のＮ型MOSFET Ｑ２，Ｑ３より
構成されている。Ｐ型MOSFET Ｑ１とＮ型
MOSFET Ｑ３はプリチヤージ状態と動作状態
とを切替えるためのもので、これらのFETのそ
れぞれのゲートにはインバータＩ１を介してプリ
チヤージ信号がそれぞれ供給される。つまり、こ
のプリチヤージ型論理ゲート１１は、“Ｈ”レベ
ルのプリチヤージ信号が供給されている期間で
は、FET Ｑ１がオン、FET Ｑ３がオフである
ためプリチヤージ状態となり、“Ｌ”レベルのプ
リチヤージ信号が供給されている期間では、
FET Ｑ１がオフ、FET Ｑ３がオンであるため
動作状態となる。
構成した例であり、この論理回路にはインバータ
となる論理ゲート１１が設けられている。この論
理ゲート１１は、電源電位Vcc端子と接地電位
Vss端子との間に直列接続されたＰ型MOSFET
Ｑ１と、２個のＮ型MOSFET Ｑ２，Ｑ３より
構成されている。Ｐ型MOSFET Ｑ１とＮ型
MOSFET Ｑ３はプリチヤージ状態と動作状態
とを切替えるためのもので、これらのFETのそ
れぞれのゲートにはインバータＩ１を介してプリ
チヤージ信号がそれぞれ供給される。つまり、こ
のプリチヤージ型論理ゲート１１は、“Ｈ”レベ
ルのプリチヤージ信号が供給されている期間で
は、FET Ｑ１がオン、FET Ｑ３がオフである
ためプリチヤージ状態となり、“Ｌ”レベルのプ
リチヤージ信号が供給されている期間では、
FET Ｑ１がオフ、FET Ｑ３がオンであるため
動作状態となる。
このようなプリチヤージ型論理回路１１の前段
には、入力信号をラツチしてそのラツチした入力
信号をプリチヤージ型論理回路１１に出力する入
力ラツチ回路１２設けられ、また後段にはプリチ
ヤージ型論理回路１１の論理出力をラツチし、そ
のラツチした信号を次段の回路へ出力する出力ラ
ツチ回路１３が設けられている。
には、入力信号をラツチしてそのラツチした入力
信号をプリチヤージ型論理回路１１に出力する入
力ラツチ回路１２設けられ、また後段にはプリチ
ヤージ型論理回路１１の論理出力をラツチし、そ
のラツチした信号を次段の回路へ出力する出力ラ
ツチ回路１３が設けられている。
このようにプリチヤージ型論理ゲート１１、入
力ラツチ回路１２、および出力ラツチ回路１３よ
り構成される論理回路を用いてLSIチツプ上に論
理ゲートアレイを形成する場合には、入力ラツチ
回路１２および出力ラツチ回路１３には、高集積
化のために構成の簡単な第４図にようなトランス
ペアレント型のラツチ回路が用いられる。
力ラツチ回路１２、および出力ラツチ回路１３よ
り構成される論理回路を用いてLSIチツプ上に論
理ゲートアレイを形成する場合には、入力ラツチ
回路１２および出力ラツチ回路１３には、高集積
化のために構成の簡単な第４図にようなトランス
ペアレント型のラツチ回路が用いられる。
このラツチ回路は、クロツクドインバータ２
１，２２と、インバータ２３とにより構成される
ものであり、クロツドインバータ２１はラツチ信
号となるクロツク信号φによつて駆動制御され、
またクロツクドインバータ２２その反転クロツク
信号によつて駆動制御される。つまり、このラ
ツチ回路はラツチ信号φが“Ｈ”レベルの期間で
は入力信号をそのまま出力し、ラツチ信号φの立
ち下がり次に入力信号をラツチする。
１，２２と、インバータ２３とにより構成される
ものであり、クロツドインバータ２１はラツチ信
号となるクロツク信号φによつて駆動制御され、
またクロツクドインバータ２２その反転クロツク
信号によつて駆動制御される。つまり、このラ
ツチ回路はラツチ信号φが“Ｈ”レベルの期間で
は入力信号をそのまま出力し、ラツチ信号φの立
ち下がり次に入力信号をラツチする。
ノンオーバーラツプ型の多相クロツクシステム
では、入力ラツチ回路１２および出力ラツチ回路
１３の各ラツチ信号としては、第５図に示すよう
な互いに“Ｈ”レベル期間が重複しない第１およ
び第２のクロツク信号φ１，φ２がそれぞれ使用
される。またこの場合には、プリチヤージ型論理
ゲート１１へのプリチヤージ信号としては、入力
ラツチ回路１２のラツチ信号となる第１のクロツ
クφ1が用いられる。
では、入力ラツチ回路１２および出力ラツチ回路
１３の各ラツチ信号としては、第５図に示すよう
な互いに“Ｈ”レベル期間が重複しない第１およ
び第２のクロツク信号φ１，φ２がそれぞれ使用
される。またこの場合には、プリチヤージ型論理
ゲート１１へのプリチヤージ信号としては、入力
ラツチ回路１２のラツチ信号となる第１のクロツ
クφ1が用いられる。
前述のように入力ラツチ回路１２および出力ラ
ツチ回路１３は、それぞれラツチ信号の立ち下が
りでラツチ動作を行なうので、システムの動作検
査を行なう際には、第１および第２のクロツクφ
１，φ２を共に“Ｌ”レベルの状態に固定し、こ
れによつて各回路の入出力信号のレベルが一定に
保たれるシステム停止状態に設定する。
ツチ回路１３は、それぞれラツチ信号の立ち下が
りでラツチ動作を行なうので、システムの動作検
査を行なう際には、第１および第２のクロツクφ
１，φ２を共に“Ｌ”レベルの状態に固定し、こ
れによつて各回路の入出力信号のレベルが一定に
保たれるシステム停止状態に設定する。
この場合、クロツク信号φ２の立ち下がりから
クロツク信号φ１の立上がりまでの期間ｔ１中に
システムを停止した場合には、入力ラツチ回路１
２は入力信号をラツチした状態で停止され、その
入力信号に基づく論理出力は出力ラツチ回路１３
でラツチされた状態となつているが、第１のクロ
ツク信号φ１の立ち下がり第２のクロツクの立上
がりまでの期間ｔ２中にシステムが停止された場
合には、プリチヤージ論理回路１１から論理出力
はラツチされず消失してしまう。これは、期間ｔ
２では出力ラツチ状態であるため、動作状態とな
つているプリチヤージ型論理回路１１からの論理
出力が保持されず、システム停止中にその出力ノ
ードの電位がリークしてしまうためである。
クロツク信号φ１の立上がりまでの期間ｔ１中に
システムを停止した場合には、入力ラツチ回路１
２は入力信号をラツチした状態で停止され、その
入力信号に基づく論理出力は出力ラツチ回路１３
でラツチされた状態となつているが、第１のクロ
ツク信号φ１の立ち下がり第２のクロツクの立上
がりまでの期間ｔ２中にシステムが停止された場
合には、プリチヤージ論理回路１１から論理出力
はラツチされず消失してしまう。これは、期間ｔ
２では出力ラツチ状態であるため、動作状態とな
つているプリチヤージ型論理回路１１からの論理
出力が保持されず、システム停止中にその出力ノ
ードの電位がリークしてしまうためである。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもの
で、従来のプリチヤージ型の論理回路では停止／
再動作の可能な期間が制限され、集積回路内部の
信号の観測が困難であつた点を改善し、信号観測
に適した集積回路が構成できる論理回路を提供す
ることを目的とする。
で、従来のプリチヤージ型の論理回路では停止／
再動作の可能な期間が制限され、集積回路内部の
信号の観測が困難であつた点を改善し、信号観測
に適した集積回路が構成できる論理回路を提供す
ることを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による論理回路にあつては、第１およ
び第２のクロツク信号が供給され、その第１のク
ロツク信号が第１のレベルから第２のレベルに変
化してから第２のクロツク信号が第１のレベルか
ら第２のレベルに変化するまでの期間中は第３の
レベルで、それ以外の期間は第４のレベルとなる
プリチヤージ信号を発生するプリチヤージ信号発
生回路と、前記第１のクロツク信号が第２のレベ
ルから第１のレベルに遷移する際に入力信号をラ
ツチする第１のラツチ回路と、前記プリチヤージ
信号が第３のレベルの期間中はプリチヤージ状態
で、前記プリチヤージ信号が第１のレベルの期間
中は動作状態に制御され、前記第１のラツチ回路
からの出力に応じた論理信号を出力する論理ゲー
トと、前記第２のクロツク信号が第２のレベルか
ら第１のレベルに遷移する際に前記論理ゲートか
らの論理信号をラツチする第２のラツチ回路とを
具備したものである。
び第２のクロツク信号が供給され、その第１のク
ロツク信号が第１のレベルから第２のレベルに変
化してから第２のクロツク信号が第１のレベルか
ら第２のレベルに変化するまでの期間中は第３の
レベルで、それ以外の期間は第４のレベルとなる
プリチヤージ信号を発生するプリチヤージ信号発
生回路と、前記第１のクロツク信号が第２のレベ
ルから第１のレベルに遷移する際に入力信号をラ
ツチする第１のラツチ回路と、前記プリチヤージ
信号が第３のレベルの期間中はプリチヤージ状態
で、前記プリチヤージ信号が第１のレベルの期間
中は動作状態に制御され、前記第１のラツチ回路
からの出力に応じた論理信号を出力する論理ゲー
トと、前記第２のクロツク信号が第２のレベルか
ら第１のレベルに遷移する際に前記論理ゲートか
らの論理信号をラツチする第２のラツチ回路とを
具備したものである。
（作用）
このような構成の論理回路にあつては、前記第
２のラツチ回路が既にラツチ状態である時に前記
第１のラツチ回路が入力信号をラツチした状態で
システムを停止しても、その時には前記プリチヤ
ージ信号発生回路により発生されるプリチヤージ
信号は第３レベルであるため、前記論理ゲートは
プリチヤージ状態である。このため、従来のよう
にその論理出力が消失されることはない。したが
つて、前記第１および第２のラツチ回路が共にラ
ツチ状態にある任意の期間でクロツク供給を停止
することによつてシステムを停止することが可能
となり、信号観測に適した半導体集積回路を構成
できる論理回路が得られるようになる。
２のラツチ回路が既にラツチ状態である時に前記
第１のラツチ回路が入力信号をラツチした状態で
システムを停止しても、その時には前記プリチヤ
ージ信号発生回路により発生されるプリチヤージ
信号は第３レベルであるため、前記論理ゲートは
プリチヤージ状態である。このため、従来のよう
にその論理出力が消失されることはない。したが
つて、前記第１および第２のラツチ回路が共にラ
ツチ状態にある任意の期間でクロツク供給を停止
することによつてシステムを停止することが可能
となり、信号観測に適した半導体集積回路を構成
できる論理回路が得られるようになる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の一実施例に係わる論理回路
を示すもので、この論理回路は、プリチヤージ型
の論理ゲート１１の前段および後段に入力ラツチ
回路１２および出力ラツチ回路１３をそれぞれ設
け、その入力ラツチ回路１２と出力ラツチ回路１
３の各ラツチ信号としてノンオーバーラツプ型の
第１および第２のクロツク信号φ１，φ２をそれ
ぞれ用いている点は第３図の従来の論理回路と同
様であるが、プリチヤージ型論理ゲート１１への
プリチヤージ信号に第１のクロツク信号φ１を直
接使用する代わりに、プリチヤージ信号発生回路
１４を設けて、その出力を利用してプリチヤージ
型論理ゲート１１をプリチヤージする構成であ
る。
を示すもので、この論理回路は、プリチヤージ型
の論理ゲート１１の前段および後段に入力ラツチ
回路１２および出力ラツチ回路１３をそれぞれ設
け、その入力ラツチ回路１２と出力ラツチ回路１
３の各ラツチ信号としてノンオーバーラツプ型の
第１および第２のクロツク信号φ１，φ２をそれ
ぞれ用いている点は第３図の従来の論理回路と同
様であるが、プリチヤージ型論理ゲート１１への
プリチヤージ信号に第１のクロツク信号φ１を直
接使用する代わりに、プリチヤージ信号発生回路
１４を設けて、その出力を利用してプリチヤージ
型論理ゲート１１をプリチヤージする構成であ
る。
プリチヤージ信号発生回路１４は、第１のクロ
ツク信号φ１の立上がりエツジから第２のクロツ
ク信号φ２の立上がりエンジンまでの期間中は
“Ｈ”レベルで、他の期間中は“Ｌ”レベルであ
る信号をプリチヤージ型論理ゲート１１のプリチ
ヤージ信号として出力するものであり、例えばφ
１をセツト信号とし、φ２をリセツト信号とする
RSフリツプフロツプで構成することができる。
ツク信号φ１の立上がりエツジから第２のクロツ
ク信号φ２の立上がりエンジンまでの期間中は
“Ｈ”レベルで、他の期間中は“Ｌ”レベルであ
る信号をプリチヤージ型論理ゲート１１のプリチ
ヤージ信号として出力するものであり、例えばφ
１をセツト信号とし、φ２をリセツト信号とする
RSフリツプフロツプで構成することができる。
また、入力ラツチ回路１２および出力ラツチ回
路１３は、従来と同じく第４図に示したようなト
ランスペアレント型のラツチ回路であり、入力ラ
ツチ回路１２は第１のクロツク信号φ１の立ち下
がりのタイミングで入力信号をラツチし、また出
力ラツチ回路１３は第２のクツク信号φ２の立ち
下がりのタイミングで論理ゲート１１からの論理
出力をラツチする。
路１３は、従来と同じく第４図に示したようなト
ランスペアレント型のラツチ回路であり、入力ラ
ツチ回路１２は第１のクロツク信号φ１の立ち下
がりのタイミングで入力信号をラツチし、また出
力ラツチ回路１３は第２のクツク信号φ２の立ち
下がりのタイミングで論理ゲート１１からの論理
出力をラツチする。
次に、第２図のタイミングチヤートを参照して
第１図の論理回路の動作を説明する。
第１図の論理回路の動作を説明する。
第１のクロツク信号φ１が立上がると、プリチ
ヤージ信号発生回路１４からは“Ｈ”レベルのプ
リチヤージ信号が発生される。これにより、プリ
チヤージ型論理ゲート１１はプリチヤージ状態と
なる。第１のクロツク信号φ１はこのプリチヤー
ジ期間内に立ち下がるので、入力ラツチ回路１２
は、プリチヤージ型論理ゲート１１がプリチヤー
ジ状態にある時に入力信号をラツチする。そし
て、第２のクロツク信号φ２が立上がり、これに
よりプリチヤージ信号が“Ｌ”レベルとなると、
プリチヤージ型論理ゲート１１は動作状態とな
り、この論理ゲート１１は入力ラツチ回路１２で
ラツチされた入力信号に基づく論理出力を出力す
る。そして、第２のクロツク信号φ２が立下がる
と出力ラツチ回路１３はラツチ状態となり、その
論理出力は出力ラツチ回路１３によりラツチされ
る。
ヤージ信号発生回路１４からは“Ｈ”レベルのプ
リチヤージ信号が発生される。これにより、プリ
チヤージ型論理ゲート１１はプリチヤージ状態と
なる。第１のクロツク信号φ１はこのプリチヤー
ジ期間内に立ち下がるので、入力ラツチ回路１２
は、プリチヤージ型論理ゲート１１がプリチヤー
ジ状態にある時に入力信号をラツチする。そし
て、第２のクロツク信号φ２が立上がり、これに
よりプリチヤージ信号が“Ｌ”レベルとなると、
プリチヤージ型論理ゲート１１は動作状態とな
り、この論理ゲート１１は入力ラツチ回路１２で
ラツチされた入力信号に基づく論理出力を出力す
る。そして、第２のクロツク信号φ２が立下がる
と出力ラツチ回路１３はラツチ状態となり、その
論理出力は出力ラツチ回路１３によりラツチされ
る。
また、第１のクロツク信号φ１が立ち下がつて
から第２のクツク信号φ２が立上がるまでの期間
ｔ２内でシステムが停止された場合は、入力ラツ
チ回路１２は入力信号をラツチした段階で停止す
る。一方、従来ではこの時“Ｌ”レベルであつた
プリチヤージ信号がプリチヤージ信号発生回路１
４により“Ｈ”レベルとなつているので、プリチ
ヤージ型論理ゲート１１はプリチヤージ状態を保
持する。そして、システムを再動作すると、プリ
チヤージ型論理ゲート１１は動作状態となり、こ
の論理ゲート１１は入力ラツチ回路１２でラツチ
された信号に基づく論理出力を出力する。
から第２のクツク信号φ２が立上がるまでの期間
ｔ２内でシステムが停止された場合は、入力ラツ
チ回路１２は入力信号をラツチした段階で停止す
る。一方、従来ではこの時“Ｌ”レベルであつた
プリチヤージ信号がプリチヤージ信号発生回路１
４により“Ｈ”レベルとなつているので、プリチ
ヤージ型論理ゲート１１はプリチヤージ状態を保
持する。そして、システムを再動作すると、プリ
チヤージ型論理ゲート１１は動作状態となり、こ
の論理ゲート１１は入力ラツチ回路１２でラツチ
された信号に基づく論理出力を出力する。
次に、入力信号が図示のようにＤ１，Ｄ２，Ｄ
３の順で変化する場合を例にとつて、その時の動
作の詳細を説明する。入力ラツチ回路１２は、ク
ロツク信号φ１が“Ｈ”レベルの期間中はトラン
スペアレントモードである。このため、入力信号
がＤ２の場合には、入力ラツチ回路１２からは信
号Ｄ２がそのまま出力される（図において、（Ｄ
２）として図示）。この状態で、クロツク信号φ
１が“Ｌ”レベルに立ち下がると、入力ラツチ回
路１２は、そのとき出力している信号Ｄ２をラツ
チする（Ｄ２として図示）。また、この時、クロ
ツク信号φ２は“Ｌ”レベルであるため、出力ラ
ツチ回路１３は、１つ前の信号Ｄ１をラツチして
いる状態である（Ｄ１として図示）。この後、ク
ロツク信号φ２は“Ｈ”レベルに立上がり、出力
ラツチ回路１３はトランスペアレントモードにな
る。これと同時に、プリチヤージ信号は“Ｌ”レ
ベルに立ち下がり、論理ゲート１１は動作状態に
設定され、その時の入力ラツチ回路１２の出力Ｄ
２に応じた論理信号（ここでは、Ｄ２とする）を
出力する。出力ラツチ回路１３はトランスペアレ
ントモードであるので、論理ゲート１１の出力Ｄ
２をそのまま出力する（図において、（Ｄ２）と
して図示）。
３の順で変化する場合を例にとつて、その時の動
作の詳細を説明する。入力ラツチ回路１２は、ク
ロツク信号φ１が“Ｈ”レベルの期間中はトラン
スペアレントモードである。このため、入力信号
がＤ２の場合には、入力ラツチ回路１２からは信
号Ｄ２がそのまま出力される（図において、（Ｄ
２）として図示）。この状態で、クロツク信号φ
１が“Ｌ”レベルに立ち下がると、入力ラツチ回
路１２は、そのとき出力している信号Ｄ２をラツ
チする（Ｄ２として図示）。また、この時、クロ
ツク信号φ２は“Ｌ”レベルであるため、出力ラ
ツチ回路１３は、１つ前の信号Ｄ１をラツチして
いる状態である（Ｄ１として図示）。この後、ク
ロツク信号φ２は“Ｈ”レベルに立上がり、出力
ラツチ回路１３はトランスペアレントモードにな
る。これと同時に、プリチヤージ信号は“Ｌ”レ
ベルに立ち下がり、論理ゲート１１は動作状態に
設定され、その時の入力ラツチ回路１２の出力Ｄ
２に応じた論理信号（ここでは、Ｄ２とする）を
出力する。出力ラツチ回路１３はトランスペアレ
ントモードであるので、論理ゲート１１の出力Ｄ
２をそのまま出力する（図において、（Ｄ２）と
して図示）。
このような動作の過程において、システムの動
作検査は入力ラツチ回路１２および出力ラツチ回
路１３が共にラツチ状態の期間、例えば、クロツ
ク信号φ１が立下つてからクロツク信号φ２が立
ち上がるまでの期間ｔ２（入力ラツチ回路１２が
Ｄ２をラツチし、出力ラツチ回路１３がＤ１をラ
ツチしている状態）に実行される。この期間ｔ２
の間は入力ラツチ回路１２および出力ラツチ回路
１３は共にラツチ状態であるので、この時もし論
理ゲート１１は動作状態であつたならば、ある一
定期間は入力ラツチ回路１２の出力Ｄ２に応じた
論理信号Ｄ２を発生されるが、その論理ゲート１
１の出力電位は保持されず時間が経過するにつれ
てリークされてしまう。この状態でシステムの動
作を再開すると、クロツク信号φ２が立ち上がつ
て出力ラツチ回路１３がトランスペアレントモー
ドになるが、この時の論理ゲート１１の出力電位
は既にリークされているので、データＤ２は出力
されず、データＤ２の消失が発生する。
作検査は入力ラツチ回路１２および出力ラツチ回
路１３が共にラツチ状態の期間、例えば、クロツ
ク信号φ１が立下つてからクロツク信号φ２が立
ち上がるまでの期間ｔ２（入力ラツチ回路１２が
Ｄ２をラツチし、出力ラツチ回路１３がＤ１をラ
ツチしている状態）に実行される。この期間ｔ２
の間は入力ラツチ回路１２および出力ラツチ回路
１３は共にラツチ状態であるので、この時もし論
理ゲート１１は動作状態であつたならば、ある一
定期間は入力ラツチ回路１２の出力Ｄ２に応じた
論理信号Ｄ２を発生されるが、その論理ゲート１
１の出力電位は保持されず時間が経過するにつれ
てリークされてしまう。この状態でシステムの動
作を再開すると、クロツク信号φ２が立ち上がつ
て出力ラツチ回路１３がトランスペアレントモー
ドになるが、この時の論理ゲート１１の出力電位
は既にリークされているので、データＤ２は出力
されず、データＤ２の消失が発生する。
しかしながら、この実施例においては、クロツ
ク信号φ１が立ち下がつてからクロツク信号φ２
が立ち上がるまでの期間ｔ２においては、“Ｈ”
レベルのプリチヤージ信号が発生されており、論
理ゲート１１はプリチヤージ状態を維持してい
る。このため、システムの動作が再開され、クロ
ツク信号φ２が立ち上がつて出力ラツチ回路１３
がトランスペアレントモードになると共に、プリ
チヤージ信号が“Ｌ”レベルになり論理ゲート１
１が動作状態に設定されると、論理ゲート１１の
出力はＤ２になり、そのＤ２が出力ラツチ回路１
３から出力される。したがつて、データＤ２の消
失を防止することができる。
ク信号φ１が立ち下がつてからクロツク信号φ２
が立ち上がるまでの期間ｔ２においては、“Ｈ”
レベルのプリチヤージ信号が発生されており、論
理ゲート１１はプリチヤージ状態を維持してい
る。このため、システムの動作が再開され、クロ
ツク信号φ２が立ち上がつて出力ラツチ回路１３
がトランスペアレントモードになると共に、プリ
チヤージ信号が“Ｌ”レベルになり論理ゲート１
１が動作状態に設定されると、論理ゲート１１の
出力はＤ２になり、そのＤ２が出力ラツチ回路１
３から出力される。したがつて、データＤ２の消
失を防止することができる。
また、第２のクロツク信号φ２の立下がつてか
ら第１のクロツク信号φ１が立上がるまでの期間
ｔ１でシステムが停止された場合には、従来と同
様に出力ラツチ回路１３に論理出力がラツチされ
た段階でシステムは停止し、入力ラツチ回路１２
に入力信号がラツチされる段階からシステムは再
動作する。
ら第１のクロツク信号φ１が立上がるまでの期間
ｔ１でシステムが停止された場合には、従来と同
様に出力ラツチ回路１３に論理出力がラツチされ
た段階でシステムは停止し、入力ラツチ回路１２
に入力信号がラツチされる段階からシステムは再
動作する。
このように、この論理回路にあつては、入力ラ
ツチ回路１２と出力ラツチ回路１３が共にラツチ
状態にある期間、すなわち第１のクロツク信号φ
１と第２のクロツク信号φ２が共に“Ｌ”レベル
となる期間ｔ１，ｔ２のどちらの場合において
も、システムを正常に停止／再動作することが可
能となる。
ツチ回路１２と出力ラツチ回路１３が共にラツチ
状態にある期間、すなわち第１のクロツク信号φ
１と第２のクロツク信号φ２が共に“Ｌ”レベル
となる期間ｔ１，ｔ２のどちらの場合において
も、システムを正常に停止／再動作することが可
能となる。
［発明の効果］
以上のようにこの発明によれば、入力ラツチ回
路と出力ラツチ回路が共にラツチ状態にある期間
中ならば任意の時点で停止／再動作を正常に行な
うことができるため、この論理回路によつて信号
観測に適した集積回路が構成できるようになる。
路と出力ラツチ回路が共にラツチ状態にある期間
中ならば任意の時点で停止／再動作を正常に行な
うことができるため、この論理回路によつて信号
観測に適した集積回路が構成できるようになる。
第１図はこの発明の一実施例に係わる論理回路
を説明するブロツク構成図、第２図は第１図に示
した論理回路の動作を説明するタイミングチヤー
ト、第３図は従来の論理回路を説明するブロツク
構成図、第４図は第１図および第３図の論理回路
にそれぞれ使用されるラツチ回路の具体的な構成
を示す回路図、第５図は第３図の論理回路の動作
を説明するタイミングチヤートである。 １１……プリチヤージ型論理ゲート、１２……
入力ラツチ回路、１３……出力ラツチ回路、１４
……プリチヤージ信号発生回路、φ１，φ２……
クロツク信号。
を説明するブロツク構成図、第２図は第１図に示
した論理回路の動作を説明するタイミングチヤー
ト、第３図は従来の論理回路を説明するブロツク
構成図、第４図は第１図および第３図の論理回路
にそれぞれ使用されるラツチ回路の具体的な構成
を示す回路図、第５図は第３図の論理回路の動作
を説明するタイミングチヤートである。 １１……プリチヤージ型論理ゲート、１２……
入力ラツチ回路、１３……出力ラツチ回路、１４
……プリチヤージ信号発生回路、φ１，φ２……
クロツク信号。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２のレベルをそれぞれが有し第
２のレベルの発生期間が互いに重複しないノンオ
バーラツプ型の第１および第２のクロツク信号が
供給され、その第１のクロツク信号が第１のレベ
ルから第２のレベルに変化してから第２のクロツ
ク信号が第１のレベルから第２のレベルに変化す
るまでの期間中は第３のレベルで、それ以外の期
間中は第４のレベルとなるプリチヤージ信号を発
生するプリチヤージ信号発生回路と、 前記第１のクロツク信号が第２のレベルから第
１のレベルに遷移する際に入力信号をラツチする
第１のラツチ回路と、 前記プリチヤージ信号が第３のレベルの期間中
はプリチヤージ状態で、前記プリチヤージ信号が
第４のレベルの期間中は動作状態に制御され、前
記第１のラツチ回路からの出力に応じた論理信号
を出力する論理ゲートと、 前記第２のクロツク信号が第２のレベルから第
１のレベルに遷移する際に前記論理ゲートからの
論理信号をラツチする第２のラツチ回路とを具備
することを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036730A JPS63204817A (ja) | 1987-02-19 | 1987-02-19 | 論理回路 |
| US07/155,822 US4893034A (en) | 1987-02-19 | 1988-02-16 | Stop/restart latch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036730A JPS63204817A (ja) | 1987-02-19 | 1987-02-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204817A JPS63204817A (ja) | 1988-08-24 |
| JPH0547129B2 true JPH0547129B2 (ja) | 1993-07-15 |
Family
ID=12477847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036730A Granted JPS63204817A (ja) | 1987-02-19 | 1987-02-19 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4893034A (ja) |
| JP (1) | JPS63204817A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
| US5654653A (en) * | 1993-06-18 | 1997-08-05 | Digital Equipment Corporation | Reduced system bus receiver setup time by latching unamplified bus voltage |
| EP0665650A1 (en) * | 1994-01-31 | 1995-08-02 | STMicroelectronics S.A. | Low voltage high speed phase frequency detector |
| US5453708A (en) * | 1995-01-04 | 1995-09-26 | Intel Corporation | Clocking scheme for latching of a domino output |
| US5517136A (en) * | 1995-03-03 | 1996-05-14 | Intel Corporation | Opportunistic time-borrowing domino logic |
| US5952861A (en) * | 1997-06-19 | 1999-09-14 | Sun Microsystems, Inc. | Dynamic pulse register with scan functionality |
| US5973531A (en) * | 1997-06-20 | 1999-10-26 | Sun Microsystems, Inc. | Method for generating a pulse output in a dynamic register |
| JP5416008B2 (ja) * | 2010-03-24 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | レベルシフト回路及びデータドライバ及び表示装置 |
-
1987
- 1987-02-19 JP JP62036730A patent/JPS63204817A/ja active Granted
-
1988
- 1988-02-16 US US07/155,822 patent/US4893034A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204817A (ja) | 1988-08-24 |
| US4893034A (en) | 1990-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |