JPH08288827A

JPH08288827A - 短絡電流および突然の故障の無い論理ビルディングブロック

Info

Publication number: JPH08288827A
Application number: JP8086095A
Authority: JP
Inventors: Jieemuzu Goonii Dagurasu; ダグラス・ジェームズ・ゴーニィ
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-04-17
Filing date: 1996-04-09
Publication date: 1996-11-01
Also published as: US5642061A

Abstract

(57)【要約】【目的】短絡電流の無いダイナミック論理ビルディン
グブロックを提供する。【構成】正論理ビルディングブロック３００はゼロＶ
出力にプリチャージされ、入力線３１０がＨからＬへ遷
移すると評価サイクルにてＨ出力する。負論理ビルディ
ングブロック４００はＨ出力レベルにプリチャージさ
れ、入力４１０がＬからＨへ遷移すると、評価期間にお
いてＬ出力する。双方共、評価期間終了時に再プリチャ
ージされる。また、各々に別々の評価クロック信号Ｖｐ
ｅ、Ｖｎｅおよびチャージクロック信号Ｖｎｃ、Ｖｐｃ
が提供され、チャージサイクルと評価サイクルが重なら
ぬように編成される。各サイクルのアクティブな部分及
びそれらの間の遷移は相互に排他的である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路に関し、特
に、論理回路で用いられる、突然の故障（グリッチ；ｇ
ｌｉｔｃｈ）が無く、また、短絡電流の無いビルディン
グブロックを提供するためにダイナミック論理クロック
タイミングを実行するＮＰドミノ論理回路に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】本発明は、短絡電流が流れるのを無くす
ためにダイナミッククロック信号タイミングを提供する
ことにより、従来のＮＰドミノ論理技術を改善する。好
適な実施形態では、従来のＮＰドミノ論理回路設計技術
を実施する場合に論理ブロック間に用いられているスタ
ティックインバータを無くすことにより、さまざまな論
理回路に関してドミノビルディングブロックのより単純
なカスケーディングが可能となる。

【０００３】論理設計者は、所定の環境に最適な論理ビ
ルディングブロックを作り出すため、さまざまな設計ス
タイルを用いる。例えば、ある論理設計スタイルはデバ
イス間の競合状態を防ぐことに傾注したものであり、他
のスタイルは低電力技術を利用するものであり、更に別
の設計スタイルは特定の回路における電力損を最小にす
ることに傾注したものである。

【０００４】電力損は、所定のデバイスが動作する際に
発散される熱エネルギの量に関連する性能の尺度であ
る。デバイスが動作する際、熱エネルギが生成される。
この熱エネルギは、ゲートが状態から状態へとスイッチ
される際のデバイスの基本的な動作に起因する熱エネル
ギであり、また、デバイスに存在する設計の欠陥による
ものもある。あまり多くの熱がデバイスに蓄積される
と、回路が破損したり、または、予測のつかない動作を
することがある。それで、論理回路設計者は、熱エネル
ギをヒートシンク等で放熱させるか（その場合、コスト
が上昇し、論理回路設計全体の複雑さが増大する）、あ
るいは、その発生や論理回路への影響を最小にしなけれ
ばならない。効率の観点からは、設計者は、理想的に
は、不必要なスイッチングを全く無くすことによって、
発散される熱エネルギの量を最小にし、それによって電
力消費を節約することを選ぶであろう。これは、限られ
た電池を備え、それによって動作する携帯電子デバイス
の場合、特に重要である。本発明は、各論理ビルディン
グブロックにおいて短絡電流が流れるのを無くすことに
よって、所定の回路による電力消費を最小にするため
に、また、必然的に、発散される熱エネルギを最小にす
るために利用される論理設計技術に注意を向けたもので
ある。

【０００５】

【発明が解決しようとする課題】論理回路において、熱
エネルギが、特に、短絡電流あるいは突然の故障によっ
て生成されることがある。短絡電流は、デバイスにおけ
るスイッチングの順序に注意を払わない場合に生じるこ
とがある。特に、ＰＭＯＳとＮＭＯＳのチェーンを用い
る論理回路は、相補型スイッチが状態から状態へと遷移
する際に、しばしば短絡電流が発生する。そこで、短絡
電流電力損は、論理回路における短絡電流状態に起因し
て発散する電力量に関係する。

【０００６】突然の故障は論理ゲートにおける競合状態
に起因して発生し、１クロックサイクルにおける多重状
態遷移によって余分なスイッチングが発生する。突然の
故障による電力損は、論理デバイスの不必要なスイッチ
ングによって発生するハザード遷移あるいは突然の故障
に起因して発散される熱エネルギの量に関係する。ＣＭ
ＯＳＶＬＳＩ回路の場合、所定の回路による総発散電
力の１０％もが短絡電流によって説明されることが示さ
れている。同様に、突然の故障電力損は、ＣＭＯＳＶ
ＬＳＩ回路により発散される総電力の１５−２０％に上
ることが示されている。

【０００７】先行技術においては、突然の故障による電
力を発散させる必然性を除去するために数種の設計技術
が用いられてきた。そのような設計技術の１つは、クロ
ック制御されたダイナミック論理スタイルを用いること
が関係している。クロック制御されたダイナミック論理
スタイルでは、各ゲートへの入力は、最大でも、クロッ
クサイクル毎に１回スイッチされる。それで、この技術
で実現された回路では、突然の故障による電力損は必ず
しも発生しない。

【０００８】まず図１を参照すると、論理設計回路で用
いられる先行技術のスタティック論理ビルディングブロ
ックが示されている。ビルディングブロック１００は、
ソースがＶｃｃ入力に接続されたＰＭＯＳ電界効果トラ
ンジスタ（ＦＥＴ）１０２を有しており、そのＰＭＯＳ
ＦＥＴ１０２のドレインはＮＭＯＳＦＥＴ１０４の
ソースに接続されている。ＮＭＯＳトランジスタ１０４
のドレインはグランドに結合されている。入力信号１０
６は、ＰＭＯＳＦＥＴ１０２とＮＭＯＳＦＥＴ１０
４の両方のゲート入力に結合されている。この場合、入
力Ｖｉｎ１０６がＨ（ｈｉｇｈ）からＬ（ｌｏｗ）へと
振れると、ＰＭＯＳＦＥＴ１０２が導通して、Ｖｏｕ
ｔ信号線１０８上にＨ信号を駆動する。逆にＶ入力信号
１０６がＬからＨへと駆動されると、ＰＭＯＳＦＥＴ
１０２は導通しなくなり、その一方で、ＮＭＯＳＦＥ
Ｔ１０４が導通し始め、出力信号線Ｖｏｕｔ１０８にグ
ランドを駆動する。

【０００９】この配列のままでは、ＶｉｎおよびＶｏｕ
ｔの入力振動は、ＦＥＴ１０２および１０４の起動状態
を生じさせ得る。そのため、ＦＥＴ１０２および１０４
の両方が同時にオンとなる。ＦＥＴ１０２および１０４
の両方が同時にオンになると、ＶＣＣが２つのトランジ
スタデバイスを経由して直接グランドへと導通されるの
で、短絡電流が発生する。同じ入力信号Ｖｉｎが相補型
ＦＥＴ１０２および１０４のオン、オフを行うために使
われるため、短絡電流状態が生ずる。この場合、オン状
態およびオフ状態間の遷移期間において、両方のＦＥＴ
１０２および１０４が導通することにより、短絡電流が
流れることになる。

【００１０】次に図２を参照すると、先行技術による突
然の故障の無いロジック技術で、プリチャージロジック
を実施するものの例が示されている。「プリチャージ」
ロジックとは、１クロックサイクル（チャージサイク
ル）の期間に出力がプリチャージされ、その後、第２サ
イクル（評価サイクル）の期間に論理ブロックへの入力
信号の状態が評価される論理ビルディングブロックデバ
イスをいう。このタイプの回路技術では、入力信号（Ｖ
ｉｎ）は、評価期間中には１回の遷移に限定される。

【００１１】この先行技術の設計技術では、ビルディン
グブロック２００は、ソースがＶＣＣに結合されたＰＭ
ＯＳＦＥＴ２０２を有しており、そのドレインは第２
のＰＭＯＳＦＥＴ２０４のソースに結合されている。
第２のＰＭＯＳＦＥＴ２０４は、そのドレインがＮＭ
ＯＳＦＥＴ２０６のソース入力に結合されており、そ
のＮＭＯＳＦＥＴ２０６のドレインはグランドに結合
されている。この突然の故障の無い回路では、第１のク
ロック信号Ｖｃｌｋ２０８が、入力としてＰＭＯＳＦ
ＥＴ２０２およびＮＭＯＳＦＥＴ２０６のゲート入力
に接続されている。そして最後に、入力信号Ｖｉｎ２１
０は第２のＰＭＯＳＦＥＴ２０４のゲート入力に結合
されており、そのＰＭＯＳＦＥＴ２０４のドレインは
このビルディングブロック回路２００の出力Ｖｏｕｔ２
１２を形成している。このタイプの回路は、入力信号Ｖ
ｉｎの状態を評価するために、プリチャージおよび評価
クロック相を利用している。

【００１２】クロックダイアグラムは図２ｂとして示さ
れている。このタイプのデバイスに関して、入力信号Ｖ
ｉｎは一定のＨに保たれ、Ｈ状態からＬ状態への遷移の
際には、ビルディングブロックの出力をＬ状態からＨ状
態へ駆動する。チャージサイクルの期間に、クロック線
はＨに保たれ、それによりＰＭＯＳＦＥＴ２０２をオ
フにし、ＮＭＯＳＦＥＴ２０６をオンにする。ＮＭＯ
ＳＦＥＴ２０６がオンにされると、出力信号線Ｖｏｕ
ｔ２１２にグランドが供される。その場合、ビルディン
グブロックは論理Ｌ出力レベルに「プリチャージ」され
る。クロックサイクルの第２部分、即ち評価サイクルの
期間では、クロックはＬに保たれ、それによりＮＭＯＳ
ＦＥＴ２０６はオフにされ、ＰＭＯＳＦＥＴ２０２
が導通される。ＰＭＯＳＦＥＴ２０２が導通される
と、ＶＣＣ信号がＰＭＯＳＦＥＴ２０４のソース入力
へと駆動される。その場合、入力信号ＶｉｎがＨからＬ
へ遷移すると、第２のＰＭＯＳＦＥＴ２０４が導通さ
れ、ＨのＶＣＣ出力信号を信号出力線Ｖｏｕｔ２１２に
駆動する。評価期間が終わるとチャージサイクルが繰り
返され、出力は再びグランドに駆動される。

【００１３】このタイプのダイナミッククロック環境で
は、入力信号Ｖｉｎは評価相において１回スイッチでき
るだけである。この条件が満たされる限り、出力信号Ｖ
ｏｕｔは１クロックサイクルの間に１回だけ遷移でき
る。この分野の通常の知識を有する者（以下、当業者と
称する）は、入力信号が評価相の間に１回だけ遷移でき
るのは、出力信号線Ｖｏｕｔ２１２の容量的な特性によ
ることを理解している。動作の場合、Ｖｉｎ入力信号線
がＨ状態からＬ状態へと遷移すると、前述のようにＨ状
態の出力となる。入力信号が評価サイクルの期間にＨ状
態に戻るように遷移しても、出力信号線Ｖｏｕｔの容量
的な特性のために、出力信号線の容量成分が何等かの負
荷にディスチャージされるまでは、出力信号線Ｖｏｕｔ
はＨ状態の出力に留まる。その場合、入力信号線Ｖｉｎ
２１０が評価相の期間にトグル（ｔｏｇｇｌｅ）するこ
とが許されると、出力信号線Ｖｏｕｔ２１２は入力信号
の真の状態を反映しないことになる。評価相の期間に単
一の遷移だけ認められることを条件とすることにより、
図２ａに示されたような回路では、競合状態によるデバ
イスのスイッチングが発生しないので、突然の故障によ
る電力発散が無くなる。

【００１４】しかし、図２ａに示されているように、Ｐ
ＭＯＳＦＥＴ２０２とＮＭＯＳＦＥＴ２０６との両方
を駆動するために単一のクロック信号Ｖｃｌｋ２０８が
用いられているため、ＦＥＴ２０２および２０６のオン
とオフとの間の遷移相の際に短絡電流状態が発生し得
る。この短絡電流状態は、評価期間の終わりに、入力信
号がＬ状態に留まってＦＥＴ２０４が導通されるときに
発生する。評価期間の終わりの遷移の際に、ＦＥＴ２０
２はオフにされ、その一方でＦＥＴ２０６はオンとなり
はじめる。その場合、３個のＦＥＴ２０２、２０４およ
び２０６のカスケーディングのため、この遷移期間の際
に短絡電流が生じる。図２ａに示された回路は突然の故
障の無い論理ビルディングブロックを提供するとはい
え、図２ａに示されたようなビルディングブロックを実
現する回路は、依然として短絡電流電力発散は補償しな
ければならない。

【００１５】ＮＯＲＡを含め、他のダイナミック論理技
術は、ダイナミッククロック回路タイミングにおけるこ
の突然の故障が無いという性質を利用している。ジッパ
ＣＭＯＳ（ＺｉｐｐｅｒＣＭＯＳ）を含め、更に別の
設計では、同じ基本的な競合あるいは突然の故障が無い
環境を提供するものが実施されてきた。しかし、これら
基本的なＮＰドミノ技術の変形の大多数は、複数のビル
ディングブロックを一緒にカスケーディングすることに
関連するチャージシェアリングの問題に対処するために
なされてきたものである。

【００１６】本発明の目的は、プリチャージされたクロ
ックと評価クロックとを別々に備えることにより、論理
ビルディングブロックにおける短絡電流を無くしたダイ
ナミック論理ビルディングブロックを提供することにあ
る。

【００１７】本発明の別の目的は、ＤＣ動作に対するプ
リチャージクロックサイクルの期間に、ダイナミック論
理ビルディングブロックに対する入力信号を定常状態に
保つための、短絡電流の無いスタティックラッチを提供
することにある。

【００１８】本発明の他の目的は、ビルディングブロッ
クのステージ間で蓄積される容量性の電荷が電荷間で減
衰しない程に十分に高い周波数で、ダイナミック論理ビ
ルディングブロックを動作させるときに、ダイナミック
論理ビルディングブロックに入力される最後の状態を維
持するための、短絡電流の無いダイナミックラッチを提
供することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２１】すなわち、本発明の短絡電流および突然の
故障の無い論理ビルディングブロックは、正（Ｐ）論理
および負（Ｎ）論理の評価ステージおよびプリチャージ
ステージを駆動するための別個のクロックを備えた、正
論理および負論理のダイナミックドミノビルディングブ
ロックを有している。正論理ゲートはゼロＶ出力にプリ
チャージされ、入力線においてＨからＬへの遷移がある
と、評価サイクルの期間にＨ出力を提供する。逆に、負
論理ビルディングブロックは、Ｈ出力レベルでプリチャ
ージされ、ビルディングブロックデバイスへの入力がＨ
からＬへ遷移すると、評価期間にＬ出力信号を提供す
る。評価期間の終わりに、両方のタイプのビルディング
ブロックが再びプリチャージされ、本質的に突然の故障
の無いダイナミック論理デバイスが提供される。評価お
よびチャージ用の別々のクロックが、正論理および負論
理のビルディングブロックの各々に提供され、それらの
ビルディングブロックはオーバーラップしないチャージ
および評価サイクルを提供するように編成されている。
この編成においては、どちらのビルディングブロックデ
バイスに関しても、チャージおよび評価サイクル間の遷
移の際に、短絡電流は全く生じない。正論理プリチャー
ジ、正論理評価、負論理プリチャージおよび負論理評価
に対する４つの別々のクロックを用いることにより、短
絡電流を無くすことができる。プリチャージおよび評価
サイクルのアクティブな部分、およびそれらの間の遷移
は相互に排他的とされている。即ち、各ビルディングブ
ロックが遷移し始めることの評価の前に、負論理および
正論理に関するプリチャージが終わり、完全にオフとな
る。

【００２２】別の実施形態では、クロックがプリチャー
ジ状態で遮断されることのあるＤＣ動作の際に、ダイナ
ミック論理ビルディングブロックと共に用いるためのス
タティックラッチが提供される。更に別の実施形態で
は、ビルディングブロックのステージ間で蓄積される容
量性の電荷が減衰するのを防ぐのに十分なチャージサイ
クルの周波数においての最小周波数動作の際に、ダイナ
ミック論理ビルディングブロックと共に用いるためのダ
イナミックラッチが提供される。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２４】（実施の形態１）まず図３ａを参照する
と、本発明の教示を組み込んだ正論理ビルディングブロ
ック３００が示されている。正論理ビルディングブロッ
ク３００はＰＭＯＳＦＥＴ３０２を含んでおり、その
ソースはＶＣＣに接続され、ドレインは第２のＰＭＯＳ
ＦＥＴ３０４のソースに接続されている。第２のＰＭ
ＯＳＦＥＴ３０４は、そのドレインがＮＭＯＳＦＥ
Ｔ３０６のソースに接続されており、また、出力信号線
Ｖｏｕｔ３０８への分岐点を形成している。第２のＰＭ
ＯＳＦＥＴ３０４のゲート入力は入力信号Ｖｉｎ３１
０に結合されている。第１のＰＭＯＳＦＥＴ３０２の
入力は、第１のクロック信号Ｖｐｅ３１２に結合されて
おり、このクロック信号はＰＭＯＳ評価クロックであ
る。ＮＭＯＳＦＥＴ３０６は、そのゲート入力が第２
のクロック信号Ｖｎｃ３１４に結合されており、このク
ロック信号はＮＭＯＳチャージクロックである。チャー
ジサイクルの間、ＦＥＴ３０６への入力はＨに保たれ
（Ｖｎｃ＝Ｈ）、それによって出力Ｖｏｕｔ３０８はグ
ランドに駆動される。好適な実施形態においては、正論
理ビルディングブロックデバイスに対する入力信号Ｖｉ
ｎ３１０は定常状態のＨレベルに保たれ、評価期間の際
にはＬに遷移される。その後、評価サイクルの残りを通
して入力信号は定常に保たれ、それによって評価期間の
間、Ｈ状態からＬ状態への１回の遷移だけが許される。
入力をこのように限定することにより論理関数の適正な
評価が可能となり、これはダイナミック論理デバイスに
とって標準的なことである。

【００２５】次に図３ｂを参照すると、Ｖｐｅ評価クロ
ック、Ｖｎｃチャージサイクルクロック、および入力信
号の間のクロック関係が示されている。動作の際、Ｖｎ
ｃチャージクロックは、チャージサイクルの期間にＬか
らＨへと遷移し、それによって、前述のように、ビルデ
ィングブロックデバイス３０８の出力にＬレベルの出力
電圧を提供する。その後、チャージサイクルは終了し、
その結果、評価サイクルが開始されるまで、出力におけ
る低電圧の信号値が容量的に保持される。チャージサイ
クルの終了後（そのときＶｎｃ信号＝０である）、ある
時間間隔ΔＴ１（ΔＴ１＞０）の後、評価サイクルが開
始される。評価サイクルは、正論理デバイスにおいて、
Ｖｐｅ評価クロック３１２をＨ状態からＬ状態へと遷移
させることにより開始され、Ｖｐｅ評価クロック３１２
は評価サイクル全体にわたってＬに保持される。正論理
ＦＥＴ３０２のゲート入力へのＬ信号により、デバイス
は導通され、それによりＦＥＴ３０２の導通チャネルを
介してＦＥＴ３０４のソースからＶＣＣへの接続が実現
される。これにより、入力信号がＨ状態からＬ状態へと
遷移すると、出力信号Ｖｏｕｔ３０８はＬ値からＨ値へ
振れる。前述のように、ビルディングブロックデバイス
への入力信号は、正論理デバイスに関しては、信号レベ
ルがＨに保たれ、評価相の期間に信号レベルはＬに遷移
される。入力信号のＨからＬへの遷移が発生すると、出
力線は、入力信号の状態変化を反映して、ＬからＨへと
振れる。

【００２６】評価サイクルが終わると（評価信号線Ｖｐ
ｅはＬ状態からＨ状態へと戻るように遷移する）、第２
の時間間隔ΔＴ２（ΔＴ２＞０）が経過した後、新たな
チャージサイクルを初期設定できる。新たなチャージサ
イクルは、評価相が完了した場合にのみ初期化できるの
で、正論理デバイスおよび負論理デバイスのＰＭＯＳと
ＮＭＯＳのチェーンの間に短絡電流が生じることはな
い。

【００２７】正論理ビルディングブロック３００では、
Ｖｎｃクロック信号３１４を用いて出力ノードがＬ、即
ち０Ｖにプリチャージされる。ひとたびプリチャージが
終了し、Ｖｎｃ信号がＬとなると、ある時間間隔ΔＴ１
の遅延の後に、Ｖｐｅ評価クロック信号３１２が低下し
はじめる。好適な実施形態では、ΔＴ１の時間遅延は
（＞０）の任意の時間間隔とすることができる。しか
し、当業者には、出力回路のキャパシタンスに対応する
減衰時間より大きな時間間隔に対しては、次の入力信号
を見越して、出力状態を所定のチャージレベルに保つた
めに、スタティックラッチ手段が設けられなければなら
ないことを理解されるであろう。

【００２８】正論理評価クロック信号Ｖｐｅ３１２がＬ
になると、正論理関数が評価され、入力Ｖｉｎ３１０に
依存して、出力信号線Ｖｏｕｔ３０８上において、出力
はＨにディスチャージできる。前述のように、この期間
において入力はＨからＬにのみ遷移することができる。
当業者には、この入力の制約により論理関数が適正に評
価でき、ダイナミック論理にとって標準的であることを
理解されるであろう。

【００２９】評価が終了すると、評価クロック信号Ｖｐ
ｅ３１２がＨ状態に戻り、正論理の評価がオフとされ
る。評価クロック信号Ｖｐｅ３１２が完全にＨになる
と、ある大きさの第２の時間遅延のΔＴ２の後に、チャ
ージクロック信号ＶｎｃをＨとすることが許される。前
述のように、チャージクロックＶｎｃに対するＨレベル
の入力信号により、正論理セクションの出力が低電圧レ
ベルにプリチャージされる。チャージ信号クロックＶｎ
ｃがＨである期間に、正論理デバイスに対して求められ
ている従来のＨ入力信号レベルを満たすために、入力を
Ｌ状態からＨ状態へと戻るようにスイッチすることがで
きる。当業者には、クロック信号Ｖｐｅ３１２がＨ状態
にあってＰチェーンがオフにされているため、これが適
切であって、論理関数には何の影響も及ぼさないことが
理解されるであろう。当業者には、正論理が非アクティ
ブ状態になってプリチャージＰＭＯＳＦＥＴがアクテ
ィブ状態になるまでの時間間隔ΔＴ２がゼロより大き
く、正論理がプリチャージから評価へとスイッチされる
ときに短絡電流が全く生じないことが理解されるであろ
う。従って、このような設計によって、正論理から短絡
電流を無くすことができる。

【００３０】（実施の形態２）次に図４を参照すると、
そこには負論理ビルディングブロック４００が示されて
いる。この負論理ビルディングブロックはＰＭＯＳＦ
ＥＴ４０２を有しており、そのソースはＶＣＣ信号に結
合されており、ドレインは第１のＮＭＯＳＦＥＴ４０
４のソースに結合されている。第１のＮＭＯＳＦＥＴ
４０４のドレインは第２のＮＭＯＳＦＥＴ４０６のソ
ースに結合されており、後者のドレインはグランドに結
合されている。出力信号線は、ＰＭＯＳＦＥＴ４０２
とＮＭＯＳＦＥＴ４０４との間から引き出されてお
り、この論理ブロックの出力信号Ｖｏｕｔ４０８のため
のものとなっている。第１のチャージクロックＶｐｃ４
１２は、ＰＭＯＳＦＥＴ４０２のゲート入力に結合さ
れている。第２のクロック信号、即ち評価クロック信号
Ｖｎｅ４１４は、第２のＮＭＯＳＦＥＴ４０６のゲー
ト入力に結合されている。そして、最後の点として、入
力信号Ｖｉｎ４１０が、第１のＮＭＯＳＦＥＴ４０４
のゲート入力に結合されている。

【００３１】動作の際には、チャージクロック信号Ｖｐ
ｃ４１２を用いて、負論理出力ノードがＨにプリチャー
ジされる。これは、Ｖｐｃ信号線をＬに駆動することに
よって達成され、それによってＰＭＯＳＦＥＴ４０２
が導通し、その結果、出力信号線Ｖｏｕｔ４０８がＶＣ
ＣのＨ信号レベルとなる。プリチャージが終了すると、
チャージ信号線Ｖｐｃ４１２がＨに戻り、ある時間遅延
ΔＴ１の後に、評価クロック信号Ｖｎｅ４１４はＨにな
り始める。好適な実施形態では、時間遅延はゼロより大
きいが、出力信号線の出力負荷に対応する出力キャパシ
タンスの減衰時間より小さくされなければならない。評
価信号Ｖｎｅ４１４がＨになると、負論理関数が評価さ
れ、入力値に応じて、出力をＨからＬへとディスチャー
ジできる。正論理デバイスに関連して説明したように、
入力信号Ｖｉｎは評価クロックサイクルの期間にのみ遷
移する（ＬからＨ）ことができる。

【００３２】負論理デバイスにおいて、入力信号は定常
状態でＬに保たれ、そのとき評価期間中に１回、Ｈ状態
へと遷移して状態変化を示す。評価期間においてこの遷
移が発生すると、出力信号線Ｖｏｕｔ４０８はＨ状態か
らＬ状態へと論理状態が遷移する。当業者には、入力の
制約により、論理関数の適切な評価が可能となり、それ
がダイナミック論理にとって標準的であることを理解さ
れるであろう。

【００３３】評価期間の終わりに、評価クロック信号Ｖ
ｎｅはＬ状態へと戻り、それによってＮＭＯＳＦＥＴ
４０４および４０６の評価が完全にオフとされる。評価
クロック信号Ｖｎｅが完全にＬになると、第２の時間遅
延ΔＴ２の後に、チャージクロック信号ＶｐｃがＬとさ
れる。Ｌ状態のチャージサイクルの間、ビルディングブ
ロックへの入力ＶｉｎはＨ状態からＬ状態へと戻るよう
にスイッチでき、このタイプのビルディングブロックに
要求されるＬ値の入力が提供される。この遷移は論理関
数に何の影響ももたらさない。なぜなら、評価クロック
信号ＶｎｅをＬに保つことにより、チャージサイクルの
間、ＮＭＯＳチェーン４０４および４０６はオフとされ
ているからである。

【００３４】正論理セクションの場合と同様に、プリチ
ャージが非アクティブ状態になってから負論理がアクテ
ィブ状態になるまでの時間ΔＴ１がゼロより大きけれ
ば、負論理に関してプリチャージから評価へのスイッチ
の際に、短絡電流は全く生じない。また、負論理の評価
が非アクティブになってから正論理のプリチャージがア
クティブになるまでの時間ΔＴ２がゼロより大きけれ
ば、負論理を用いる評価からプリチャージに戻る遷移の
際に、短絡電流は全く生じない。従って、設計によって
負論理も短絡電流の無いものとすることができる。

【００３５】次に図５を参照すると、そこには本発明の
好適な実施形態で用いられるクロック信号が示されてい
る。入力クロック信号Ｓｙｎｃ５０２は第２のクロック
信号Ｃｌｋ５０４を生成するために用いられ、第２のク
ロック信号Ｃｌｋ５０４はＳｙｎｃ５０２の周波数の４
分の１で２５％のデューティである。第３のクロック信
号Ｃｌｋ＿８５０６はＣｌｋ５０４の位相をシフトし
たものである。これら３つの信号Ｓｙｎｃ５０２、Ｃｌ
ｋ５０４、およびＣｌｋ＿８５０６から、クロック信
号Ｖｐｅ、Ｖｎｅ、Ｖｐｃ、およびＶｎｃを生成するこ
とができる。好適な実施形態では、Ｖｐｅクロック信号
は信号Ｃｌｋ５０４と信号Ｃｌｋ＿８５０６との論理
「ＯＲ」を取ることにより生成される。Ｖｎｃ信号は、
信号Ｃｌｋ５０４と信号Ｃｌｋ＿８５０６との論理
「ＮＯＲ」を取ることにより生成される。クロック信号
ＶｎｅおよびＶｐｃは、それぞれ信号ＶｐｅおよびＶｎ
ｃの単なる反転である。

【００３６】次に図６を参照すると、本発明の好適な実
施形態で用いられる４つのクロック信号を導出するのに
用いるため、所定の入力信号ＳＹＮＣからクロック信号
Ｃｌｋ５０４およびＣｌｋ＿８５０６を生成するブロ
ック図が示されている。４個のポジティブエッジトリガ
ー型ラッチ６０２、６０４、６０６、および６０８が、
４個のネガティブエッジトリガー型ラッチ６１０、６１
２、６１４および６１６に結合されており、ポジティブ
トリガー型ラッチの出力が次のネガティブトリガー型ラ
ッチの入力に供給され、一方、それと交互に、ネガティ
ブトリガー型ラッチの各々の出力は隣接するポジティブ
トリガー型ラッチの入力に結合されている。ラッチ６１
６からの出力はラッチ６０２の入力に結合され、それに
より、本発明の好適な実施形態に必要とされるクロック
信号を生成するためのフィードバック網が作り上げられ
ている。第１の入力信号Ｓｙｎｃ６２０は、ポジティブ
トリガー型ラッチ６０２、６０４、６０６、および６０
８の各々のクロックポートに、また、ネガティブエッジ
トリガー型ラッチ６１０、６１２、６１４、および６１
６のクロック入力ポートに、入力として提供されてい
る。リセット信号６２１は、ラッチ６０２のリセット信
号ポートに、また、ラッチ６０４、６０６、６０８、６
１０、６１２、６１４および６１６のクリアポートに入
力として供給されている。このリセット信号は、その後
生成される他のクロックソース信号（５０４および５０
６）を同期させるために、論理回路の初期化の際に生成
される。好適な実施形態では、リセット信号６２１は、
ラッチ６０２の出力を論理「１」にセットし、同時に残
りのラッチ６０４、６０６、６０８、６１０、６１２、
６１４および６１６を論理「０」にセットする。

【００３７】第１のポジティブトリガー型ラッチ６０２
は、ＳＲフリップフロップ６２２のセット入力に結合さ
れ、ＳＲフリップフロップ６２２のリセット入力は第２
のポジティブエッジトリガー型ラッチ６０４の出力に結
合されている。ＳＲフリップフロップ６２２の出力がＣ
ｌｋ５０４出力信号を形成している。第２のＳＲフリッ
プフロップ６２４は、そのセット入力が第１のネガティ
ブエッジトリガー型ラッチ６１０の出力に結合されてお
り、リセット入力は第２のネガティブエッジトリガー型
フリップフロップ６１２の出力に結合されている。第２
のＳＲフリップフロップ６２４の出力が、本発明の好適
な実施形態で用いられるＣｌｋ＿８５０６を形成して
いる。最後に、論理ＮＯＲ、ＯＲおよびインバータのゲ
ートを用いることにより、Ｖｐｅ、Ｖｎｅ、Ｖｐｃ、お
よびＶｎｃの信号が導出されている。当業者には、上述
のラッチ手段およびフリップフロップが、本発明の好適
な実施形態で用いられる必要なクロック信号を実現する
単純な方法であることを理解されるであろう。しかし、
この分野で知られている他の手段を用いてもよい。

【００３８】動作の際には、図４に示されたような短絡
電流の無い負論理の論理ブロックを編成して、評価期間
にＬ状態からＨ状態に遷移する低レベルの入力信号を受
けるようにする。評価期間にＬからＨへの遷移が発生す
ると、負論理ブロックの出力は論理レベルがＨレベルか
らＬレベルへと遷移する。評価期間の間にＬからＨへの
遷移が発生しないと、負論理デバイスの出力は定常のＨ
レベルに留まる。逆に、図３に示されたような短絡電流
の無い正論理の論理ブロックは、評価相の間にＨレベル
からＬレベルへと遷移するＨレベルの入力信号を必要と
する。動作の際、正論理デバイスは、正論理デバイスの
出力がＬ論理レベルからＨ論理レベルへと遷移するため
に、評価相の間に入力がＨレベルからＬレベルへ遷移す
ることを必要とする。入力レベルがＨ論理レベルからＬ
論理レベルへ遷移しないと、正論理デバイスの出力はＬ
論理レベルに留まる。それで、正論理デバイスは、その
プリチャージ出力レベルがＬレベルであるため、負論理
デバイスに対する完全な入力信号を提供する。逆に、負
論理デバイスは、負論理デバイスに対するプリチャージ
の結果、出力が定常的にＨレベルであるため、正論理デ
バイスに対する完全な入力を提供する。このように、負
論理デバイスが正論理デバイスに入力するように正論理
および負論理デバイスを交互にカスケーディングするこ
とにより、より複雑な論理構造を形成することができ
る。

【００３９】（実施の形態３）次に図７ａを参照する
と、負論理と正論理のビルディングブロックを交互に組
み込んでカスケーディングされたデバイス６５０が示さ
れている。第１の負論理デバイス６５２は、正論理デバ
イス６５４に結合されている。後者は順に、第２の負論
理デバイス６５６に結合されており、第２の負論理デバ
イス６５６の出力は第２の正論理デバイス６５８に結合
されている。図示されたようなカスケード構造は、カス
タムＬＳＩ、ＤＳＰ、およびマイクロプロセッサ等の様
々な論理回路に用いることができる。

【００４０】負論理デバイスと正論理デバイスとをカス
ケーディングするために、評価相の全体にわたって入力
レベルをプリチャージ状態に維持し、入力信号に遷移が
発生しないように注意しなければならない。これは個々
の論理ブロックの出力ステージに対応するキャパシタン
スを利用して達成できるが、これらの容量的に蓄積され
た値は、ある時間の後に減衰するので、クロックについ
ては最小の周波数が要求される。論理ビルディングデバ
イスの間にラッチを用いて中間データの状態を格納する
ことができ、それによって個々の負論理および正論理デ
バイスにそれぞれ必要とされるＨレベルあるいはＬレベ
ルの入力信号を維持できる。

【００４１】当業者には、本発明の教示を、図３および
図４に示されたインバータゲートより複雑な論理ビルデ
ィングブロックに組み込むことができることは理解され
るであろう。インバータゲートは例示の目的のためにだ
け選ばれたものであり、開示された論理設計技術は、Ａ
ＮＤ、ＮＡＮＤ、ＮＯＲ、ＯＲ、およびＸＯＲゲート等
の他の論理デバイスにおいても同じく効果的に適用する
ことができる。次に図７ｂを参照すると、そこには本発
明の好適な実施形態による正論理ＮＯＲゲートが示され
ている。図示されているように、正論理ＮＯＲゲートビ
ルディングブロックは、ＰＭＯＳＦＥＴ６６２を含ん
でおり、そのソースはＶＣＣに接続され、そのドレイン
は第２のＰＭＯＳＦＥＴ６６４のソースに接続されて
いる。第２のＰＭＯＳＦＥＴ６６４のドレインは、次
いで、第３のＰＭＯＳＦＥＴ６６６のソースに接続さ
れている。第３のＰＭＯＳＦＥＴ６６６は、そのドレ
インがＮＭＯＳＦＥＴ６６８に接続されており、ま
た、出力信号線Ｖｏｕｔ６７０のための分岐点をも形成
している。第２のＰＭＯＳＦＥＴ６６４のゲート入力
は、第１の入力信号Ｖｉｎ１６７２に結合されてお
り、一方、第３のＰＭＯＳＦＥＴ６６６のゲート入力
は第２の入力信号Ｖｉｎ２６７４に結合されている。
第１のＰＭＯＳＦＥＴ６６２は、その入力が第１のク
ロック信号Ｖｐｅ６７６に結合されており、このクロッ
ク信号はＰＭＯＳ評価クロックである。ＮＭＯＳＦＥ
Ｔ６６８は、そのゲート入力が第２のクロック信号Ｖｎ
ｃ６７８に結合されており、このクロック信号はＮＭＯ
Ｓチャージクロックである。チャージサイクルの間に、
ＦＥＴ６６８への入力はＨに保持され（Ｖｎｃ＝Ｈ）、
それによって出力Ｖｏｕｔ６７０をグランドに駆動して
いる。

【００４２】好適な実施形態では、正論理ビルディング
ブロックデバイスに対する入力信号Ｖｉｎ１およびＶｉ
ｎ２は定常状態のＨレベルに保たれ、評価期間にＬに遷
移する。その後、評価サイクルの残りを通して入力信号
は一定に保たれるので、評価期間においてＨ状態からＬ
状態への遷移は１回だけ許されている。入力のこの制約
は論理関数の適正な評価を可能とし、ダイナミック論理
デバイスには標準的である。動作の際、評価サイクルの
期間に、出力は、ＰＭＯＳＦＥＴ６６４および６６６
の両方が導通するときのみＬからＨへ遷移する。その場
合、結果として得られる出力信号は、２つの入力信号Ｖ
ｉｎ１とＶｉｎ２との論理ＮＯＲである。

【００４３】（実施の形態４）次に図８を参照すると、
本発明の好適な実施形態で用いるための短絡電流の無い
ラッチが示されている。ダイナミックラッチ７００は入
力信号７０２を受取る。この入力信号７０２は、所定の
正論理デバイスあるいは負論理デバイスの要求に従っ
て、定常的にＨ出力でＨからＬに遷移する形態か、ある
いは定常状態がＬ入力信号でＬからＨに遷移する形態で
ある。入力信号７０２は、相補型のパスゲートＮＭＯＳ
トランジスタ７０４を介して結合されているが、このト
ランジスタ７０４は、所定の論理ブロックの評価サイク
ルの際に、入力信号が中間ステージ７０６へと通過でき
るように編成されている。クロック信号Ｖｐｅ７０８お
よびＶｎｅ７１０はパスゲートトランジスタに対する相
補型ベース入力を駆動して、評価サイクルの間に（その
とき、Ｖｐｅクロック信号はＬに保たれ、Ｖｎｅクロッ
ク信号はＨに保たれている）入力信号の値が中間ステー
ジ７０６へと引き渡されるようにする。

【００４４】中間ステージ７０６は、ＰＭＯＳＦＥＴ
７１２とＮＭＯＳＦＥＴ７１４のベース入力を駆動し
ている。ＰＭＯＳＦＥＴ７１２は、そのソースがＶＣ
Ｃに結合され、そのドレインは第２のＰＭＯＳＦＥＴ
７１６のソース入力に結合されている。第２のＰＭＯＳ
ＦＥＴ７１６のドレインは、第２のＮＭＯＳＦＥＴ
７１８のソースに結合されており、後者のドレインは次
に第１のＮＭＯＳＦＥＴ７１４のソースに結合されて
いる。第１のＮＭＯＳＦＥＴ７１４のドレインはグラ
ンドに結合されている。最後に、ＰＭＯＳＦＥＴ７１
６のゲート入力は、Ｖｐｃクロック信号７２０に接続さ
れており、第２のＮＭＯＳＦＥＴ７１８へのゲート入
力はＶｎｃクロック信号７２２に接続されている。出力
信号Ｖｏｕｔ７２４への分岐点が、第２のＰＭＯＳＦ
ＥＴ７１６のドレインと第２のＮＭＯＳＦＥＴ７１８
のソースとの間に設けられている。

【００４５】動作の際には、負論理ブロックおよび正論
理ブロックの評価の間、Ｖｐｅクロック信号７０８はＬ
に保たれ、Ｖｎｅクロック信号７１０はＨに保たれる。
これによって、入力信号７０２の値を中間ノード７０６
に引き渡すことができる。同時に、Ｖｐｃクロック信号
７２０はＨでありＶｎｃクロック信号７２２はＬに保た
れ、出力信号７２４の値が中間ノード７０６によって影
響を受けないようにされている。当業者には、第２のＰ
ＭＯＳＦＥＴ７１６および第２のＮＭＯＳＦＥＴ７１
８が、Ｖｐｃクロック信号とＶｎｃクロック信号の状態
によってディスエーブル（ｄｉｓａｂｌｅ）とされてお
り、出力信号７２４は、出力ポートの容量性の特性によ
って、状態を変化しないで（グランドか論理Ｈに）維持
されていることが理解されるであろう。その場合、中間
セクション７０６の位置での新たな中間信号は、出力信
号７２４に直ちには何の影響も及ぼさない。

【００４６】評価サイクルが終了すると（ＶｐｅはＬか
らＨに遷移し、ＶｎｅはＨからＬへ遷移する）、パスゲ
ートトランジスタ７０４はオフとされ、中間ステージの
容量特性によって、中間値は中間ステージ７０６に格納
されたままとなる。その場合、評価期間が完了し、入力
信号がスイッチされてＬからＨへ、あるいはＨからＬへ
と戻るように遷移されても、中間ステージ７０６は、入
力信号線が定常状態に戻ることによっては影響を受けな
い。

【００４７】プリチャージサイクルが開始されると、Ｖ
ｐｃクロック信号７２０はＬとされ、Ｖｎｃクロック信
号７２２はＨとされる。中間ノード７０６に格納されて
いる中間値は、ＰＭＯＳＦＥＴ７１２あるいはＮＭＯ
ＳＦＥＴ７１４を導通させる。中間ステージ７０６に
格納されている中間値が論理Ｌであれば、ＰＭＯＳＦＥ
Ｔ７１２が導通し、それによって出力信号線７２４は
（ＦＥＴ７１２および７１６を介して）Ｈレベルの信号
を反映するようになる。逆に、中間ノード７０６に格納
された中間値がＨレベルであれば、ＰＭＯＳＦＥＴ７
１２はオンとされず、その代わり、ＮＭＯＳＦＥＴ７
１４が導通して、出力信号線７２４に論理Ｌあるいはグ
ランドの信号を駆動する。チャージサイクルの終わり
に、クロック信号ＶｐｃおよびＶｎｃがそれぞれの定常
状態に戻るように遷移すると、第２のＰＭＯＳＦＥＴ
７１６および第２のＮＭＯＳＦＥＴ７１８がオフとさ
れる。当業者は、中間ノードに格納される中間値は安定
な値であるため（これはパスゲートトランジスタ７０４
がオフ状態に遷移することによる）、トランジスタ７１
２あるいは７１４の１つだけが所定の時間オンとなり、
ラッチ７００に短絡電流が発生することはないことを理
解するであろう。

【００４８】やはり、前述のように、この特定のラッチ
を使用する場合にも、ラッチの容量的な格納特性のゆえ
に注意を払う必要がある。このラッチは、中間ノードに
おけるキャパシタンスを利用してデータを格納する。し
かし、格納された値はある時間の後に減衰するので、本
発明の好適な実施形態で用いられるクロックのための最
小の周波数がやはり必要である。当業者には、パスゲー
トトランジスタ７０４を介して受取られる入力値は、チ
ャージシェアリングを利用する特定の論理ブロックの出
力から伝達される、即ち、特定の論理ブロックの出力ノ
ードのキャパシタンスがその電荷をその論理ブロックと
分け合い、そのキャパシタンスが中間ノードと関係して
いることが理解されるであろう。その場合、入力信号側
のキャパシタンス（特定の論理ブロックの出力キャパシ
タンス）は、中間ノードのキャパシタンスよりかなり大
きくなければならない。本発明の好適な実施形態では、
チャージシェアリングの問題を緩和するために、特定の
論理ブロックの出力ノードのキャパシタンスは、中間ノ
ードのキャパシタンスの１０倍の大きさである。

【００４９】上述のように、当該ラッチは、中間ノード
および出力ノードのキャパシタンスを利用して、データ
を中間ノードに格納する。この格納データは時間ととも
に減衰し得る。データの値を長い時間間隔にわたって維
持するために、キーパ回路（ｋｅｅｐｅｒｃｉｒｃｕ
ｉｔ）を用いることができる。

【００５０】（実施の形態５）図９を参照すると、本発
明の好適な実施形態のラッチ７００に格納される中間デ
ータを維持するために用いられるキーパ回路８００が示
されている。キーパ回路８００は入力信号線８０１を有
しており、この入力信号線８０１は、ラッチ７００に係
る中間ノード７０６からの中間値をキーパ回路８００に
結合している。キーパ回路８００は、Ｈ値検出器８０
２、Ｌ値検出器８０４、論理Ｈ維持回路８０６および論
理Ｌ維持回路８０８を有している。

【００５１】Ｈ値検出器８０２はＰＭＯＳトランジスタ
８１０を有しており、そのＰＭＯＳトランジスタ８１０
のソースはＶＣＣに結合され、ゲートはＶｐｅ入力クロ
ック信号に結合されている。ＰＭＯＳトランジスタ８１
０のドレインは次にＮＭＯＳトランジスタ８１２のソー
スに結合されており、ＮＭＯＳトランジスタ８１２のド
レインは第２のＮＭＯＳトランジスタ８１４に接続され
ている。第２のＮＭＯＳトランジスタ８１４のゲートは
Ｖｎｃクロック信号に結合されており、一方、この第２
のＮＭＯＳトランジスタ８１４のドレインはグランドに
結合されている。最後に、第１のＮＭＯＳトランジスタ
８１２のゲート入力は、ダイナミックラッチ７００の中
間ノード７０６から中間値を受け取るために入力信号線
８０１を介して結合されている。

【００５２】動作の際には、評価期間では、ＮＭＯＳ
ＦＥＴ８１２のゲート入力に加えられる中間ノードに対
応する出力値にかかわらず、ノード１（Ｎ１）がＨに保
たれる。チャージサイクルでは、ラッチ回路からの中間
値がＨの場合にはノードＮ１はＬに保たれ、逆に、ＮＭ
ＯＳＦＥＴ８１２のゲート入力に対する中間値の入力
がＬの場合、ノード１は論理Ｈに保たれる。

【００５３】Ｌレベル検出回路８０４は第１のＰＭＯＳ
ＦＥＴ８２０を有しており、この第１のＰＭＯＳＦ
ＥＴ８２０のソースはＶＣＣに結合され、ゲートはＶｐ
ｃクロック信号に結合されている。ＰＭＯＳＦＥＴ８
２０のドレインは第２のＰＭＯＳＦＥＴ８２２のソー
ス入力に結合されており、後者のドレインはＮＭＯＳＦ
ＥＴ８２４のソースに結合されている。第２のＰＭＯＳ
ＦＥＴ８２２のゲートは中間ノード７０６に結合され
ており、ダイナミックラッチ７００により格納されてい
る中間値を入力信号線８０１を介して受取るようになっ
ている。最後に、ＮＭＯＳＦＥＴ８２４のゲート入力
は、Ｖｎｅクロック信号に結合されており、ＮＭＯＳ
ＦＥＴ８２４のドレインはグランドに結合されている。

【００５４】動作の際には、ＰＭＯＳＦＥＴ８２２の
ゲートに入力される中間値にかかわらず、ＮＭＯＳＦ
ＥＴ８２４がオンとされるため、ノード２（Ｎ２）は評
価期間では論理Ｌに保たれる。逆に、チャージサイクル
においては、ダイナミックラッチから伝達される中間値
が論理Ｈ信号であればノードＮ２は論理Ｌに保たれ、ダ
イナミックラッチ７００の中間ノードからの中間値が論
理ＬであればノードＮ２は論理Ｈに保たれる。

【００５５】論理Ｈ維持回路８０６は３個のＰＭＯＳト
ランジスタ８３０、８３２、および８３４を有してい
る。第１のＰＭＯＳトランジスタ８３０のソースはＶＣ
Ｃに結合され、そのゲート入力はＶｐｃクロック信号に
結合されている。第１のＰＭＯＳＦＥＴ８３０のドレ
インは第２のＰＭＯＳトランジスタ８３２および第３の
ＰＭＯＳトランジスタ８３４のソース入力にそれぞれ結
合されている。第３のＰＭＯＳトランジスタ８３４のド
レインは第２のＰＭＯＳトランジスタ８３２のゲート入
力に結合されており、そのゲート入力はまた、Ｈ値検出
器８０２のノード１（Ｎ１）点に接続されている。最後
に、中間ノード７０６からの中間値は、入力信号線８０
１を介して、第２のＰＭＯＳＦＥＴ８３２のドレイン
入力と、第３のＰＭＯＳＦＥＴ８３４のゲート入力と
に結合されている。

【００５６】動作の際には、チャージサイクルがアサー
トされる（例えば、Ｖｐｃクロック信号が論理Ｌに保た
れる）際にはいつも、第２のＰＭＯＳＦＥＴ８３２を
介して論理Ｈ信号が入力信号線８０１に伝達される。こ
れは、チャージサイクルの間、格納された最後の中間値
が論理Ｈであれば、ノード１は論理Ｌであるからであ
る。その場合、ＰＭＯＳトランジスタ８３０および８３
２が導通し、ＶＣＣ信号が中間値入力信号線８０１にア
サートされる経路が提供されるので、中間値は論理Ｈに
維持される。逆に、ラッチ７００により最後に格納され
た中間値がＬ状態であれば、第３のＰＭＯＳトランジス
タ８３４が導通し（これはＰＭＯＳトランジスタ８３４
のゲート入力にＬレベルの値が加えられるためであ
る）、第２のＰＭＯＳトランジスタ８３２のゲート入力
に結合されたノード１の点を論理Ｈに駆動し、その結
果、第２のＰＭＯＳトランジスタ８３２がオンになるこ
とを許さない。その場合、中間ノード７０６からの中間
値がＬレベルのとき、Ｈレベル維持回路８０６はディス
エーブルされている。

【００５７】最後に、論理Ｌレベル維持回路８０８は、
３個のＮＭＯＳトランジスタ８４０、８４２、および８
４４を含んでいる。ＮＭＯＳトランジスタ８４０は、そ
のドレインがグランドに結合されており、ゲート入力は
Ｖｎｃクロック信号に結合されている。第１のＮＭＯＳ
トランジスタ８４０のソースは、第２および第３のＮＭ
ＯＳトランジスタ８４２および８４４の両方のドレイン
に結合されている。第３のＮＭＯＳトランジスタ８４４
のソースは第２のＮＭＯＳトランジスタ８４２のゲート
入力に結合されており、そのゲート入力は、更に、Ｌレ
ベル検出器８０４のノード２（Ｎ２）の点に接続されて
いる。最後に、中間値信号線８０１は第３のＮＭＯＳト
ランジスタ８４４のゲート入力と、第２のＮＭＯＳトラ
ンジスタ８４２のソースとに結合されている。

【００５８】動作の際に、チャージサイクルの際に論理
Ｌ値が中間ノードにアサートされていると、Ｌレベル維
持回路８０８は、ＮＭＯＳトランジスタ８４０および８
４２を介して結合されることにより、論理Ｌレベルを中
間値入力信号線８０１に提供する。特に、チャージサイ
クルにおいて、Ｖｎｃクロック信号はＨに保たれ、それ
によってＮＭＯＳトランジスタ８４０は導通され、ＮＭ
ＯＳトランジスタ８４２および８４４のドレイン入力に
グランド入力が提供される。中間ノード７０６に格納さ
れている中間値が論理Ｌレベルであれば、Ｌ検出器回路
８０４のノード２からＮＭＯＳトランジスタ８４２のゲ
ート入力にＨ入力信号が駆動されるために、ＮＭＯＳト
ランジスタ８４２が導通し、それによって、中間値出力
信号線８０１におけるＬ信号が強化される。逆に、中間
ノード７０６から受取られる中間値がＨ信号レベルであ
れば、ＮＭＯＳトランジスタ８４４が導通し、ＮＭＯＳ
トランジスタ８４２のゲート入力に論理Ｌが駆動され、
ＮＭＯＳトランジスタ８４２がディスエーブルされる。
その場合、中間ノード７０６からの中間値がＨレベルの
とき、Ｌレベル維持回路８０８はディスエーブルされ
る。

【００５９】当業者には、キーパ回路にも短絡電流が無
いことを認めるであろう。なぜなら、ＰＭＯＳあるいは
ＮＭＯＳステージで、このキーパ回路のカスケードされ
た脚のうちに同時に存在するものは無いからである。こ
れ真実であるのは、評価サイクルとチャージサイクルに
おいて、クロック信号のサイクルが異なっているためで
ある。当業者には、また、チャージ状態を維持する（例
えば、ＶｎｃおよびＶｐｃ信号をイネーブル状態に維持
する）ことにより、ＶｐｃおよびＶｎｃ回路がアサート
されている限り、キーパ回路８００が中間ノード７０６
に格納された最後の中間値を維持することが理解される
であろう。

【００６０】キーパ回路８００の動作をより良く理解す
るために、様々なクロックサイクルの期間における回路
動作の評価を提供する。

【００６１】評価サイクルの前に、ＶｐｃおよびＶｐｅ
クロック信号はＨであり、一方、ＶｎｃおよびＶｎｅク
ロック信号はＬ状態にある。評価サイクルが開始される
と、Ｖｐｅクロック信号はＬとなり、Ｖｎｅクロック信
号はＨとなり、それによって、Ｈ中間値検出器８０２に
おけるノードＮ１をＨ論理レベルにプリチャージし、Ｌ
中間値検出器８０４におけるノード２を論理Ｌにプリチ
ャージする。これによりトランジスタ８３２および８４
２は強制的にオフとされる。その場合、中間ノードの値
は、この時間間隔の間、キーパに何の影響も与えない。

【００６２】評価サイクルが完了した後、Ｖｐｅクロッ
ク信号がＨとされ、Ｖｎｅクロック信号はＬとされ、そ
れによって、ダイナミックラッチ７００の入力信号７０
２の値が中間ノード７０６において中間値として格納さ
れる。前述のように、中間値は中間ノードのキャパシタ
ンスによって格納される。そして、キーパ回路は、この
サイクルの間、キーパ回路の駆動ＰＭＯＳおよびＮＭＯ
Ｓトランジスタ（８１０、８１４、８２０、８２４、８
３０、および８４０）がディスエーブル状態であり、キ
ーパ回路には何の影響もないため、キーパ回路が変化し
ないままで維持される。

【００６３】プリチャージサイクルが開始されると、Ｖ
ｐｃクロック信号はＬとされ、Ｖｎｃクロック信号はＨ
とされる。中間ノードの値は、中間ノードに対応したキ
ャパシタンスによって維持され、上述のようにキーパ回
路によって使用されることができる。中間ノードの値が
Ｈであるとき、Ｈ値検出回路８０２のノードＮ１は、Ｈ
値検出回路のＮＭＯＳ経路（ＮＭＯＳトランジスタ８１
２および８１４）によってＬにディスチャージされる。
これにより、トランジスタ８３２がオンにされ、中間信
号入力線８０１にＨ値が駆動され、またそれゆえに、中
間ノード７０６にＨ値が駆動される。プリチャージのと
きに中間値がＬであれば、Ｌ値検出回路８０４のノード
Ｎ２は、Ｌ値検出回路８０４のＰＭＯＳ経路（ＰＭＯＳ
トランジスタ８２０および８２２）によってＨにディス
チャージされる。これによってトランジスタ８４２が導
通され、中間信号線８０１によってＬ値が中間ノード７
０６へと駆動される。

【００６４】当業者には、ダイナミックラッチ７００の
中間ノードに格納された中間値が、チャージシェアリン
グ原理によってキーパ回路に伝達されることが理解され
るであろう。しかし、中間ノードに格納される容量性の
値の減衰特性は、キーパ回路の維持回路８０６および８
０８によって補償されているので、チャージクロック信
号ＶｐｃおよびＶｎｃがイネーブルに維持される限り、
チャージサイクルが終わり新たな評価サイクルが開始さ
れるのを待つ間、中間ノードに対する最後の値が維持さ
れる。

【００６５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６６】また、以上の説明では主として本発明者に
よってなされた発明をその利用分野である論理ビルディ
ングブロックに適用した場合について説明したが、これ
に限定されるものではない。

【００６７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６８】（１）プリチャージされたクロックと評価
クロックとを別々に備えることにより、論理ビルディン
グブロックにおいて短絡電流を無くすことが可能とな
る。

【００６９】（２）短絡電流の無いスタティックラッチ
をさらに含むことにより、ＤＣ動作に対するプリチャー
ジクロックサイクルの期間に、ダイナミック論理ビルデ
ィングブロックに対する入力信号を定常状態に保つこと
が可能となる。

【００７０】（３）短絡電流の無いダイナミックラッチ
をさらに含むことにより、ビルディングブロックのステ
ージ間で蓄積される容量性の電荷が電荷間で減衰しない
程に十分に高い周波数でダイナミック論理ビルディング
ブロックを動作させ、ダイナミック論理ビルディングブ
ロックに入力された最後の中間値を維持することが可能
となる。

【図面の簡単な説明】

【図１】先行技術のスタテック論理ビルディングブロッ
クを示す図である。

【図２ａ】先行技術のダイナミック論理ビルディングブ
ロックを示す図である。

【図２ｂ】図２ａのデバイスのタイミング図である。

【図３ａ】本発明の好適な実施形態による正論理ダイナ
ミックドミノ論理ブロックを示す図である。

【図３ｂ】図３ａのデバイスのタイミング図である。

【図４】本発明の好適な実施形態による負論理ダイナミ
ックドミノ論理ブロックを示す図である。

【図５】本発明の好適な実施形態による正論理および負
論理ビルディングブロックに対する４つの別々なクロッ
ク入力に対応するクロック図である。

【図６】本発明の好適な実施形態で用いるクロック信号
を生成するためのクロック回路のブロック図である。

【図７ａ】本発明の実施形態による正論理および負論理
のビルディングブロックを交互に用いて組み込んだカス
ケードデバイスを示す図である。

【図７ｂ】本発明の好適な実施形態による正論理ＮＯＲ
ゲートタイプのダイナミックドミノ論理ブロックを示す
図である。

【図８】本発明の好適な実施形態による短絡電流の無い
スタテックラッチを示す図である。

【図９】本発明の好適な実施形態による短絡電流の無い
ダイナミックラッチを示す図である。

【符号の説明】

１００ビルディングブロック１０２ＰＭＯＳＦＥＴ１０４ＮＭＯＳＦＥＴ１０６入力信号１０８出力信号線２００ビルディングブロック２０２ＰＭＯＳＦＥＴ２０４ＰＭＯＳＦＥＴ２０６ＮＭＯＳＦＥＴ２０８クロック信号２１０入力信号２１２出力信号線３００正論理ビルディングブロック３０２ＰＭＯＳＦＥＴ３０４ＰＭＯＳＦＥＴ３０６ＮＭＯＳＦＥＴ３０８出力信号線３１０入力信号３１２評価クロック信号Ｖｐｅ３１４チャージクロック信号Ｖｎｃ４００負論理ビルディングブロック４０２ＰＭＯＳＦＥＴ４０４ＮＭＯＳＦＥＴ４０６ＮＭＯＳＦＥＴ４０８出力信号線４１０入力信号４１２チャージクロック信号Ｖｐｃ４１４評価クロック信号Ｖｎｅ５０２入力クロック信号Ｓｙｎｃ５０４入力クロック信号Ｃｌｋ５０６入力クロック信号Ｃｌｋ＿８６０２ポジティブエッジトリガー型ラッチ６０４ポジティブエッジトリガー型ラッチ６０６ポジティブエッジトリガー型ラッチ６０８ポジティブエッジトリガー型ラッチ６１０ネガティブエッジトリガー型ラッチ６１２ネガティブエッジトリガー型ラッチ６１４ネガティブエッジトリガー型ラッチ６１６ネガティブエッジトリガー型ラッチ６２０入力信号Ｓｙｎｃ６２１リセット信号６２２ＳＲフリップフロップ６２４ＳＲフリップフロップ６５０デバイス６５２負論理デバイス６５４正論理デバイス６５６負論理デバイス６５８正論理デバイス６６２ＰＭＯＳＦＥＴ６６４ＰＭＯＳＦＥＴ６６６ＰＭＯＳＦＥＴ６６８ＮＭＯＳＦＥＴ６７０出力信号線６７２入力信号Ｖｉｎ１６７４入力信号Ｖｉｎ２６７６クロック信号Ｖｐｅ６７８クロック信号Ｖｎｃ７００ダイナミックラッチ７０２入力信号７０４相補型パスゲートＮＭＯＳトランジスタ７０６中間ステージ７０８Ｖｐｅクロック信号７１０Ｖｎｅクロック信号７１２ＰＭＯＳＦＥＴ７１４ＮＭＯＳＦＥＴ７１６ＰＭＯＳＦＥＴ７１８ＮＭＯＳＦＥＴ７２０Ｖｐｃクロック信号７２２Ｖｎｃクロック信号７２４出力信号８００キーパ回路８０１入力信号線８０２Ｈ値検出回路８０４Ｌ値検出回路８０６論理Ｈ維持回路８０８論理Ｌ維持回路８１０ＰＭＯＳトランジスタ８１２ＮＭＯＳトランジスタ８１４ＮＭＯＳトランジスタ８２０ＰＭＯＳＦＥＴ８２２ＰＭＯＳＦＥＴ８２４ＮＭＯＳＦＥＴ８３０ＰＭＯＳトランジスタ８３２ＰＭＯＳトランジスタ８３４ＰＭＯＳトランジスタ８４０ＮＭＯＳトランジスタ８４２ＮＭＯＳトランジスタ８４４ＮＭＯＳトランジスタＶｐｅ評価クロック信号Ｖｎｅ評価クロック信号Ｖｎｃチャージクロック信号Ｖｐｃチャージクロック信号

Claims

【特許請求の範囲】

【請求項１】短絡電流および突然の故障の無い論理ビ
ルディングブロックであって、入力と出力を備え、該入力は第１の入力状態の第１の入
力信号を受取るＮＰドミノ論理ビルディングブロック
と、チャージクロック信号と評価クロック信号とを生成する
ためのクロック回路であって、前記ブロックのチャージ
サイクルにおいて、該ＮＰドミノ論理ビルディングブロ
ックの出力を第１の出力状態にプリチャージするために
該チャージクロック信号がアサートされ、前記ブロック
の評価サイクルにおいて、前記第１の入力信号が前記第
１の入力状態から第２の入力状態へと該評価サイクルに
おいて遷移するときに前記入力に対する該第１の入力信
号を評価するため、また、前記ＮＰドミノ論理ビルディ
ングブロックの出力を第２の出力状態へと駆動するため
に、該評価クロック信号がアサートされ、前記チャージ
クロック信号と前記評価クロック信号とが同時にアサー
トされないように編成されているクロック回路とを有す
ることを特徴とする短絡電流および突然の故障の無い論
理ビルディングブロック。
【請求項２】短絡電流および突然の故障の無い論理ビ
ルディングブロックであって、第１の入力ポートおよび出力ポートを備えたＮＰドミノ
論理ビルディングブロックを有し、該第１の入力ポートは第１の入力状態の第１の入力信号
を受取り、前記ＮＰドミノ論理ビルディングブロックは
チャージクロック信号および評価クロック信号に応答
し、前記ビルディングブロックのチャージサイクルにお
いて該ＮＰドミノ論理ビルディングブロック出力ポート
を第１の出力状態にプリチャージするために該チャージ
クロック信号がアサートされ、前記ビルディングブロッ
クの評価サイクルにおいて前記第１の入力信号が前記第
１の入力状態から第２の入力状態へと遷移するときに前
記入力ポートの前記入力信号を評価するため、あるい
は、前記ＮＰドミノ論理ビルディングブロックの出力ポ
ートを第２の出力状態に駆動するため、該評価クロック
信号は該評価サイクルにおいてアサートされ、前記チャ
ージクロック信号および前記評価クロック信号は同時に
アサートされないように編成されていることを特徴とす
る短絡電流および突然の故障の無い論理ビルディングブ
ロック。
【請求項３】請求項１記載の論理ビルディングブロッ
クであって、前記入力信号の遷移が前記評価サイクルに
おいて多くても１回であることを特徴とする短絡電流お
よび突然の故障の無い論理ビルディングブロック。
【請求項４】請求項１記載の論理ビルディングブロッ
クであって、前記第１の入力信号を、前記ＮＰドミノ論
理ビルディングブロックへの入力の前に整えるための、
短絡電流の無いラッチを更に含み、該ラッチは該第１の入力信号を受取るための入力ポー
ト、該第１の入力信号の中間信号値を格納するための中
間ノード、および該中間信号値を該ＮＰドミノ論理ビル
ディングブロックへ結合するための出力ポートを有して
おり、該ラッチは、前記第１の入力信号を前記中間ノードにラ
ッチすると共に前記ビルディングブロックの新たな評価
サイクルまで遅延することにより、前記ビルデイングブ
ロックの前記評価サイクルおよび前記チャージサイクル
にわたって該第１の入力信号の該中間信号値を定常状態
に保つことを特徴とする短絡電流および突然の故障の無
い論理ビルディングブロック。
【請求項５】請求項４記載の論理ビルディングブロッ
クであって、前記ビルディングブロックにおいて次の評
価サイクルがアサートされるまで前記中間値の信号部分
を前記中間ノードに維持するための、短絡電流の無いキ
ーパ回路を更に含むことを特徴とする短絡電流および突
然の故障の無い論理ビルディングブロック。
【請求項６】請求項５記載の論理ビルディングブロッ
クであって、前記キーパ回路はＬ値検出器、Ｈ値検出
器、Ｌ値維持回路、およびＨ値維持回路を含み、該Ｌ値検出器およびＨ値検出器は、前記ビルディングブ
ロックの評価サイクルにおいて前記中間値の信号部分を
検出するために、前記中間ノードに結合され、前記キーパ回路は、前記ビルディングブロックのチャー
ジサイクルにおいて、該キーパ回路のＬ値維持回路およ
びＨ値維持回路が、前記中間ノードの前記中間値信号部
分を該中間値信号部分の減衰の前にリフレッシュするよ
うに、前記チャージクロック信号に応答することを特徴
とする短絡電流および突然の故障の無い論理ビルディン
グブロック。