JPS6323508B2 - - Google Patents
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- JPS6323508B2 JPS6323508B2 JP58022970A JP2297083A JPS6323508B2 JP S6323508 B2 JPS6323508 B2 JP S6323508B2 JP 58022970 A JP58022970 A JP 58022970A JP 2297083 A JP2297083 A JP 2297083A JP S6323508 B2 JPS6323508 B2 JP S6323508B2
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- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 3
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、一般的には、クロツク回路に関する
ものであり、特に、レベル・センシテイブ・スキ
ヤン・デザイン（LSSD）に適合するクロツク・
ドライバ回路に関するものである。
ものであり、特に、レベル・センシテイブ・スキ
ヤン・デザイン（LSSD）に適合するクロツク・
ドライバ回路に関するものである。
交差結合されたラツチ型のクロツク・ドライバ
回路を有する集積回路をテストするための、
LSSD技術の実施には、問題が生じている。テス
ト・モードでは、クロツク・ドライバのラツチ機
能は、内部のシフト回路がLSSDテストの間中テ
ストが実行されるように、テスト入力に対して透
過でなければならない。LSSDテスト技術は、例
えば、米国特許第3761695号に示されている。
回路を有する集積回路をテストするための、
LSSD技術の実施には、問題が生じている。テス
ト・モードでは、クロツク・ドライバのラツチ機
能は、内部のシフト回路がLSSDテストの間中テ
ストが実行されるように、テスト入力に対して透
過でなければならない。LSSDテスト技術は、例
えば、米国特許第3761695号に示されている。
選択的に透過になる、即ち、ある条件下で迂回
され得る論理回路を提供する試みが、従来、なさ
れてきた。例えば、米国特許第4286173号は、第
１のANDゲートを付勢し、そしてその他のAND
ゲートを滅勢すべく、制御線を選択的にターン・
オンすることにより、論理ブロツクを迂回するこ
とができるような、論理ブロツクへの論理回路入
力を開示している。論理回路を選択的に迂回する
他の試みが、米国特許第4241307号、第3882390号
及び第3815025号に、示されている。しかしなが
ら、先行技術のこれらの試みはいずれも、LSSD
テスト技術に適合できるような、選択的に透過に
なるクロツク・ドライバ・ラツチ動作回路を、提
供するものではない。
され得る論理回路を提供する試みが、従来、なさ
れてきた。例えば、米国特許第4286173号は、第
１のANDゲートを付勢し、そしてその他のAND
ゲートを滅勢すべく、制御線を選択的にターン・
オンすることにより、論理ブロツクを迂回するこ
とができるような、論理ブロツクへの論理回路入
力を開示している。論理回路を選択的に迂回する
他の試みが、米国特許第4241307号、第3882390号
及び第3815025号に、示されている。しかしなが
ら、先行技術のこれらの試みはいずれも、LSSD
テスト技術に適合できるような、選択的に透過に
なるクロツク・ドライバ・ラツチ動作回路を、提
供するものではない。
それ故に、本発明の目的は、LSSDテスト技術
に適合できるように選択的に透過になるラツチ動
作のクロツク・ドライバ回路を提供することであ
る。
に適合できるように選択的に透過になるラツチ動
作のクロツク・ドライバ回路を提供することであ
る。
本発明の目的、特徴及び利点は、以下に示され
るクロツク・ドライバ回路により達成される。そ
れは、LSSDテストの実行を可能にする、交差結
合されたラツチ型のクロツク・ドライバ回路であ
る。通常の動作では、回路は、１組の入力クロツ
ク波形が重複しないように働らく。これは、低い
状態を制御信号入力へ印加することにより達成さ
れる。即ち、この低い状態は、入力クロツク波形
に接続される第１及び第２のNOR論理素子の間
に、導通した交差結合の接続を提供することによ
り、回路に入力クロツク波形でラツチ動作を実行
させる。それで、NOR素子の出力は、確実に重
複しないことになる。テスト・モードでは、
LSSDテストが実行されるようにするため、入力
クロツク波形は、ラツチされてはならない。これ
は、高い状態を制御信号入力へ印加することによ
り達成される。即ち、この高い状態は、NOR論
理素子間の交差結合された接続を使用禁止にす
る。それで、回路は、入力クロツク波形に対して
透過になり、テスト動作が実行され得る。回路の
通常のモードからテスト・モードへの変換は、不
注意な電流サージを防ぐために、段階的に生じる
遅延動作で、実行される。
るクロツク・ドライバ回路により達成される。そ
れは、LSSDテストの実行を可能にする、交差結
合されたラツチ型のクロツク・ドライバ回路であ
る。通常の動作では、回路は、１組の入力クロツ
ク波形が重複しないように働らく。これは、低い
状態を制御信号入力へ印加することにより達成さ
れる。即ち、この低い状態は、入力クロツク波形
に接続される第１及び第２のNOR論理素子の間
に、導通した交差結合の接続を提供することによ
り、回路に入力クロツク波形でラツチ動作を実行
させる。それで、NOR素子の出力は、確実に重
複しないことになる。テスト・モードでは、
LSSDテストが実行されるようにするため、入力
クロツク波形は、ラツチされてはならない。これ
は、高い状態を制御信号入力へ印加することによ
り達成される。即ち、この高い状態は、NOR論
理素子間の交差結合された接続を使用禁止にす
る。それで、回路は、入力クロツク波形に対して
透過になり、テスト動作が実行され得る。回路の
通常のモードからテスト・モードへの変換は、不
注意な電流サージを防ぐために、段階的に生じる
遅延動作で、実行される。
LSSDテストの実行を可能にする、交差結合さ
れたラツチ型のクロツク・ドライバ回路が示され
る。通常の動作では、信号Ｔ０は低く、それ故
に、インバータ５はFET装置６及び７のゲート
に正の信号を印加し、それで、NOR２とNOR４
の間の交差結合された接続の導通は、維持され
る。テスト・モードでは、T0は高く、これは、
NOR２とNOR４の間の交差結合された接続を使
用禁止にする。従つて、第１図の交差結合された
ラツチ型のクロツク・ドライバ回路は、通常モー
ドの間、第２図の論理図に従つて動作するが、し
かし、テスト・モードの間は、第３図に示された
ような透過な回路素子へ変換され得る。
れたラツチ型のクロツク・ドライバ回路が示され
る。通常の動作では、信号Ｔ０は低く、それ故
に、インバータ５はFET装置６及び７のゲート
に正の信号を印加し、それで、NOR２とNOR４
の間の交差結合された接続の導通は、維持され
る。テスト・モードでは、T0は高く、これは、
NOR２とNOR４の間の交差結合された接続を使
用禁止にする。従つて、第１図の交差結合された
ラツチ型のクロツク・ドライバ回路は、通常モー
ドの間、第２図の論理図に従つて動作するが、し
かし、テスト・モードの間は、第３図に示された
ような透過な回路素子へ変換され得る。
第１図のクロツク・ドライバ回路は、第２図に
示されているように、通常の適用において第１及
び第２の回路入力IN１及びIN２の２つのクロツ
ク波形Ａ０及びＢ０の信号状態を、第１及び第２
の回路出力OUT１及びOUT２でラツチするため
に、通常の動作モードを選択的に実行することが
できる。第１図のクロツク・ドライバ回路は、代
わつて、第３図に示されているように、テストの
適用の間入力から出力へクロツク波形を転送する
ために、テスト・モードを実行することができ
る。以下の説明では、FET装置は、正のゲート
対ソース電位によつて導通されるＮチヤンネル型
のものである。しかしながら、Ｐチヤンネルの
FET装置も使用でき、反対の極性の信号が用い
られる。
示されているように、通常の適用において第１及
び第２の回路入力IN１及びIN２の２つのクロツ
ク波形Ａ０及びＢ０の信号状態を、第１及び第２
の回路出力OUT１及びOUT２でラツチするため
に、通常の動作モードを選択的に実行することが
できる。第１図のクロツク・ドライバ回路は、代
わつて、第３図に示されているように、テストの
適用の間入力から出力へクロツク波形を転送する
ために、テスト・モードを実行することができ
る。以下の説明では、FET装置は、正のゲート
対ソース電位によつて導通されるＮチヤンネル型
のものである。しかしながら、Ｐチヤンネルの
FET装置も使用でき、反対の極性の信号が用い
られる。
第１図の回路の第1NORゲート２は、インバー
タ１を介して第１の回路入力IN１に接続された
第１入力１２、第２入力１４及び第１の回路出力
OUT１に接続された出力を有する。
タ１を介して第１の回路入力IN１に接続された
第１入力１２、第２入力１４及び第１の回路出力
OUT１に接続された出力を有する。
第2NORゲート４は、インバータ３を介して第
２の回路入力IN２に接続された第１入力１６、
第２入力１８及び第２の回路出力OUT２に接続
された出力を有する。
２の回路入力IN２に接続された第１入力１６、
第２入力１８及び第２の回路出力OUT２に接続
された出力を有する。
第1NORゲート２の出力を第2NORゲート４の
第２入力１８へ選択的に印加するために、第
1FETスイツチング装置６が、第1NORゲート２
の出力と第2NORゲート４の第２入力１８との間
に接続され、インバータ５を介して制御入力Ｔ０
へ接続された制御端子を有している。
第２入力１８へ選択的に印加するために、第
1FETスイツチング装置６が、第1NORゲート２
の出力と第2NORゲート４の第２入力１８との間
に接続され、インバータ５を介して制御入力Ｔ０
へ接続された制御端子を有している。
第2NORゲート４の出力を第1NORゲート２の
第２入力１４へ選択的に印加するために、第
2FETスイツチング装置７が、第2NORゲート４
の出力と第1NORゲート２の第２入力１４との間
に接続され、インバータ５を介して制御入力Ｔ０
へ接続された制御端子を有している。
第２入力１４へ選択的に印加するために、第
2FETスイツチング装置７が、第2NORゲート４
の出力と第1NORゲート２の第２入力１４との間
に接続され、インバータ５を介して制御入力Ｔ０
へ接続された制御端子を有している。
通常の動作モードでは、制御入力Ｔ０が低い状
態にあつて、第１及び第２のFETスイツチング
装置６及び７のゲートに高い信号を印加するの
で、これらの装置は、導通する。これによつて、
第２図の通常動作モードでは、第１及び第２の
NORゲート２及び４が交差結合されて、２つの
クロツク波形の信号状態をラツチすることにな
る。
態にあつて、第１及び第２のFETスイツチング
装置６及び７のゲートに高い信号を印加するの
で、これらの装置は、導通する。これによつて、
第２図の通常動作モードでは、第１及び第２の
NORゲート２及び４が交差結合されて、２つの
クロツク波形の信号状態をラツチすることにな
る。
LSSDテストが実行されるべきときは、制御入
力Ｔ０が高い状態にあつて、第１及び第２の
FETスイツチング装置６及び７のゲートに低い
信号を印加するので、これらの装置を導通させな
いことにより、テスト・モードが使用可能にされ
る。これによつて、NORゲート２及び４の間の
交差結合が中断され、第３図に示されているよう
に、ラツチ機能をクロツク入力に対して透過にす
ることになる。
力Ｔ０が高い状態にあつて、第１及び第２の
FETスイツチング装置６及び７のゲートに低い
信号を印加するので、これらの装置を導通させな
いことにより、テスト・モードが使用可能にされ
る。これによつて、NORゲート２及び４の間の
交差結合が中断され、第３図に示されているよう
に、ラツチ機能をクロツク入力に対して透過にす
ることになる。
通常モードからテスト・モードへの変換は、回
路における不所望の電流サージを防ぐような順序
正しい（orderly）方法で行なわれなければなら
ない。これは、遅延素子として働らくように、遅
延装置としてのインバータ８の入力をFET装置
６及び７のゲートに接続することにより、達成さ
れる。インバータ８の出力は、FET装置９及び
１０のゲートに接続される。FET装置９は、接
地電位とNOR２の入力１４の間に接続されたソ
ース／ドレイン・パスを有している。FET装置
１０は、接地電位とNOR４の入力１８の間に接
続されたソース／ドレイン・パスを有している。
インバータ８からの正の出力は、FET装置９及
び１０を導通させ、NOR２及び４の各入力１４
及び１８を接地電位にし、第３図に２′及び４′と
して夫々示されているように、NOR２及び４を
夫々簡単なインバータとして機能させる。もし、
FET装置６及び７がまだ導通である間に、NOR
２及び４の入力１４及び１８が接地電位されるな
ら、NOR２及び４の出力から接地電位へ、電流
サージが生じることになる。これは、FET装置
９及び１０がターン・オンされる前に、FET装
置６及び７をターン・オフする信号を使用可能に
する、インバータ８により提供される遅延機能
で、避けられる。この順序正しい変換は、重要で
ある。なぜなら、大抵、テストされるべき集積回
路が初めに通常モードでパワー・アツプされ、そ
れから、テスト・モードへの変換が行なわれるか
らである。テスト完了後、集積回路は、大抵、パ
ワー・ダウンされ、テスト結果が評価される。本
発明の回路により提供される順序正しい変換がな
いならば、深刻な電流サージが、結果として、誤
つたテスト結果を生じる。このように、回路は、
通常データの適用については通常モードで、
LSSDテストの適用についてはテスト・モードで
動作するように、選択的に適応され得る。
路における不所望の電流サージを防ぐような順序
正しい（orderly）方法で行なわれなければなら
ない。これは、遅延素子として働らくように、遅
延装置としてのインバータ８の入力をFET装置
６及び７のゲートに接続することにより、達成さ
れる。インバータ８の出力は、FET装置９及び
１０のゲートに接続される。FET装置９は、接
地電位とNOR２の入力１４の間に接続されたソ
ース／ドレイン・パスを有している。FET装置
１０は、接地電位とNOR４の入力１８の間に接
続されたソース／ドレイン・パスを有している。
インバータ８からの正の出力は、FET装置９及
び１０を導通させ、NOR２及び４の各入力１４
及び１８を接地電位にし、第３図に２′及び４′と
して夫々示されているように、NOR２及び４を
夫々簡単なインバータとして機能させる。もし、
FET装置６及び７がまだ導通である間に、NOR
２及び４の入力１４及び１８が接地電位されるな
ら、NOR２及び４の出力から接地電位へ、電流
サージが生じることになる。これは、FET装置
９及び１０がターン・オンされる前に、FET装
置６及び７をターン・オフする信号を使用可能に
する、インバータ８により提供される遅延機能
で、避けられる。この順序正しい変換は、重要で
ある。なぜなら、大抵、テストされるべき集積回
路が初めに通常モードでパワー・アツプされ、そ
れから、テスト・モードへの変換が行なわれるか
らである。テスト完了後、集積回路は、大抵、パ
ワー・ダウンされ、テスト結果が評価される。本
発明の回路により提供される順序正しい変換がな
いならば、深刻な電流サージが、結果として、誤
つたテスト結果を生じる。このように、回路は、
通常データの適用については通常モードで、
LSSDテストの適用についてはテスト・モードで
動作するように、選択的に適応され得る。
交差結合されたラツチ型のクロツク・ドライバ
回路を有する集積回路について、LSSDテスト技
術を選択的に実行することに関する問題は、通常
の動作モードでは交差結合されたラツチ型のクロ
ツク・ドライバ機能を実行するが、しかし、
LSSDテスト・モードではクロツク・パルスに対
して透過となる、本発明による回路装置によつ
て、解決された。
回路を有する集積回路について、LSSDテスト技
術を選択的に実行することに関する問題は、通常
の動作モードでは交差結合されたラツチ型のクロ
ツク・ドライバ機能を実行するが、しかし、
LSSDテスト・モードではクロツク・パルスに対
して透過となる、本発明による回路装置によつ
て、解決された。
さて、第４図を参照するに、この図は、回路の
第２図の通常モードから第３図のテスト・モード
への変換を示す波形図を表わしている。
第２図の通常モードから第３図のテスト・モード
への変換を示す波形図を表わしている。
Ａ０波形は、入力IN１におけるデータ信号で
あり、Ｂ０波形は、入力IN２へのデータ信号で
ある。実際のシステム環境では、波形Ａ０及びＢ
０は、必ずしも非重複波形とはかぎらないであろ
うが、Ａ０及びＢ０のクロツク波形により駆動さ
れるべきシフト・レジスタ回路は、非重複クロツ
ク信号を必要とする。第１図のラツチ動作クロツ
ク・ドライバ回路は、通常モードで動作するとき
は、出力OUT１及びOUT２の信号が常に非重複
であることを保証するように働らき、これらの出
力に接続されるシフト・レジスタをクロツクする
のに必要な条件を満足する。第４図からわかるよ
うに、波形Ａ０は、時刻ｔ１で低い状態から高い
状態へ上昇する。インバータ１及びNORゲート
２は、わずかな遅延を入力信号Ａ０に与えるの
で、出力信号OUT１は、第４図に示されている
ように、後の時刻ｔ２で上昇し始める。第１図の
回路は、通常モードで動作しているので、第４図
に示されているように、制御信号Ｔ０は、低い状
態にある。それ故に、インバータ５の出力におけ
る波形２０は、高い状態にあり、FET装置６及
び７を導通モードに保つことになる。従つて、出
力OUT１の信号が低い状態から高い状態へ変わ
るときに、第１図に示された線１８もまた、第４
図に示されているように、時刻ｔ２で低い状態か
ら高い状態へ変化する。線１８における上昇変化
が、NORゲート４の入力の１つに高い状態の信
号を与え、これにより、第２出力OUT２につい
ての出力状態が低くなることが保証される。この
条件は、入力IN２における第２入力波形Ｂ０の
状態にかかわらず、実施されるので、出力OUT
１及びOUT２に必要とされる非重複波形を保証
することになる。
あり、Ｂ０波形は、入力IN２へのデータ信号で
ある。実際のシステム環境では、波形Ａ０及びＢ
０は、必ずしも非重複波形とはかぎらないであろ
うが、Ａ０及びＢ０のクロツク波形により駆動さ
れるべきシフト・レジスタ回路は、非重複クロツ
ク信号を必要とする。第１図のラツチ動作クロツ
ク・ドライバ回路は、通常モードで動作するとき
は、出力OUT１及びOUT２の信号が常に非重複
であることを保証するように働らき、これらの出
力に接続されるシフト・レジスタをクロツクする
のに必要な条件を満足する。第４図からわかるよ
うに、波形Ａ０は、時刻ｔ１で低い状態から高い
状態へ上昇する。インバータ１及びNORゲート
２は、わずかな遅延を入力信号Ａ０に与えるの
で、出力信号OUT１は、第４図に示されている
ように、後の時刻ｔ２で上昇し始める。第１図の
回路は、通常モードで動作しているので、第４図
に示されているように、制御信号Ｔ０は、低い状
態にある。それ故に、インバータ５の出力におけ
る波形２０は、高い状態にあり、FET装置６及
び７を導通モードに保つことになる。従つて、出
力OUT１の信号が低い状態から高い状態へ変わ
るときに、第１図に示された線１８もまた、第４
図に示されているように、時刻ｔ２で低い状態か
ら高い状態へ変化する。線１８における上昇変化
が、NORゲート４の入力の１つに高い状態の信
号を与え、これにより、第２出力OUT２につい
ての出力状態が低くなることが保証される。この
条件は、入力IN２における第２入力波形Ｂ０の
状態にかかわらず、実施されるので、出力OUT
１及びOUT２に必要とされる非重複波形を保証
することになる。
時刻ｔ３で、第１図の回路を、入力ノードIN
１及びIN２に入力されるべきテスト信号に対し
て透過可能にするために、通常の動作モードから
テストの動作モードへの変換を開始することが、
所望される。従つて、時刻ｔ３で、第４図に示さ
れているように、制御信号Ｔ０が低い状態から高
い状態へ変化し、そして、インバータ５によるわ
ずかな遅延の後に、ノード２０は、時刻ｔ４で、
高い状態から低い状態へ下降し始める。線２０の
波形が下降し始めるとき、FET装置６及び７が
導通されなくなり、こうして、線１４及び１８
は、ほぼ時刻ｔ４で始まる不確定な状態へ変化す
る。
１及びIN２に入力されるべきテスト信号に対し
て透過可能にするために、通常の動作モードから
テストの動作モードへの変換を開始することが、
所望される。従つて、時刻ｔ３で、第４図に示さ
れているように、制御信号Ｔ０が低い状態から高
い状態へ変化し、そして、インバータ５によるわ
ずかな遅延の後に、ノード２０は、時刻ｔ４で、
高い状態から低い状態へ下降し始める。線２０の
波形が下降し始めるとき、FET装置６及び７が
導通されなくなり、こうして、線１４及び１８
は、ほぼ時刻ｔ４で始まる不確定な状態へ変化す
る。
インバータ８による第４図の遅延の後、時刻ｔ
４から時刻ｔ５までに、ノードＺ０は、上昇し始
め、ほぼ後の時刻ｔ６で、波形Ｚ０は、第１図に
示されたFET装置９及び１０をターン・オンす
ることになる。これによつて、FET装置６及び
７が完全にオフにされるまで、線１４及び１８が
接地電位に接続されないことを保証することにな
る。
４から時刻ｔ５までに、ノードＺ０は、上昇し始
め、ほぼ後の時刻ｔ６で、波形Ｚ０は、第１図に
示されたFET装置９及び１０をターン・オンす
ることになる。これによつて、FET装置６及び
７が完全にオフにされるまで、線１４及び１８が
接地電位に接続されないことを保証することにな
る。
このように、NORゲート２の出力ノードから
線１８のFET装置６及びFET装置１０を経て接
地電位に至る、又は代わりに、NORゲート４の
出力ノードから線１４のFET装置７及びFET装
置９を経て接地電位に至る、不注意の電流サージ
により起ることになる誤つたテスト信号が、第１
図に示されているように、ノード２０及びノード
Ｚ０に接続されたインバータ５及び８の段階的に
生じる遅延動作によつて、都合良く防がれる。な
お、図示の実施例にはスイツチング装置９，１０
が設けられていたが、これらスイツチング装置
９，１０を介することなくインバータ８の出力が
NORゲート２，４の第２入力に接続されていて
もよい。
線１８のFET装置６及びFET装置１０を経て接
地電位に至る、又は代わりに、NORゲート４の
出力ノードから線１４のFET装置７及びFET装
置９を経て接地電位に至る、不注意の電流サージ
により起ることになる誤つたテスト信号が、第１
図に示されているように、ノード２０及びノード
Ｚ０に接続されたインバータ５及び８の段階的に
生じる遅延動作によつて、都合良く防がれる。な
お、図示の実施例にはスイツチング装置９，１０
が設けられていたが、これらスイツチング装置
９，１０を介することなくインバータ８の出力が
NORゲート２，４の第２入力に接続されていて
もよい。
第１図は、本発明によるLSSDに適合できるク
ロツク・ドライバ回路の概略図である。第２図
は、第１図の回路が通常モードで機能するときの
概略図である。第３図は、第１図の回路がテス
ト・モードで機能するときの概略図である。第４
図は、第１図の回路の第２図の通常モードから第
３図のテスト・モードへの変換を示す波形図であ
る。 ２……第1NORゲート、４……第2NORゲー
ト、６……第１スイツチング装置、７……第２ス
イツチング装置、８……インバータ、９，１０…
…FET装置。
ロツク・ドライバ回路の概略図である。第２図
は、第１図の回路が通常モードで機能するときの
概略図である。第３図は、第１図の回路がテス
ト・モードで機能するときの概略図である。第４
図は、第１図の回路の第２図の通常モードから第
３図のテスト・モードへの変換を示す波形図であ
る。 ２……第1NORゲート、４……第2NORゲー
ト、６……第１スイツチング装置、７……第２ス
イツチング装置、８……インバータ、９，１０…
…FET装置。
Claims (1)
- 【特許請求の範囲】 １ 第１回路入力に第１のインバータを介して接
続された第１入力と、第２入力と、第１回路出力
に接続された出力とを有する第1NORゲートと、 第２回路入力に第２のインバータを介して接続
された第１入力と、第２入力と、第２回路出力に
接続された出力とを有する第2NORゲートと、 前記第1NORゲートの出力と前記第2NORゲー
トの第２入力との間に接続された第１スイツチン
グ装置であつて、制御入力に接続された制御端子
を有するものと、 前記第2NORゲートの出力と前記第1NORゲー
トの第２入力との間に接続された第２スイツチン
グ装置であつて、前記制御入力に接続された制御
端子を有するものと、 前記制御入力に接続された入力と、前記第
1NORゲートの第２入力及び前記第2NORゲート
の第２入力に接続された出力とを有する遅延装置
と、 を備え、前記制御入力が第１状態のときには、前
記第１及び第２のスイツチング装置が導通して前
記第１及び第２のNORゲートが交差結合され、
前記第１及び第２の回路入力における２つのクロ
ツク波形の信号状態をラツチするように動作し、
前記制御入力が第２状態のときには、前記第１及
び第２のスイツチング装置が導通せず、前記クロ
ツク波形を前記第１及び第２の回路出力へ転送す
るように動作する、クロツク・ドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US387990 | 1982-06-14 | ||
| US06/387,990 US4477738A (en) | 1982-06-14 | 1982-06-14 | LSSD Compatible clock driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221178A JPS58221178A (ja) | 1983-12-22 |
| JPS6323508B2 true JPS6323508B2 (ja) | 1988-05-17 |
Family
ID=23532162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022970A Granted JPS58221178A (ja) | 1982-06-14 | 1983-02-16 | クロツク・ドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4477738A (ja) |
| EP (1) | EP0096167B1 (ja) |
| JP (1) | JPS58221178A (ja) |
| DE (1) | DE3361888D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119917A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
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| US4580137A (en) * | 1983-08-29 | 1986-04-01 | International Business Machines Corporation | LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control |
| US4554664A (en) * | 1983-10-06 | 1985-11-19 | Sperry Corporation | Static memory cell with dynamic scan test latch |
| US4625127A (en) * | 1984-08-06 | 1986-11-25 | Advanced Micro Devices, Inc. | High-fanout clock driver for low level gates |
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| JPS63110811A (ja) * | 1986-10-28 | 1988-05-16 | Mitsubishi Electric Corp | クロツクジエネレ−タ |
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Family Cites Families (10)
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|---|---|---|---|---|
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| US3965459A (en) * | 1974-04-01 | 1976-06-22 | Rockwell International | Selectable eight or twelve digit integrated circuit calculator and conditional gate output signal modification circuit therefor |
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| US4063078A (en) * | 1976-06-30 | 1977-12-13 | International Business Machines Corporation | Clock generation network for level sensitive logic system |
| US4035663A (en) * | 1976-09-01 | 1977-07-12 | Rockwell International Corporation | Two phase clock synchronizing method and apparatus |
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-
1982
- 1982-06-14 US US06/387,990 patent/US4477738A/en not_active Expired - Lifetime
-
1983
- 1983-02-16 JP JP58022970A patent/JPS58221178A/ja active Granted
- 1983-03-10 DE DE8383102359T patent/DE3361888D1/de not_active Expired
- 1983-03-10 EP EP83102359A patent/EP0096167B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3361888D1 (en) | 1986-03-06 |
| EP0096167B1 (en) | 1986-01-22 |
| US4477738A (en) | 1984-10-16 |
| EP0096167A1 (en) | 1983-12-21 |
| JPS58221178A (ja) | 1983-12-22 |
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