JPS58221178A - クロツク・ドライバ回路 - Google Patents
クロツク・ドライバ回路Info
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- JPS58221178A JPS58221178A JP58022970A JP2297083A JPS58221178A JP S58221178 A JPS58221178 A JP S58221178A JP 58022970 A JP58022970 A JP 58022970A JP 2297083 A JP2297083 A JP 2297083A JP S58221178 A JPS58221178 A JP S58221178A
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- circuit
- gate
- output
- clock
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、一般的には、クロック回路に関するものであ
り、特に、レベル・センシティブ・スキャン・デザイン
（ＬＳＳＤ）に適合するクロック・ドライバ回路に関す
るものである。
り、特に、レベル・センシティブ・スキャン・デザイン
（ＬＳＳＤ）に適合するクロック・ドライバ回路に関す
るものである。
交差結合されたラッチ型のクロック・ドライバ回路を有
する集積回路をテストするための、ＬＳＳＤ技術の実施
には、問題が生じている。テスト・モードでは、クロッ
ク・ドライバのラッチ機能は、内部のシフト回路がＬＳ
ＳＤＳＳ上の間中テストが実行されるように、テスト入
力に対して透過でなければならない。ＬＳＳＤＳＳ上技
術は、例えば、米国特許第５７６１６９５号て示さｔて
いる。
する集積回路をテストするための、ＬＳＳＤ技術の実施
には、問題が生じている。テスト・モードでは、クロッ
ク・ドライバのラッチ機能は、内部のシフト回路がＬＳ
ＳＤＳＳ上の間中テストが実行されるように、テスト入
力に対して透過でなければならない。ＬＳＳＤＳＳ上技
術は、例えば、米国特許第５７６１６９５号て示さｔて
いる。
選択的に透過になる、即ち、ある条件下で迂回され得る
論理回路を提供する試みが、従来、なされてきた。例え
ば、米国特許第４２１３６１７３号は、第１のＡＮＤゲ
ートを付勢し、そしてその他のＡＮＤゲートを減勢すべ
く、制御線を選択的にターン・オンすることにより、論
理ブロックを迂回することができるような、論理ブロッ
クへの論理回路入力を開示している。論理回路を選択的
に迂回する他の試みが、米国特許第４２４１３０７（３
） 号、第６８８２５９０号及び第３８１５（）２５号に、
示されている。しかしながら、先行技術のこれらの試み
はいずれも、ＬＳＳＤＳＳ上技術に適合できるような、
選択的に透過になるクロック・ドライバ・ラッチ動作回
路を、提供するものではない。
論理回路を提供する試みが、従来、なされてきた。例え
ば、米国特許第４２１３６１７３号は、第１のＡＮＤゲ
ートを付勢し、そしてその他のＡＮＤゲートを減勢すべ
く、制御線を選択的にターン・オンすることにより、論
理ブロックを迂回することができるような、論理ブロッ
クへの論理回路入力を開示している。論理回路を選択的
に迂回する他の試みが、米国特許第４２４１３０７（３
） 号、第６８８２５９０号及び第３８１５（）２５号に、
示されている。しかしながら、先行技術のこれらの試み
はいずれも、ＬＳＳＤＳＳ上技術に適合できるような、
選択的に透過になるクロック・ドライバ・ラッチ動作回
路を、提供するものではない。
それ故に、本発明の目的は、ＬＳＳＤＳＳ上技術に適合
できるように選択的に透過になるラッチ動作のクロック
・ドライバ回路を提供することである。
できるように選択的に透過になるラッチ動作のクロック
・ドライバ回路を提供することである。
本発明の目的、特徴及び利点は、以下に示されるクロッ
ク・ドライバ回路により達成される。それは、ＬＳＳＤ
ＳＳ上の実行を可能にする、交差結合されたラッチ型の
クロック・ドライバ回路である。通常の動作では、回路
は、１組の入力クロック波形が重複しないように働らく
。これは、低い状態を制御信号入力へ印加することによ
り達成される。即ち、この低い状態は、入力クロック波
（４） 形に接続される第１及び第２ＯＮＯＲ論理素子の間に、
導通した交差結合の接続を提供することにより、回路に
入力クロック波形でラッチ動作を実行させる。それで、
ＮＯＲ素子の出力は、確実に重複しないことになる。テ
スト・モードでは、ＬＳＳＤＳＳ上が実行されるように
するため、入力クロック波形は、ラッチされてはならな
い。これは、高い状態を制御信号入力へ印加することに
より達成される。即ち、この高い状態は、ＮＯＲ論理素
子間の交差結合された接続を使用禁止にする。
ク・ドライバ回路により達成される。それは、ＬＳＳＤ
ＳＳ上の実行を可能にする、交差結合されたラッチ型の
クロック・ドライバ回路である。通常の動作では、回路
は、１組の入力クロック波形が重複しないように働らく
。これは、低い状態を制御信号入力へ印加することによ
り達成される。即ち、この低い状態は、入力クロック波
（４） 形に接続される第１及び第２ＯＮＯＲ論理素子の間に、
導通した交差結合の接続を提供することにより、回路に
入力クロック波形でラッチ動作を実行させる。それで、
ＮＯＲ素子の出力は、確実に重複しないことになる。テ
スト・モードでは、ＬＳＳＤＳＳ上が実行されるように
するため、入力クロック波形は、ラッチされてはならな
い。これは、高い状態を制御信号入力へ印加することに
より達成される。即ち、この高い状態は、ＮＯＲ論理素
子間の交差結合された接続を使用禁止にする。
それで、回路は、入力クロック波形に対して透過になり
、テスト動作が実行され得る。回路の通常のモードから
テスト・モードへの変換は、不注意な電流サージを防ぐ
ために、段階的に生じる遅延動作で、実行される。
、テスト動作が実行され得る。回路の通常のモードから
テスト・モードへの変換は、不注意な電流サージを防ぐ
ために、段階的に生じる遅延動作で、実行される。
Ｌ Ｓ Ｓ Ｄテストの実行を可能にする、交差結合さ
れたラッチ型のクロック・ドライバ回路が示されろ。通
常の動作では、信号ＴＯは低く、それ故に、インバータ
５はＦＥＴ装置６及び７のゲー トに正の信号を印加し
、それで、Ｎ０Ｒ２とＮ０Ｒ４の間の交差結合された接
続の導通は、維持される。テスト・モードでは、ＴＯは
高く、これは、Ｎ０Ｒ２とＮ０Ｒ４の間の交差結合され
た接続を使用禁止にする。従って、第１図の交差結合さ
れたラッチ型のクロック・ドライバ回路は、通常モード
の間、第２図の論理図に従って動作するが、しかし、テ
スト・モードの間は、第３図に示されたような透過な回
路素子へ変換され得る。
れたラッチ型のクロック・ドライバ回路が示されろ。通
常の動作では、信号ＴＯは低く、それ故に、インバータ
５はＦＥＴ装置６及び７のゲー トに正の信号を印加し
、それで、Ｎ０Ｒ２とＮ０Ｒ４の間の交差結合された接
続の導通は、維持される。テスト・モードでは、ＴＯは
高く、これは、Ｎ０Ｒ２とＮ０Ｒ４の間の交差結合され
た接続を使用禁止にする。従って、第１図の交差結合さ
れたラッチ型のクロック・ドライバ回路は、通常モード
の間、第２図の論理図に従って動作するが、しかし、テ
スト・モードの間は、第３図に示されたような透過な回
路素子へ変換され得る。
第１図のクロック・ドライバ回路は、第２図に示されて
いるように、通常の適用において第１及び第２の回路入
力ＩＮ１及びＩＮ２の２つのクロック波形ＡＯ及びＢＯ
の信号状態を、第１及び第２の回路出力ＯＵＴ １及び
０ＵＴ２でラッチするために、通常の動作モードを選択
的に実行することができる。第１図のクロック・ドライ
バ回路は、代わって、第６図に示さ扛ているように、テ
ストの適用の間入力から出力へクロック波形を転送する
ために、テスト・モードを実行することができる。以下
の説明では、ＦＥＴ装置は、正のゲート対ソース電位に
よって導通されるＮチャンネル型のものである。しかし
ながら、ＰチャンネルのＦＥＴ装置も使用でき、反対の
極性の信号が用いら肚る。
いるように、通常の適用において第１及び第２の回路入
力ＩＮ１及びＩＮ２の２つのクロック波形ＡＯ及びＢＯ
の信号状態を、第１及び第２の回路出力ＯＵＴ １及び
０ＵＴ２でラッチするために、通常の動作モードを選択
的に実行することができる。第１図のクロック・ドライ
バ回路は、代わって、第６図に示さ扛ているように、テ
ストの適用の間入力から出力へクロック波形を転送する
ために、テスト・モードを実行することができる。以下
の説明では、ＦＥＴ装置は、正のゲート対ソース電位に
よって導通されるＮチャンネル型のものである。しかし
ながら、ＰチャンネルのＦＥＴ装置も使用でき、反対の
極性の信号が用いら肚る。
第１図の回路の第１ＮＯＲゲート２は、インバータ１を
介して第１の回路入力ＩＮ１に接続された第１人力１２
、第２人力１４及び第１の回路出力ＯＵＴ １に接続さ
れた出力を有する。
介して第１の回路入力ＩＮ１に接続された第１人力１２
、第２人力１４及び第１の回路出力ＯＵＴ １に接続さ
れた出力を有する。
第２ＮＯＲゲート４は、インバータ３を介して第２の回
路入力ＩＮ２に接続された第１人力１６、第２人力１８
及び第２の回路出力０ＵＴ２に接続された出力を有する
。
路入力ＩＮ２に接続された第１人力１６、第２人力１８
及び第２の回路出力０ＵＴ２に接続された出力を有する
。
第１ ＮＯＲゲート２の出力を第２ＮＯＲゲート４の第
２人力１８へ選択的に印加するために、第１ＦＥＴスイ
ツチング装置６が、第１ＮＯＲゲート２の出力と第２Ｎ
ＯＲゲート４の第２人力１８との間に接続され、インバ
ーブ５を介して制御入力ＴＯへ接続された制御端子を有
している。
２人力１８へ選択的に印加するために、第１ＦＥＴスイ
ツチング装置６が、第１ＮＯＲゲート２の出力と第２Ｎ
ＯＲゲート４の第２人力１８との間に接続され、インバ
ーブ５を介して制御入力ＴＯへ接続された制御端子を有
している。
第２ＮＯＲゲート４の出力を第１ＮＯＲゲート（７）
２の第２人力１４へ選択的に印加するために、第２ＦＥ
Ｔスイツチング装置７が、第２ＮＯＲゲート４の出力と
第１ＮＯＲゲート２の第２人力１４との間に接続され、
インバータ５を介して制御入力ＴＯへ接続された制御端
子を有している。
Ｔスイツチング装置７が、第２ＮＯＲゲート４の出力と
第１ＮＯＲゲート２の第２人力１４との間に接続され、
インバータ５を介して制御入力ＴＯへ接続された制御端
子を有している。
通常の動作モードでは、制御入力ＴＯが低い状態にあっ
て、第１及び第２０ＦＥＴスイツチング装置６及び７の
ゲートに高い信号を印加するので、これらの装置は、導
通する。これによって、第２図の通常動作モードでは、
第１及び第２のＮＯＲゲート２及び４が交差結合されて
、２つのクロック波形の信号状態をラッチすることにな
る。
て、第１及び第２０ＦＥＴスイツチング装置６及び７の
ゲートに高い信号を印加するので、これらの装置は、導
通する。これによって、第２図の通常動作モードでは、
第１及び第２のＮＯＲゲート２及び４が交差結合されて
、２つのクロック波形の信号状態をラッチすることにな
る。
ＬＳＳＤテストが実行されるべきときは、制御人力Ｔｏ
が高い状態にあって、第１及び第２のＦＥＴスイッチン
グ装置６及び７のゲートに低い信号を印加するので、こ
れらの装置を導通させないことにより、テスト・モード
が使用可能にされる。
が高い状態にあって、第１及び第２のＦＥＴスイッチン
グ装置６及び７のゲートに低い信号を印加するので、こ
れらの装置を導通させないことにより、テスト・モード
が使用可能にされる。
これによって、ＮＯＲゲート２及び４の間の交差結合が
中断され、第６図に示されているように、ラッチ機能を
クロック入力に対して透過にするこ（８） とになる。
中断され、第６図に示されているように、ラッチ機能を
クロック入力に対して透過にするこ（８） とになる。
通常モードからテスト・モードへの変換は、回路におけ
る不所望の電流サージを防ぐような順序正しい（ｏｒｄ
ｅｒｌｙ）方法で行なわれなければならない。これは、
遅延素子として働らくように、インバータ８の入力をＦ
ＥＴ装置６及び７のゲートに接続することにより、達成
される。インバータ８の出力は、ＦＥＴ装置９及び１０
のゲートに接続される。ＦＥＴ装置９は、接地電位とＮ
０Ｒ２の入力１４の間に接続されたソース／ドレイン・
バスを有している。ＦＥＴ装置１０は、接地電位とＮ０
Ｒ４の入力１８の間に接続されたソース／ドレイン・パ
スを有している。インバータ８からの正の出力は、ＦＥ
Ｔ装置９及び１０を導通させ、Ｎ０Ｒ２及び４の各人力
１４及び１８を接地電位にし、第６図に２°及び４°と
して夫々示さオｔているように、Ｎ０Ｒ２及び４を夫り
簡単なインバータとして機能させる。もし、ＦＥＴ装置
６及び７が捷だ導通である間に、Ｎ０Ｒ２及び４の入力
１４及び１８が接地電位されるなら、Ｎ０Ｒ２及び４の
出力から接地電位へ、電流サージが生じることになる。
る不所望の電流サージを防ぐような順序正しい（ｏｒｄ
ｅｒｌｙ）方法で行なわれなければならない。これは、
遅延素子として働らくように、インバータ８の入力をＦ
ＥＴ装置６及び７のゲートに接続することにより、達成
される。インバータ８の出力は、ＦＥＴ装置９及び１０
のゲートに接続される。ＦＥＴ装置９は、接地電位とＮ
０Ｒ２の入力１４の間に接続されたソース／ドレイン・
バスを有している。ＦＥＴ装置１０は、接地電位とＮ０
Ｒ４の入力１８の間に接続されたソース／ドレイン・パ
スを有している。インバータ８からの正の出力は、ＦＥ
Ｔ装置９及び１０を導通させ、Ｎ０Ｒ２及び４の各人力
１４及び１８を接地電位にし、第６図に２°及び４°と
して夫々示さオｔているように、Ｎ０Ｒ２及び４を夫り
簡単なインバータとして機能させる。もし、ＦＥＴ装置
６及び７が捷だ導通である間に、Ｎ０Ｒ２及び４の入力
１４及び１８が接地電位されるなら、Ｎ０Ｒ２及び４の
出力から接地電位へ、電流サージが生じることになる。
これは、ＦＥＴ装置９及び１０がターン・オンされる前
に、ＦＥＴ装置６及び７をターン・オフする信号を使用
可能にする、インバータ８により提供される遅延機能で
、避けられる。この順序正しい変換は、重要である。な
ぜなら・大抵・テストされるべき集積回路が初めに通常
モードでパワー・アップさｔｌそれから、テスト・モー
ドへの変換が行なわれるからである。テスト完了後、集
積回路は、大抵、パワー・ダウンされ、テスト結果が評
価される。本発明の回路により提供される順序正しい変
換がないならば、深刻な電流サージが、結果として、誤
ったテスト結果を生じる。このように、回路は、通常デ
ータの適用については通常モードで、ＬＳＳＤテストの
適用についてはテスト・モードで動作するように、選択
的に適応され得る。
に、ＦＥＴ装置６及び７をターン・オフする信号を使用
可能にする、インバータ８により提供される遅延機能で
、避けられる。この順序正しい変換は、重要である。な
ぜなら・大抵・テストされるべき集積回路が初めに通常
モードでパワー・アップさｔｌそれから、テスト・モー
ドへの変換が行なわれるからである。テスト完了後、集
積回路は、大抵、パワー・ダウンされ、テスト結果が評
価される。本発明の回路により提供される順序正しい変
換がないならば、深刻な電流サージが、結果として、誤
ったテスト結果を生じる。このように、回路は、通常デ
ータの適用については通常モードで、ＬＳＳＤテストの
適用についてはテスト・モードで動作するように、選択
的に適応され得る。
交差結合されたラッチ型のクロック・ドライバ回路を有
する集積回路について、ＬＳＳＤテスト技術を選択的に
実行することに関する問題は、通常の動作モードでは交
差結合されたラッチ型のクロック・ドライバ機能を実行
するが、しかし、ＬＳＳＤＳＳ上・モードではクロック
・パルスに対して透過となる、本発明による回路装置に
よって、解決された。
する集積回路について、ＬＳＳＤテスト技術を選択的に
実行することに関する問題は、通常の動作モードでは交
差結合されたラッチ型のクロック・ドライバ機能を実行
するが、しかし、ＬＳＳＤＳＳ上・モードではクロック
・パルスに対して透過となる、本発明による回路装置に
よって、解決された。
さて、第４図を参照するに、この図は、回路の第２図の
通常モードから第６図のテスト・モードへの変換を示す
波形図を表わしている。
通常モードから第６図のテスト・モードへの変換を示す
波形図を表わしている。
ＡＯ波形は、入力ＩＮ１におけるデータ信号であり、Ｂ
Ｏ波形は、入力ＩＮ２へのデータ信号である。実際のン
ステム環境では、波形ＡＯ及びＢＯは、必ずしも非重複
波形とはかぎらないであろうが、ＡＯ及びＢＯのクロッ
ク波形により駆動されるべきソフト・レジスタ回路は、
非重複クロック信号を必要とする。第１図のラッチ動作
クロック・ドライバ回路は、通常モードで動作するとき
は、出力０ＵＴＩ及び０ＵＴ２の信号が常に非重複であ
ることを保証するように働らき、これらの出力に接続さ
れるシフト・レジスタをクロックするのに必要な条件を
満足する。第４図かられかるように、波形ＡＯは、時刻
ｔ１で低い状態から高い状態へ上昇する。インバータ１
及びＮＯＲゲート２は、わずかな遅延を入力信号ＡＤに
与えるので、出力信号ＯＵＴ １は、第４図に示されて
いるヨウに、後の時刻ｔ２で上列し始める。第１図の回
路は、通常モードで動作しているので、第４図に示され
ているよう（で、制御信号ＴＯは、低い状態にある。そ
れ故に、インバータ５の出力における波形２０は・高い
状態にあり、ＦＥＴ装置６及び７を導通モードに保つこ
とになる。従って、出力ＯＵＴ １の信号が低い状態か
ら高い状態へ変わるときて、第１図に示された線１８も
また、第４図に示されているように、時刻ｔ２で低い状
態から高い状態へ変化する。線１８におけろ上昇変化が
、ＮＯＲＯＲゲルト４力の１つに高い状態の信号を与え
、これにより、第２出力０ＵＴ２についての出力状態が
低くなることが保証される。この条件は、入力ＩＮ２に
おける第２人力波形ＢＯの状態にかかわらず、実施され
るので、出力０ＵＴ１及び０ＵＴ２に必要とされる非重
複波形を保証することになる。
Ｏ波形は、入力ＩＮ２へのデータ信号である。実際のン
ステム環境では、波形ＡＯ及びＢＯは、必ずしも非重複
波形とはかぎらないであろうが、ＡＯ及びＢＯのクロッ
ク波形により駆動されるべきソフト・レジスタ回路は、
非重複クロック信号を必要とする。第１図のラッチ動作
クロック・ドライバ回路は、通常モードで動作するとき
は、出力０ＵＴＩ及び０ＵＴ２の信号が常に非重複であ
ることを保証するように働らき、これらの出力に接続さ
れるシフト・レジスタをクロックするのに必要な条件を
満足する。第４図かられかるように、波形ＡＯは、時刻
ｔ１で低い状態から高い状態へ上昇する。インバータ１
及びＮＯＲゲート２は、わずかな遅延を入力信号ＡＤに
与えるので、出力信号ＯＵＴ １は、第４図に示されて
いるヨウに、後の時刻ｔ２で上列し始める。第１図の回
路は、通常モードで動作しているので、第４図に示され
ているよう（で、制御信号ＴＯは、低い状態にある。そ
れ故に、インバータ５の出力における波形２０は・高い
状態にあり、ＦＥＴ装置６及び７を導通モードに保つこ
とになる。従って、出力ＯＵＴ １の信号が低い状態か
ら高い状態へ変わるときて、第１図に示された線１８も
また、第４図に示されているように、時刻ｔ２で低い状
態から高い状態へ変化する。線１８におけろ上昇変化が
、ＮＯＲＯＲゲルト４力の１つに高い状態の信号を与え
、これにより、第２出力０ＵＴ２についての出力状態が
低くなることが保証される。この条件は、入力ＩＮ２に
おける第２人力波形ＢＯの状態にかかわらず、実施され
るので、出力０ＵＴ１及び０ＵＴ２に必要とされる非重
複波形を保証することになる。
時刻ｔ６で、第１図の回路を、入力ノードＩＮ１及びＩ
Ｎ２に入力されるべきテスト信号に対して透過可能にす
るために、通常の動作モードからテストの動作モードへ
の変換を開始することが、所望される。従って、時刻ｔ
３で、第４図に示されているように、制御信号ＴＯが低
い状態から高い状態へ変・化し、そして、インバータ５
によるわずかな遅延の後に、ノード２０は、時刻ｔ４で
、高い状態から低い状態へ下降し始める。線２０の波形
が下降し始めるとき、ＦＥＴ装置６及び７が導通されな
くなり、こうして、線１４及び１８は、はぼ時刻ｔ４で
始まる不確定な状態へ変化する。
Ｎ２に入力されるべきテスト信号に対して透過可能にす
るために、通常の動作モードからテストの動作モードへ
の変換を開始することが、所望される。従って、時刻ｔ
３で、第４図に示されているように、制御信号ＴＯが低
い状態から高い状態へ変・化し、そして、インバータ５
によるわずかな遅延の後に、ノード２０は、時刻ｔ４で
、高い状態から低い状態へ下降し始める。線２０の波形
が下降し始めるとき、ＦＥＴ装置６及び７が導通されな
くなり、こうして、線１４及び１８は、はぼ時刻ｔ４で
始まる不確定な状態へ変化する。
インバータ８による第４図の遅延の後、時刻ｔ４から時
刻ｔ５までに、ノードＺＯは、上昇し始め、はぼ後の時
刻ｔ６で、波形ｚＯは、第１図に示されたＦＥＴ装置９
及び１０をターン・オンすることになる。これによって
、ＦＥＴ装置６及び７が完全にオフにされるまで、線１
４及び１８が接地電位に接続さねないことを保証するこ
とになる。
刻ｔ５までに、ノードＺＯは、上昇し始め、はぼ後の時
刻ｔ６で、波形ｚＯは、第１図に示されたＦＥＴ装置９
及び１０をターン・オンすることになる。これによって
、ＦＥＴ装置６及び７が完全にオフにされるまで、線１
４及び１８が接地電位に接続さねないことを保証するこ
とになる。
このように、ＮＯＲゲート２の出力ノードから線１８の
ＦＥＴ装置６及びＦ’ＥＴ装置１０を経て接地電位に至
る、又は代わりに、ＮＯＲゲート４の出力ノードから線
１４のＦＥＴ装置７及びＦ’ＥＴ装置９を経て接地電位
に至る、不注意の電流サージにより起ることになる誤っ
たテスト信号が、第１図に示されているように、ノード
２０及びノードＺＤに接続されたインバータ５及び８０
段階的に生じる遅延動作によって、都合良く防がれる。
ＦＥＴ装置６及びＦ’ＥＴ装置１０を経て接地電位に至
る、又は代わりに、ＮＯＲゲート４の出力ノードから線
１４のＦＥＴ装置７及びＦ’ＥＴ装置９を経て接地電位
に至る、不注意の電流サージにより起ることになる誤っ
たテスト信号が、第１図に示されているように、ノード
２０及びノードＺＤに接続されたインバータ５及び８０
段階的に生じる遅延動作によって、都合良く防がれる。
第１図は、本発明によるＬＳＳＤに適合できるクロック
・ドライバ回路の概略図である。第２図は、第１図の回
路が通常モードで機能するときの概略図である。第３図
は、第１図の回路がテスト・モードで機能するときの概
略図である。第４図は、第１図の回路の第２図の通常モ
ードから第６図のテスト・モードへの変換を示す波形図
である。 ２・・・・第１ＮＯＲゲート、４・・・・第２ＮＯＲゲ
ート、６・・・・第１スイツチング装置、７・・・・第
２スイッチング装置、８・・・・インバータ ９．１０
・・・・ＦＥＴ装置。 出願人 インターナショナ％”ビジネス・マン―ノズ
・コーポレーション第２図 １８ Ｔ。 ０ 第３図 第４図
・ドライバ回路の概略図である。第２図は、第１図の回
路が通常モードで機能するときの概略図である。第３図
は、第１図の回路がテスト・モードで機能するときの概
略図である。第４図は、第１図の回路の第２図の通常モ
ードから第６図のテスト・モードへの変換を示す波形図
である。 ２・・・・第１ＮＯＲゲート、４・・・・第２ＮＯＲゲ
ート、６・・・・第１スイツチング装置、７・・・・第
２スイッチング装置、８・・・・インバータ ９．１０
・・・・ＦＥＴ装置。 出願人 インターナショナ％”ビジネス・マン―ノズ
・コーポレーション第２図 １８ Ｔ。 ０ 第３図 第４図
Claims (1)
- 【特許請求の範囲】 第１回路入力に接続された第１人力と、第２人力と、第
１回路出力に接続された出力とを有する第１ＮＯＲゲー
トと、 第２回路入力に接続された第１人力と、第２人力と、第
２回路出力に接続された出力とを有する第２ＮＯＲゲー
トと、 前記第１ＮＯＲゲートの出力と前記第２ＮＯＲゲートの
第２人力との間に接続された第１スイツチング装置であ
って、制御入力に接続された制御端子を有するものと、 前記第２ＮＯＲゲートの出力と前記第１ＮＯＲゲートの
第２人力との間に接続された第２スイツチング装置であ
って、前記制御入力に接続された制御端子を有するもの
と、 前記制御入力に接続された入力と、前記第１ＮＯＲゲー
トの第２人力及び前記第２ＮＯＲゲートの第２人力に接
続された出力とを有する遅延装置と、 全備え、前記制御入力が第１状態のときには、前記第１
及び第２のスイッチング装置が導通して前記第１及び第
２のＮＯＲゲートが交差結合され、前記第１及び第２の
回路入力における２つのクロック波形の信号状態をラッ
チするように動作し、前記制御入力が第２状態のときに
は、前記第１及び第２のスイッチング装置が導通せず、
前記クロック波形を前記第１及び第２の回路出力へ転送
するように動作する、クロック・ドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US387990 | 1982-06-14 | ||
| US06/387,990 US4477738A (en) | 1982-06-14 | 1982-06-14 | LSSD Compatible clock driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221178A true JPS58221178A (ja) | 1983-12-22 |
| JPS6323508B2 JPS6323508B2 (ja) | 1988-05-17 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP58022970A Granted JPS58221178A (ja) | 1982-06-14 | 1983-02-16 | クロツク・ドライバ回路 |
Country Status (4)
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| JP (1) | JPS58221178A (ja) |
| DE (1) | DE3361888D1 (ja) |
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