JPH05333816A - ドライバ集積回路 - Google Patents
ドライバ集積回路Info
- Publication number
- JPH05333816A JPH05333816A JP13950592A JP13950592A JPH05333816A JP H05333816 A JPH05333816 A JP H05333816A JP 13950592 A JP13950592 A JP 13950592A JP 13950592 A JP13950592 A JP 13950592A JP H05333816 A JPH05333816 A JP H05333816A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stages
- analog switch
- buffer amplifier
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】シフトレジスタ回路，ラッチ回路，レベルシフ
タ回路などのロジック部とバッファ増幅器などの出力部
とを分離して試験できるようにする。 【構成】レベルシフタ回路３の各々のレベルシフタ段と
バッファ増幅器回路４の各々のバッファ増幅器段との間
に接続された直列アナログスイッチ回路６と、バッファ
増幅器回路４の各々のバッファ増幅器段間に接続された
並列アナログスイッチ回路７と、バッファ増幅器回路４
のいずれかのバッファ増幅器段に接続されたバッファ増
幅器信号端子１０と、直列アナログスイッチ回路６と並
列アナログスイッチ回路７とを相反して開閉制御するア
ナログスイッチ制御回路９とを設ける。
タ回路などのロジック部とバッファ増幅器などの出力部
とを分離して試験できるようにする。 【構成】レベルシフタ回路３の各々のレベルシフタ段と
バッファ増幅器回路４の各々のバッファ増幅器段との間
に接続された直列アナログスイッチ回路６と、バッファ
増幅器回路４の各々のバッファ増幅器段間に接続された
並列アナログスイッチ回路７と、バッファ増幅器回路４
のいずれかのバッファ増幅器段に接続されたバッファ増
幅器信号端子１０と、直列アナログスイッチ回路６と並
列アナログスイッチ回路７とを相反して開閉制御するア
ナログスイッチ制御回路９とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示パネルのデータ
ラインなどの駆動用に用いられるドライバ集積回路に関
する。
ラインなどの駆動用に用いられるドライバ集積回路に関
する。
【０００２】
【従来の技術】図３はこの種のドライバ集積回路の回路
図である。図３においてドライバ集積回路はシフトレジ
スタ回路１，ラッチ回路２，レベルシフタ回路３からな
るロジック部と、バッファ回路４，データ信号出力端子
部５からなる出力部とからなっている。 シフトレジス
タ回路１は、複数のｎ個のフリップフロップによるシフ
トレジスタ段１１〜１ｎを縦続接続して構成される。各
々のフリップフロップ１１〜１ｎのクロック端子Ｃにク
ロック信号端子ＣＰよりクロックを供給する。フリップ
フロップ１１の入力端子Ｄには一方のデータ信号入力端
子ＤＩより入力データ信号を入力する。このフリップフ
ロップ１１の出力端子Ｑを次段のフリップフロップ１２
の入力端子Ｄに接続し、以下同様にしてフリップフロッ
プ１ｎ−１の出力端子Ｑをフリップフロップ１ｎの入力
端子Ｄに接続する。フリップフロップ１ｎの出力端子ｑ
（出力信号の極性が出力端子Ｑに対し反転）は他方のデ
ータ信号入力端子ＤＯに接続される。なお、この他方の
データ信号入力端子ＤＯは、このようなドライバ回路を
多段に用いるとき、次段のドライバ回路の一方のデータ
信号入力端子に接続される。
図である。図３においてドライバ集積回路はシフトレジ
スタ回路１，ラッチ回路２，レベルシフタ回路３からな
るロジック部と、バッファ回路４，データ信号出力端子
部５からなる出力部とからなっている。 シフトレジス
タ回路１は、複数のｎ個のフリップフロップによるシフ
トレジスタ段１１〜１ｎを縦続接続して構成される。各
々のフリップフロップ１１〜１ｎのクロック端子Ｃにク
ロック信号端子ＣＰよりクロックを供給する。フリップ
フロップ１１の入力端子Ｄには一方のデータ信号入力端
子ＤＩより入力データ信号を入力する。このフリップフ
ロップ１１の出力端子Ｑを次段のフリップフロップ１２
の入力端子Ｄに接続し、以下同様にしてフリップフロッ
プ１ｎ−１の出力端子Ｑをフリップフロップ１ｎの入力
端子Ｄに接続する。フリップフロップ１ｎの出力端子ｑ
（出力信号の極性が出力端子Ｑに対し反転）は他方のデ
ータ信号入力端子ＤＯに接続される。なお、この他方の
データ信号入力端子ＤＯは、このようなドライバ回路を
多段に用いるとき、次段のドライバ回路の一方のデータ
信号入力端子に接続される。
【０００３】ラッチ回路２は、ｎ個のフリップフロップ
によるラッチ段２１〜２ｎを有し、その各々の入力端子
Ｄにはシフトレジスタ回路１のフリップフロップ１１〜
１ｎの各々の出力端子Ｑを接続する。各々のラッチ端子
Ｌにはラッチ信号入力端子ＬＰからラッチ信号を供給す
る。レベルシフタ回路３は、ｎ個のレベルシフタ（論理
信号のレベルを、例えば通常の「Ｈ」５Ｖ，「Ｌ」０Ｖ
のレベルから、パワー制御に適した「Ｈ」５Ｖ，「Ｌ」
−２５Ｖのレベルにシフトする回路要素）によるレベル
シフタ段３１〜３ｎを有し、その各々の入力端子Ｉ，ｉ
（入力端子ｉは、入力信号の極性が入力端子Ｉの入力信
号の極性に対し反転されている）には、ラッチ回路２の
フリップフロップ２１〜２ｎの各出力端子Ｑ，ｑをそれ
ぞれ接続する。
によるラッチ段２１〜２ｎを有し、その各々の入力端子
Ｄにはシフトレジスタ回路１のフリップフロップ１１〜
１ｎの各々の出力端子Ｑを接続する。各々のラッチ端子
Ｌにはラッチ信号入力端子ＬＰからラッチ信号を供給す
る。レベルシフタ回路３は、ｎ個のレベルシフタ（論理
信号のレベルを、例えば通常の「Ｈ」５Ｖ，「Ｌ」０Ｖ
のレベルから、パワー制御に適した「Ｈ」５Ｖ，「Ｌ」
−２５Ｖのレベルにシフトする回路要素）によるレベル
シフタ段３１〜３ｎを有し、その各々の入力端子Ｉ，ｉ
（入力端子ｉは、入力信号の極性が入力端子Ｉの入力信
号の極性に対し反転されている）には、ラッチ回路２の
フリップフロップ２１〜２ｎの各出力端子Ｑ，ｑをそれ
ぞれ接続する。
【０００４】バッファ増幅器回路４はｎ個のバッファ増
幅器（信号源からの電流または電力を極力小さくしなが
ら目的の回路または装置を駆動するため、これらの中間
に挿入される増幅器）によるバッファ増幅器段４１〜４
ｎを有し、その各々の入力端子にはレベルシフタ回路３
のレベルシフタ段３１〜３ｎの各々の出力端子Ｏを接続
する。
幅器（信号源からの電流または電力を極力小さくしなが
ら目的の回路または装置を駆動するため、これらの中間
に挿入される増幅器）によるバッファ増幅器段４１〜４
ｎを有し、その各々の入力端子にはレベルシフタ回路３
のレベルシフタ段３１〜３ｎの各々の出力端子Ｏを接続
する。
【０００５】データ信号出力端子部５はｎ個のデータ信
号出力端子によるデータ信号出力端子段５１〜５ｎを有
し、その各々のデータ信号出力端子にはバッファ増幅器
回路４のバッファ増幅器段４１〜４ｎの各々の出力端子
を接続する。シフトレジスタ回路１に一方の入力信号入
力端子ＤＩより入力される入力データ信号はクロック信
号端子ＣＰから入力されるクロックに応じて、順次各シ
フトレジスタ段１１〜１ｎに書き込まれ、各シフトレジ
スタ段１１〜１ｎの出力信号はラッチ信号入力端子ＬＰ
から入力されるラッチ信号によりラッチ回路２の各ラッ
チ段２１〜２ｎにラッチされ、各ラッチ段２１〜２ｎの
出力信号はレベルシフタ回路３の各レベルシフタ３１〜
３ｎでその論理信号のレベルがシフトされ、このレベル
シフトされた出力信号はバッファ増幅器回路４の各バッ
ファ増幅器段４１〜４ｎで増幅され、データ信号出力端
子部５の各データ信号出力端子段５１〜５ｎから出力デ
ータ信号として出力される。
号出力端子によるデータ信号出力端子段５１〜５ｎを有
し、その各々のデータ信号出力端子にはバッファ増幅器
回路４のバッファ増幅器段４１〜４ｎの各々の出力端子
を接続する。シフトレジスタ回路１に一方の入力信号入
力端子ＤＩより入力される入力データ信号はクロック信
号端子ＣＰから入力されるクロックに応じて、順次各シ
フトレジスタ段１１〜１ｎに書き込まれ、各シフトレジ
スタ段１１〜１ｎの出力信号はラッチ信号入力端子ＬＰ
から入力されるラッチ信号によりラッチ回路２の各ラッ
チ段２１〜２ｎにラッチされ、各ラッチ段２１〜２ｎの
出力信号はレベルシフタ回路３の各レベルシフタ３１〜
３ｎでその論理信号のレベルがシフトされ、このレベル
シフトされた出力信号はバッファ増幅器回路４の各バッ
ファ増幅器段４１〜４ｎで増幅され、データ信号出力端
子部５の各データ信号出力端子段５１〜５ｎから出力デ
ータ信号として出力される。
【０００６】
【発明が解決しようとする課題】前述のドライバ集積回
路が、例えば液晶表示パネルのデータラインの駆動用と
して用いられるときは、このデータラインの駆動電圧
は、一般にロジック部の、例えば５ボルトに比し数十ボ
ルトの高電圧であり、出力部のバッファ増幅器回路の出
力電圧はこれに応じた高電圧となる。このような高電圧
の出力部を有するドライバ回路は、出力部の静電気によ
る回路破壊あるいは特性のばらつきが多いのが現状であ
る。
路が、例えば液晶表示パネルのデータラインの駆動用と
して用いられるときは、このデータラインの駆動電圧
は、一般にロジック部の、例えば５ボルトに比し数十ボ
ルトの高電圧であり、出力部のバッファ増幅器回路の出
力電圧はこれに応じた高電圧となる。このような高電圧
の出力部を有するドライバ回路は、出力部の静電気によ
る回路破壊あるいは特性のばらつきが多いのが現状であ
る。
【０００７】ところで、このドライバ集積回路の試験を
行う場合、シフトレジスタ回路に入力データ信号をラッ
チ信号のタイミングを変えながら入力し、データ信号出
力端子部から出力される出力データ信号によりその機
能，特性を試験するのが一般的であるがこの試験には長
時間が必要とされる。そして例えば出力部が高電圧で不
良率が高く出力部でしばしば不良を生じると、それまで
の長時間をかけた試験が無駄になってしまう問題があ
る。また、不良を生じた場合、ロジック部で発生した
か、あるいは出力部で発生したかの判別ができない問題
がある。
行う場合、シフトレジスタ回路に入力データ信号をラッ
チ信号のタイミングを変えながら入力し、データ信号出
力端子部から出力される出力データ信号によりその機
能，特性を試験するのが一般的であるがこの試験には長
時間が必要とされる。そして例えば出力部が高電圧で不
良率が高く出力部でしばしば不良を生じると、それまで
の長時間をかけた試験が無駄になってしまう問題があ
る。また、不良を生じた場合、ロジック部で発生した
か、あるいは出力部で発生したかの判別ができない問題
がある。
【０００８】本発明の目的はドライバ集積回路、例えば
高電圧の出力部を有するドライバ集積回路において、出
力部あるいはロジック部を分離して試験できるようにし
たドライバ集積回路を提供することにある。
高電圧の出力部を有するドライバ集積回路において、出
力部あるいはロジック部を分離して試験できるようにし
たドライバ集積回路を提供することにある。
【０００９】
【課題を解決するための手段】前述の目的を達成するた
めに本発明は入力データ信号を書き込む複数のシフトレ
ジスタ段からなるシフトレジスタ回路と、この複数のシ
フトレジスタ段の各々に書き込まれた入力データ信号を
それぞれラッチする複数のラッチ段からなるラッチ回路
と、この複数のラッチ段の各々のラッチ出力信号の論理
値レベルをそれぞれシフトする複数のレベルシフタ段か
らなるレベルシフタ回路と、この複数のレベルシフタ段
の各々の出力信号を受けてそれぞれドライブ出力信号を
発生する複数のバッファ増幅器段からなるバッファ増幅
器回路と、この複数のバッファ増幅器段の各々の出力端
子にそれぞれ接続される複数のデータ信号出力端子段か
らなるデータ信号出力端子部とからなるドライバ回路に
おいて、前記シフトレジスタ回路の各々のシフトレジス
タ段と前記ラッチ回路の各々のラッチ段との間にそれぞ
れ接続された複数のアナログスイッチ段からなる直列ア
ナログスイッチ回路と、これら各々のアナログスイッチ
段の出力端子間にそれぞれ接続された複数のアナログス
イッチ段からなる並列アナログスイッチ回路と、前記バ
ッファ増幅器回路のいずれかのバッファ増幅器段の入力
端子に接続されるバッファ増幅器信号端子とが設けら
れ、別途入力されるアナログスイッチ制御信号によっ
て、これら直列アナログスイッチ回路と並列アナログス
イッチ回路とが相反して開閉されるようにする。あるい
は前記バッファ増幅器回路の各々のバッファ段の出力端
子と前記データ信号出力端子部の各々のデータ信号出力
端子段との間にそれぞれ接続された複数のアナログスイ
ッチ段からなる直列アナログスイッチ回路と、前記ラッ
チ回路の各々のラッチ段の出力端子と前記直列アナログ
スイッチ回路の各々のアナログスイッチ段の出力端子と
の間にそれぞれ接続された複数のアナログスイッチ段か
らなるバイパスアナログスイッチ回路とが設けられ、別
途入力されるアナログスイッチ制御信号によって、これ
ら直列アナログスイッチ回路とバイパスアナログスイッ
チ回路とが相反して開閉されるようにする。そしてこれ
らドライバ集積回路を、例えば液晶表示パネルのデータ
ラインの駆動用に用いる。
めに本発明は入力データ信号を書き込む複数のシフトレ
ジスタ段からなるシフトレジスタ回路と、この複数のシ
フトレジスタ段の各々に書き込まれた入力データ信号を
それぞれラッチする複数のラッチ段からなるラッチ回路
と、この複数のラッチ段の各々のラッチ出力信号の論理
値レベルをそれぞれシフトする複数のレベルシフタ段か
らなるレベルシフタ回路と、この複数のレベルシフタ段
の各々の出力信号を受けてそれぞれドライブ出力信号を
発生する複数のバッファ増幅器段からなるバッファ増幅
器回路と、この複数のバッファ増幅器段の各々の出力端
子にそれぞれ接続される複数のデータ信号出力端子段か
らなるデータ信号出力端子部とからなるドライバ回路に
おいて、前記シフトレジスタ回路の各々のシフトレジス
タ段と前記ラッチ回路の各々のラッチ段との間にそれぞ
れ接続された複数のアナログスイッチ段からなる直列ア
ナログスイッチ回路と、これら各々のアナログスイッチ
段の出力端子間にそれぞれ接続された複数のアナログス
イッチ段からなる並列アナログスイッチ回路と、前記バ
ッファ増幅器回路のいずれかのバッファ増幅器段の入力
端子に接続されるバッファ増幅器信号端子とが設けら
れ、別途入力されるアナログスイッチ制御信号によっ
て、これら直列アナログスイッチ回路と並列アナログス
イッチ回路とが相反して開閉されるようにする。あるい
は前記バッファ増幅器回路の各々のバッファ段の出力端
子と前記データ信号出力端子部の各々のデータ信号出力
端子段との間にそれぞれ接続された複数のアナログスイ
ッチ段からなる直列アナログスイッチ回路と、前記ラッ
チ回路の各々のラッチ段の出力端子と前記直列アナログ
スイッチ回路の各々のアナログスイッチ段の出力端子と
の間にそれぞれ接続された複数のアナログスイッチ段か
らなるバイパスアナログスイッチ回路とが設けられ、別
途入力されるアナログスイッチ制御信号によって、これ
ら直列アナログスイッチ回路とバイパスアナログスイッ
チ回路とが相反して開閉されるようにする。そしてこれ
らドライバ集積回路を、例えば液晶表示パネルのデータ
ラインの駆動用に用いる。
【００１０】
【作用】請求項１記載の本発明のドライバ集積回路にお
いては、アナログスイッチ制御信号によって、直列アナ
ログスイッチ回路を「閉」、並列アナログスイッチ回路
を「開」とすると、レベルシフタ回路の出力信号はこの
直列アナログスイッチ回路を通してバッファ増幅器回路
に入力されるので通常の動作をするが、アナログスイッ
チ制御信号によって、直列アナログスイッチ回路を
「開」、並列アナログスイッチ回路を「閉」とすると、
レベルシフタ回路の出力信号は遮断され、バッファ増幅
器回路にはバッファ増幅器信号端子に入力したバッファ
増幅器信号が入力されるようになるので出力部を分離し
て試験できるようになる。
いては、アナログスイッチ制御信号によって、直列アナ
ログスイッチ回路を「閉」、並列アナログスイッチ回路
を「開」とすると、レベルシフタ回路の出力信号はこの
直列アナログスイッチ回路を通してバッファ増幅器回路
に入力されるので通常の動作をするが、アナログスイッ
チ制御信号によって、直列アナログスイッチ回路を
「開」、並列アナログスイッチ回路を「閉」とすると、
レベルシフタ回路の出力信号は遮断され、バッファ増幅
器回路にはバッファ増幅器信号端子に入力したバッファ
増幅器信号が入力されるようになるので出力部を分離し
て試験できるようになる。
【００１１】また、請求項２記載の本発明のドライバ集
積回路においては、アナログスイッチ制御信号によっ
て、直列アナログスイッチ回路を「閉」、バイパスアナ
ログスイッチ回路を「開」とすると、レベルシフタ回路
の出力信号はこの直列アナログスイッチ回路を通してバ
ッファ増幅器回路に入力されるので通常の動作をする
が、アナログスイッチ制御信号によって直列アナログス
イッチ回路を「開」、バイパスアナログスイッチ回路を
「閉」とすると、レベルシフタ回路の出力信号は遮断さ
れ、データ信号出力端子部にはラッチ回路の出力信号が
直接入力されるようになるので、特にレベルシフタ回路
を除いた低電圧、例えば５ボルトのロジック部を分離し
て試験できるようになる。
積回路においては、アナログスイッチ制御信号によっ
て、直列アナログスイッチ回路を「閉」、バイパスアナ
ログスイッチ回路を「開」とすると、レベルシフタ回路
の出力信号はこの直列アナログスイッチ回路を通してバ
ッファ増幅器回路に入力されるので通常の動作をする
が、アナログスイッチ制御信号によって直列アナログス
イッチ回路を「開」、バイパスアナログスイッチ回路を
「閉」とすると、レベルシフタ回路の出力信号は遮断さ
れ、データ信号出力端子部にはラッチ回路の出力信号が
直接入力されるようになるので、特にレベルシフタ回路
を除いた低電圧、例えば５ボルトのロジック部を分離し
て試験できるようになる。
【００１２】
【実施例】図１は本発明のドライバ集積回路の一実施例
を示す回路図である。図１に示す本発明のドライバ回路
は図３に示す従来のドライバ回路に対して、レベルシフ
タ回路３の各々のレベルシフタ段３１〜３ｎとバッファ
増幅器回路４の各々のバッファ増幅器段４１〜４ｎとの
間にそれぞれ接続された、例えばＰチャンネルＦＥＴと
ＮチャンネルＦＥＴとが一体に構成されたトランスファ
ゲートと称されるアナログスイッチによるアナログスイ
ッチ段６１〜６ｎからなる直列アナログ回路６と、バッ
ファ増幅器回路４の各々のバッファ増幅器段４１〜４ｎ
のそれぞれの入力端子間に接続された前記と同様なアナ
ログスイッチによるアナログスイッチ段７１〜７ｎ（但
し、この場合このアナログスイッチ段の１個、例えば７
ｎは省略してもよい）からなる並列アナログスイッチ回
路７と、バッファ増幅器回路４のいずれかのバッファ増
幅器段の入力端子に接続されたバッファ増幅器信号端子
１０と、前述の直列アナログスイッチ回路６と並列アナ
ログスイッチ回路７とを相反して開閉制御するアナログ
スイッチ制御回路９とを設けたものである。このアナロ
グスイッチ制御回路９はプルダウンＦＥＴ９２が接続さ
れたアナログスイッチ制御信号端子９１と、このアナロ
グスイッチ制御信号端子９１にインバータ９３，９４を
介してその入力端子Ｉが接続されたレベルシフタ９５と
からなり、このレベルシフタ９５の出力端子Ｏは直列ア
ナログスイッチ回路６の各々のアナログスイッチ段６１
〜６ｎのＰチャンネル側ゲートと並列アナログスイッチ
回路７の各々のアナログスイッチ段７１〜７ｎのＮチャ
ンネル側ゲートに直接に接続され、直列アナログスイッ
チ回路６の各々のアナログスイッチ段６１〜６ｎのＮチ
ャンネル側ゲートと並列アナログスイッチ回路７の各々
のアナログスイッチ段７１〜７ｎのＰチャンネル側ゲー
トにインバータ９６を介してそれぞれ接続される。 以
下にこのドライバ回路の動作について述べる。通常、ア
ナログスイッチ制御回路９のアナログスイッチ制御信号
端子９１は、プルダウンＦＥＴ９２により「Ｌ」にあ
り、インバータ９３，９４を介してレベルシフタ９５か
ら出力される信号は「Ｌ」であり、従って直列アナログ
スイッチ回路６の各々のアナログスイッチ段６１〜６ｎ
のＰチャンネル側ゲートは「Ｌ」，Ｎチャンネル側ゲー
トは「Ｈ」となり、この直列アナログスイッチ回路６は
「閉」となる。また並列アナログスイッチ回路７の各々
のアナログスイッチ段７１〜７ｎのＰチャンネル側ゲー
トは「Ｈ」，Ｎチャンネル側ゲートは「Ｌ」となり、こ
の並列アナログスイッチ回路７は「開」となる。従って
図３に示す従来のドライバ回路と同様に動作する。 次
にプルダウンＦＥＴ９２をオフしてアナログスイッチ制
御信号端子９１に「Ｈ」の信号を入力すると、前述と逆
の動作で、直列アナログスイッチ回路６は「開」とな
り、並列アナログスイッチ回路７は「閉」となる。従っ
てバッファ増幅器回路４には前段のレベルシフタ回路３
からの出力信号が遮断される。そしてバッファ増幅器信
号端子１０に信号を入力することによりバッファ増幅器
回路４はこの入力信号によって動作するようになる。従
って、出力部を分離して試験することができる。
を示す回路図である。図１に示す本発明のドライバ回路
は図３に示す従来のドライバ回路に対して、レベルシフ
タ回路３の各々のレベルシフタ段３１〜３ｎとバッファ
増幅器回路４の各々のバッファ増幅器段４１〜４ｎとの
間にそれぞれ接続された、例えばＰチャンネルＦＥＴと
ＮチャンネルＦＥＴとが一体に構成されたトランスファ
ゲートと称されるアナログスイッチによるアナログスイ
ッチ段６１〜６ｎからなる直列アナログ回路６と、バッ
ファ増幅器回路４の各々のバッファ増幅器段４１〜４ｎ
のそれぞれの入力端子間に接続された前記と同様なアナ
ログスイッチによるアナログスイッチ段７１〜７ｎ（但
し、この場合このアナログスイッチ段の１個、例えば７
ｎは省略してもよい）からなる並列アナログスイッチ回
路７と、バッファ増幅器回路４のいずれかのバッファ増
幅器段の入力端子に接続されたバッファ増幅器信号端子
１０と、前述の直列アナログスイッチ回路６と並列アナ
ログスイッチ回路７とを相反して開閉制御するアナログ
スイッチ制御回路９とを設けたものである。このアナロ
グスイッチ制御回路９はプルダウンＦＥＴ９２が接続さ
れたアナログスイッチ制御信号端子９１と、このアナロ
グスイッチ制御信号端子９１にインバータ９３，９４を
介してその入力端子Ｉが接続されたレベルシフタ９５と
からなり、このレベルシフタ９５の出力端子Ｏは直列ア
ナログスイッチ回路６の各々のアナログスイッチ段６１
〜６ｎのＰチャンネル側ゲートと並列アナログスイッチ
回路７の各々のアナログスイッチ段７１〜７ｎのＮチャ
ンネル側ゲートに直接に接続され、直列アナログスイッ
チ回路６の各々のアナログスイッチ段６１〜６ｎのＮチ
ャンネル側ゲートと並列アナログスイッチ回路７の各々
のアナログスイッチ段７１〜７ｎのＰチャンネル側ゲー
トにインバータ９６を介してそれぞれ接続される。 以
下にこのドライバ回路の動作について述べる。通常、ア
ナログスイッチ制御回路９のアナログスイッチ制御信号
端子９１は、プルダウンＦＥＴ９２により「Ｌ」にあ
り、インバータ９３，９４を介してレベルシフタ９５か
ら出力される信号は「Ｌ」であり、従って直列アナログ
スイッチ回路６の各々のアナログスイッチ段６１〜６ｎ
のＰチャンネル側ゲートは「Ｌ」，Ｎチャンネル側ゲー
トは「Ｈ」となり、この直列アナログスイッチ回路６は
「閉」となる。また並列アナログスイッチ回路７の各々
のアナログスイッチ段７１〜７ｎのＰチャンネル側ゲー
トは「Ｈ」，Ｎチャンネル側ゲートは「Ｌ」となり、こ
の並列アナログスイッチ回路７は「開」となる。従って
図３に示す従来のドライバ回路と同様に動作する。 次
にプルダウンＦＥＴ９２をオフしてアナログスイッチ制
御信号端子９１に「Ｈ」の信号を入力すると、前述と逆
の動作で、直列アナログスイッチ回路６は「開」とな
り、並列アナログスイッチ回路７は「閉」となる。従っ
てバッファ増幅器回路４には前段のレベルシフタ回路３
からの出力信号が遮断される。そしてバッファ増幅器信
号端子１０に信号を入力することによりバッファ増幅器
回路４はこの入力信号によって動作するようになる。従
って、出力部を分離して試験することができる。
【００１３】図２は本発明のドライバ集積回路の異なる
実施例を示す回路図である。図２に示す本発明のドライ
バ集積回路は図３に示す従来のドライバ回路に対して、
バッファ増幅器回路４の各々のバッファ増幅器段４１〜
４ｎとデータ信号出力端子部５の各々のデータ信号出力
端子段５１〜５ｎとの間にそれぞれ接続された、例えば
ＰチャンネルＦＥＴとＮチャンネルＦＥＴとが一体に構
成されたトランスファゲートと称されるアナログスイッ
チによるアナログスイッチ段６１〜６ｎからなる直列ア
ナログ回路６と、ラッチ回路２の各々のラッチ段２１〜
２ｎとデータ信号出力端子部５の各々のデータ信号出力
端子段５１〜５ｎとの間にそれぞれ接続された前記と同
様なアナログスイッチによるアナログスイッチ段８１〜
８ｎからなるバイパスアナログスイッチ回路８と、前述
の直列アナログスイッチ回路６とバイパスアナログスイ
ッチ回路８とを相反して開閉制御するアナログスイッチ
制御回路９とを設けたものである。このアナログスイッ
チ制御回路９はプルダウンＦＥＴ９２が接続されたアナ
ログスイッチ制御信号端子９１と、このアナログスイッ
チ制御信号端子９１にインバータ９３，９４を介してそ
の入力端子Ｉが接続されたレベルシフタ９５とからな
り、このレベルシフタ９５の入力端子Ｉはバイパスアナ
ログスイッチ回路８の各々のアナログスイッチ段８１〜
８ｎのＮチャンネル側ゲートに直接に、Ｐチャンネル側
ゲートにインバータ９７を介しそれぞれ接続され、レベ
ルシフタ９５の出力端子Ｏは直列アナログスイッチ回路
６の各々のアナログスイッチ段６１〜６ｎのＰチャンネ
ル側ゲート直接に、Ｎチャンネル側ゲートにインバータ
９６を介しそれぞれ接続される。
実施例を示す回路図である。図２に示す本発明のドライ
バ集積回路は図３に示す従来のドライバ回路に対して、
バッファ増幅器回路４の各々のバッファ増幅器段４１〜
４ｎとデータ信号出力端子部５の各々のデータ信号出力
端子段５１〜５ｎとの間にそれぞれ接続された、例えば
ＰチャンネルＦＥＴとＮチャンネルＦＥＴとが一体に構
成されたトランスファゲートと称されるアナログスイッ
チによるアナログスイッチ段６１〜６ｎからなる直列ア
ナログ回路６と、ラッチ回路２の各々のラッチ段２１〜
２ｎとデータ信号出力端子部５の各々のデータ信号出力
端子段５１〜５ｎとの間にそれぞれ接続された前記と同
様なアナログスイッチによるアナログスイッチ段８１〜
８ｎからなるバイパスアナログスイッチ回路８と、前述
の直列アナログスイッチ回路６とバイパスアナログスイ
ッチ回路８とを相反して開閉制御するアナログスイッチ
制御回路９とを設けたものである。このアナログスイッ
チ制御回路９はプルダウンＦＥＴ９２が接続されたアナ
ログスイッチ制御信号端子９１と、このアナログスイッ
チ制御信号端子９１にインバータ９３，９４を介してそ
の入力端子Ｉが接続されたレベルシフタ９５とからな
り、このレベルシフタ９５の入力端子Ｉはバイパスアナ
ログスイッチ回路８の各々のアナログスイッチ段８１〜
８ｎのＮチャンネル側ゲートに直接に、Ｐチャンネル側
ゲートにインバータ９７を介しそれぞれ接続され、レベ
ルシフタ９５の出力端子Ｏは直列アナログスイッチ回路
６の各々のアナログスイッチ段６１〜６ｎのＰチャンネ
ル側ゲート直接に、Ｎチャンネル側ゲートにインバータ
９６を介しそれぞれ接続される。
【００１４】以下にこのドライバ集積回路の動作につい
て述べる。通常、アナログスイッチ制御回路９のアナロ
グスイッチ制御端子９１は、プルダウンＦＥＴ９２によ
り「Ｌ」にあり、インバータ９３，９４を介してレベル
シフタ９５から出力される信号は「Ｌ」である。従って
バイパスアナログスイッチ回路８の各々のアナログスイ
ッチ段８１〜８ｎのＮチャンネル側ゲートは「Ｌ」，Ｐ
チャンネル側ゲートは「Ｈ」となりこのバイパスアナロ
グスイッチ回路８は「開」となる。また直列アナログス
イッチ回路６の各々のアナログスイッチ段６１〜６ｎの
Ｐチャンネル側ゲートは「Ｌ」，Ｎチャンネル側ゲート
は「Ｈ」となり、この直列アナログスイッチ回路６は
「閉」となる。従って図３に示す従来のドライバ回路と
同様に動作する。
て述べる。通常、アナログスイッチ制御回路９のアナロ
グスイッチ制御端子９１は、プルダウンＦＥＴ９２によ
り「Ｌ」にあり、インバータ９３，９４を介してレベル
シフタ９５から出力される信号は「Ｌ」である。従って
バイパスアナログスイッチ回路８の各々のアナログスイ
ッチ段８１〜８ｎのＮチャンネル側ゲートは「Ｌ」，Ｐ
チャンネル側ゲートは「Ｈ」となりこのバイパスアナロ
グスイッチ回路８は「開」となる。また直列アナログス
イッチ回路６の各々のアナログスイッチ段６１〜６ｎの
Ｐチャンネル側ゲートは「Ｌ」，Ｎチャンネル側ゲート
は「Ｈ」となり、この直列アナログスイッチ回路６は
「閉」となる。従って図３に示す従来のドライバ回路と
同様に動作する。
【００１５】次にプルダウンＦＥＴ９２をオフしてアナ
ログスイッチ制御信号端子９１に「Ｈ」の信号を入力す
ると、前述と逆の動作でバイパスアナログスイッチ回路
８は「開」となり、直列アナログスイッチ回路６は
「閉」となる。従ってデータ信号出力端子部５はバッフ
ァ増幅器回路４からの出力信号が遮断され、ラッチ回路
２の出力信号が直接入力されるようになる。従ってロジ
ック部を分離して試験することができる。
ログスイッチ制御信号端子９１に「Ｈ」の信号を入力す
ると、前述と逆の動作でバイパスアナログスイッチ回路
８は「開」となり、直列アナログスイッチ回路６は
「閉」となる。従ってデータ信号出力端子部５はバッフ
ァ増幅器回路４からの出力信号が遮断され、ラッチ回路
２の出力信号が直接入力されるようになる。従ってロジ
ック部を分離して試験することができる。
【００１６】
【発明の効果】本発明のドライバ集積回路においては、
出力部あるいはロジック部を分離して試験が可能である
ので、例えばその出力部が高電圧で不良率が高い場合、
まず不良率の高い出力部を分離して試験する、あるいは
異常のあった場合ロジック部を分離してチェックするな
ど分離して試験を行うことにより試験の効率を著るしく
向上できる。
出力部あるいはロジック部を分離して試験が可能である
ので、例えばその出力部が高電圧で不良率が高い場合、
まず不良率の高い出力部を分離して試験する、あるいは
異常のあった場合ロジック部を分離してチェックするな
ど分離して試験を行うことにより試験の効率を著るしく
向上できる。
【図１】本発明のドライバ集積回路の一実施例を示す回
路図
路図
【図２】本発明のドライバ集積回路の異なる実施例を示
す回路図
す回路図
【図３】従来のドライバ集積回路の一例を示す回路図
１ シフトレジスタ回路 ２ ラッチ回路 ３ レベルシフタ回路 ４ バッファ増幅器回路 ５ データ信号出力端子部 ６ 直列アナログスイッチ回路 ７ 並列アナログスイッチ回路 ８ バイパスアナログスイッチ回路 ９ アナログスイッチ制御回路 １０ バッファ増幅器信号端子
Claims (3)
- 【請求項１】入力データ信号を書き込む複数のシフトレ
ジスタ段からなるシフトレジスタ回路と、この複数のシ
フトレジスタ段の各々に書き込まれた入力データ信号を
それぞれラッチする複数のラッチ段からなるラッチ回路
と、この複数のラッチ段の各々のラッチ出力信号の論理
値レベルをそれぞれシフトする複数のレベルシフタ段か
らなるレベルシフタ回路と、この複数のレベルシフタ段
の各々の出力信号を受けてそれぞれドライブ出力信号を
発生する複数のバッファ増幅器段からなるバッファ増幅
器回路と、この複数のバッファ増幅器段の各々の出力端
子にそれぞれ接続される複数のデータ信号出力端子段か
らなるデータ信号出力端子部とからなるドライバ回路に
おいて、前記シフトレジスタ回路の各々のシフトレジス
タ段と前記ラッチ回路の各々のラッチ段との間にそれぞ
れ接続された複数のアナログスイッチ段からなる直列ア
ナログスイッチ回路と、これら各々のアナログスイッチ
段の出力端子間にそれぞれ接続された複数のアナログス
イッチ段からなる並列アナログスイッチ回路と、前記バ
ッファ増幅器回路のいずれかのバッファ増幅器段の入力
端子に接続されるバッファ増幅器信号端子とが設けら
れ、別途入力されるアナログスイッチ制御信号によっ
て、これら直列アナログスイッチ回路と並列アナログス
イッチ回路とが相反して開閉されることを特徴とするド
ライバ集積回路。 - 【請求項２】入力データ信号を書き込む複数のシフトレ
ジスタ段からなるシフトレジスタ回路と、この複数のシ
フトレジスタ段の各々に書き込まれた入力データ信号を
それぞれラッチする複数のラッチ段からなるラッチ回路
と、この複数のラッチ段の各々のラッチ出力信号の論理
値レベルをそれぞれシフトする複数のレベルシフタ段か
らなるレベルシフタ回路と、この複数のレベルシフタ段
の各々の出力信号を受けてそれぞれドライブ出力信号を
発生する複数のバッファ増幅器段からなるバッファ増幅
器回路と、この複数のバッファ増幅器段の各々の出力端
子にそれぞれ接続される複数のデータ信号出力端子段か
らなるデータ信号出力端子部とからなるドライバ回路に
おいて、前記バッファ増幅器回路の各々のバッファ段の
出力端子と前記データ信号出力端子部の各々のデータ信
号出力端子段との間にそれぞれ接続された複数のアナロ
グスイッチ段からなる直列アナログスイッチ回路と、前
記ラッチ回路の各々のラッチ段の出力端子と前記直列ア
ナログスイッチ回路の各々のアナログスイッチ段の出力
端子との間にそれぞれ接続された複数のアナログスイッ
チ段からなるバイパスアナログスイッチ回路とが設けら
れ、別途入力されるアナログスイッチ制御信号によっ
て、これら直列アナログスイッチ回路とバイパスアナロ
グスイッチ回路とが相反して開閉されることを特徴とす
るドライバ集積回路。 - 【請求項３】液晶表示パネルのデータラインの駆動用に
用いられることを特徴とする請求項１あるいは２記載の
ドライバ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13950592A JPH05333816A (ja) | 1992-06-01 | 1992-06-01 | ドライバ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13950592A JPH05333816A (ja) | 1992-06-01 | 1992-06-01 | ドライバ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333816A true JPH05333816A (ja) | 1993-12-17 |
Family
ID=15246855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13950592A Pending JPH05333816A (ja) | 1992-06-01 | 1992-06-01 | ドライバ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05333816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630930B2 (en) | 1998-05-11 | 2003-10-07 | Oki Electric Industry Co., Ltd. | Drive circuit and display unit for driving a display device and portable equipment |
| JP2010026517A (ja) * | 2008-07-22 | 2010-02-04 | Keiho Kagi Yugenkoshi | 表示モジュール及びその駆動方法 |
-
1992
- 1992-06-01 JP JP13950592A patent/JPH05333816A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630930B2 (en) | 1998-05-11 | 2003-10-07 | Oki Electric Industry Co., Ltd. | Drive circuit and display unit for driving a display device and portable equipment |
| US6970161B2 (en) | 1998-05-11 | 2005-11-29 | Oki Electric Industry Co., Ltd. | Drive circuit and display unit for driving a display device and portable equipment |
| JP2010026517A (ja) * | 2008-07-22 | 2010-02-04 | Keiho Kagi Yugenkoshi | 表示モジュール及びその駆動方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7176741B2 (en) | Level shift circuit | |
| US3974366A (en) | Integrated, programmable logic arrangement | |
| JP4116001B2 (ja) | レベルシフタ回路及びそれを用いた表示素子駆動回路 | |
| US8373637B2 (en) | Shift register and liquid crystal display using same | |
| JP3682857B2 (ja) | レベルシフティングパスゲート | |
| US7663423B1 (en) | Level shift circuit | |
| US7400171B1 (en) | Electronic switch having extended voltage range | |
| JPH03147598A (ja) | シフトレジスタ | |
| EP0464746B1 (en) | Easily and quickly testable master-slave flipflop circuit | |
| US8203545B2 (en) | Display driving circuit | |
| JPS58221178A (ja) | クロツク・ドライバ回路 | |
| US9053655B2 (en) | Driver of display unit | |
| US8824215B2 (en) | Data storage circuit that retains state during precharge | |
| JPH05333816A (ja) | ドライバ集積回路 | |
| JP2000235374A (ja) | シフトレジスタとそのシフトレジスタを用いた液晶表示装置およびバイアス電圧発生回路 | |
| US5399924A (en) | Low current optional inverter | |
| US6031477A (en) | Differential current switch | |
| JP4136167B2 (ja) | 半導体集積回路装置 | |
| GB2468327A (en) | A CMOS latch with rapid resolution of a metastable state | |
| EP0338220A2 (en) | Logic circuits of the multiplexer-type | |
| JP3326691B2 (ja) | ディスプレイ | |
| KR100466540B1 (ko) | 입출력 포트 회로 | |
| JP3396448B2 (ja) | ドライバ回路 | |
| CN112802430A (zh) | 栅极驱动电路、tft阵列基板和显示装置 | |
| US6211711B1 (en) | Activation signal generating circuit |