JPS60174522A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電界効果型トランジスタにより構成された論理
回路、より詳細には電界効果型トランジスタにより構成
されてラッチ、特にシフトレジスタラッチを形成する論
理回路に関する。

従来技術とその問題点 従来技術のシフトレジスタの一例を第１図に示して説明
すると、先ずそれには第１のラッチ段１及び第２のラッ
チ段１１が設けられている。第１のラッチ段は組合せ論
理のデータを表わす論理信号値の形状の入力を受信し、
クロック２が生じると端子２のデータが主ラツチ５にロ
ードされ、クロック１が生じると端子４のデータも主ラ
ンチ５にローｒされる。主ラツチ５はデータを記憶し、
記憶されたデータの代表的サンプルを出力端子６に出し
、それはクロック３が生じると従ラツチ７にロードされ
る。従ラツチに記憶されている場合、主ラツチ５はクロ
ック３が生じるまでデータを内部記憶する。従ラツチ７
はデータを記憶して記憶データの代表サンプルを端子８
及び９に出して第２段シフトレジスタラッチ１１へ加え
る。第２段シフトレジスタラッチ１１は入力組合せ回路
１３を含み、それは第１図に示す従来技術では、ＡＮＤ
−ＯＲ組合せ、主ラツチ１５及び従ラツチ１７である。

主ラツチ１５はクロック１もしくは２が生じた時に夫々
端子８もしくは１０上のデータを記憶しその表示を端子
１２に出して従ラツチ１７に加え、従ラツチ１７はクロ
ック３が生じる時に端子１２上に存在する論理値を記憶
しそれを表わす信号をその出力端子１４上に生じる。

次に参考用に作成された第２図は、第１図において、従
来技術のレベル感知シフトレジスクラッチであるシフト
レジスクラッチの波形図を示すも、のである。第１図の
シストレジスタラッチ１００を作動させるのに必要な３
個のクロックがシストレジスタラッチに与えられる。そ
れらはデータを主ラツチ゛５及び１５に記憶するクロッ
ク１及び２と、データを従ラツチ７及び１３にローｒす
るクロック３とである。クロック１及び２は波形２゜と
して示され、クロック３は波形２２で示される。

シフトレジスタラッ“チ１００の内部動作のためにはい
くつかのクロックパルスを内部的に発生させる必要があ
り、それらは波形２４で示すＱｌであり、クロック３の
立下り端とクロック１の立上り端の間で論理１指標を与
える。波形２８は。４信号であって、これは第１図の従
来技術において、波形２２で示すクロツク３信号と同じ
である。また、波形２６はシフトレゾスクラッチ１００
により使用される内部発生クロック信号であり、これは
波形２４に示すＱ１１信と波形２８に示すＱ４４信との
ＤＯＴ積である。これらの信号は通常シフトレジスタラ
ッチ回路１００に内蔵されたクロック回路によりクロッ
ク１、クロック２及びフロラトランジスタ技術により具
現される場合には、第２図に示す多重クロック構成を必
要とし、しかも組合せ論理３及び１３において波形２ｏ
に示すクロック１の後尾端により判断を完結しなければ
ならない。このことは、装置の速度増進のための必要条
件である、クロック３を使用して組合せ論理の最終段を
放電させる場合に、電界効果型トランジスタ論理につい
て問題を生じる原因となる。従って、従来技術のシフト
レジスタラッチはその実施に際し様々の制約を受け、一
般的に高速の応用には適さないものであった。

かくして本発明は、従来技術における叙上の問題点を有
効に解決することを主要な目的とし、この目的の達成の
ために下記のような技術手段を採択して成る新規な構成
を提供するものである。すなわち、後述する実施例に関
する説明により一段と明らかにされるが、本発明におい
ては、論理回、路の組合せがデータについて論理演算を
実行し、これには複数個のシフトレジスタラッチを含ん
でいる。各シフトレジスタラッチはデータを記憶するラ
ッチ装置と、第１状態においてラッチ装置を接続論理回
路のデータ及びクロック信号から分離し第２状態におい
てデータをラッチ装置に通す分離装置を含んでいる。各
シフトレジスタはまた分離装置及びラッチ装置の消費電
力を低減する電力低減装置も含んでいる。

ラッチ装置は各々がインバータとして構成された２個の
電界効果型トランジスタ回路からなっている。インバー
タは各入力端子に加わる信号の補数をその出力端子に出
し、互いに直列接続されている。可制御帰還回路が２個
のインバータ回路の直列組合せの最終部材の出力を２個
の直列接続インバータ回路の直列組合せの第１部材の入
力に接続する。

各電界効果型トランジスタ回路が２個のデプレッション
トランジスタと１個のエンハンスメントトランジスタを
含み、それは入力として使用するｒ−）と、トランジス
タをバイアスするソースと基漁電位に接続するドレーン
を有している、第１のデプレッショントランジスタは始
動信号を受信するテートと、エンハンスメントトランジ
スタのソースに接続されたドレーンとバイアス信号を受
信するソースを有している。第２のデプレッショントラ
ンジスタは第２の始動信号を受信するｐ、＋−トと、第
１のデプレッショントランジスタのソースに接続された
ドレーンとバイアス信号を受信するソースを有している
。

開示するシストレジスタラッチは、シフトレゾスクラッ
チ及び互いに接続された複数個のシフトレジスタラッチ
を通るデータ流をチェックする回路チェック装置をも含
んでいる“。

さらに、ラッチ装置の出力をバッファする出力バッファ
装置を含む発明の実施例も開示されている。

次に第６図にランダムアクセスメモリ（ＲＡＭ　）等の
装置である論理回路３０のブロック図を示す。

ランダムアクセスメモリ３０は第１段３６、第２段３Ｂ
及び第Ｎ段４０に配置された複数個のシフトレジスタラ
ッチ３７を含んでいる。論理回路３０すなわちＲＡＭに
構成された複数個のシフトレジスタラッチ３７はデータ
ソース４１からデータバス３９を介して各シフトレジス
タラッチへ送られるデータを記憶し、前記各シフトレゾ
スクラッチは入力線４３によりデータバス３９へ接続さ
れている。

入力接続論理３３はデータバス３１を介して第１段３６
へ接続され、それはまた第２段３８及び第Ｎ段４０を互
いに接続し出力接続論理３５にも接続する。入力接続論
理３３はもう一つのＲＡＭ論理回路もしくはデータバス
３１に接続された他の回路もしくは通常メモリ、マイク
ロプロセッサもしくはコンピュータ周辺装置内にある他
種の回路とすることができる。出力接続論理３５はもう
一つのメモリ回路もしくは他の論理回路もしくは出力装
置に接続する出力端末装置等の装置とすることができる
。データバス４９はまた各シフトレジスタラッチから出
力接続論理３５へ出力を出す。

クロック発生器４７が各シフトレジスタラッチ３７内に
データをローＰ及びシフトするのに使用するクロック信
号を発生し、これらのクロックをデータバス４７を介し
て各シフトレジスタラッチへ送る。

第４図は本発明の一実施例において各シフトレジスタラ
ッチ３７の論理図であり、バス４７を介したクロック信
号だけでなく入力線４３及びデータバス３９からの入力
データを受信してこれらの信号をインバータ５３に加え
る入力組合せ論理４７を有している。組合せ論理５１を
介してデータのクロックインに使用するクロックの後で
生じるクロックは″ＡＮＤ″ｒ−ト５５によりインバー
タ５３の出力をｒ−）Ｌ、てそこからの出力論理をラッ
チ回路５７へ通す。組合せ論理５１は論理信号を結合可
能としてシフトレジスタラッチに加えるだけでなく、イ
ンバータ５３及びＮデート５５と共にシフトレジスタラ
ッチ５７から線４Ｔ上のクロック及びデータ線５９上の
データを分離する。

ラッチ回路はインバータ５９及び６１の直列組合せによ
り構成されておりそれには滞電ループ形状のリフレッシ
ュ回路が設けられていてインバータ６１の出力を″ＡＮ
Ｄ″デート６３を介してインバータ５９０入力へ接続し
、ＡＮＤ″ｒ−）５９０入力に記憶されたデータを周期
的にリフレッシュする。この実施例において周期速度は
各クロツク１信号の発生頻度である。インバータの出力
はデータ線４９Ｂ及び監視線４９Ａへ出され名。バッフ
ァ回路がバッファ６５を介してさらに出力をバッファし
ラッチ５７からデータ線３１を分離する。

次に、第５図は同じく本発明の実施例において、各シフ
トレゾスクラッチ３７の略図を示し、ここで組合せ論理
５１は電界効果型トランジスタ６７゜６９及び７３から
なり、そのドレーンはノード７３において互いに接続さ
れている。ソースはそれぞれ入力端子４３Ａ、４３Ｂ及
び４３０である。

第５図の実施例において、電界効果型トランジスタ装置
６９及び７１のｒ−）はクロック１として示すりｐツク
によりクロックされ、電界効果型トランジスタ６１のダ
ートは端子４７Ａを介して電界効果型トランジスタ６７
に加えられるクロック２によりクロックされる。第１の
インバータ５３はエンハンスメントロードと定義され、
ラッ゛チ５７をロードするクロックによりクロックされ
る。

インバータ５３は２個の電界効果型トランシスタフ５及
び７７を含み、電界効果型トランジスタ７５は第４図の
”ＡＮＤ″ｒ−）５５をクロックするのと同じクロック
によりクロックされる。第５図のＡＮＤ″ｒ−）５５は
電界効果型トランジスタ９として示され、トランジスタ
ＴＴのドレーンをインバータ５９の一部である電界効果
型トランジスタ８５のｒ−）に、接続する。イン・ぐ−
夕５９はまた実施例のインバータ５３及び’　ＡＮＤ″
デート５５をクロックするのと同じクロックによりクロ
ックされる。しかしながらクロック信号、クロック６が
Ｈであると、デゾレッションロードとして定義されるイ
ンバータ５９は非常にアクティブとなり、Ｌであるとそ
のインピーダンスが非常に高い状態となってインバータ
段を流れる電流は非常に低くなり従ってインバータの消
費電力も低くなる。これはエンハンスメントトランジス
タ８５を使用して行われ、入力はそのｒ−）を介してＡ
ＮＤ　ｒ−）　５５すなわち電界効果型トランジスタ１
９から加えられる。インバータは直列結合されたデプレ
ッショントランジスタ８１を含み、そのソースは、図示
しないソースからのバイアス電圧であるＶｃｃに接続さ
れ、ドレーンはやはりデプレッショントランジスタであ
る第２の電界効果型トランジスタ８３のソースに接続さ
れている。前記したようにトランジスタ８３のダートは
クロック３に接続されている。トランジスタ８３のドレ
ーンは電界効果型トランジスタ８５のソースに接続され
ており、そのドレーンは接地符号で示すように基準電位
に接続されている。

もちろんラッチからの第１の出力はデプレッショントラ
ンジスタ８１のｒ−）に接続された導体４９Ａから与え
られる。さらに導体４９Ａを監視してそこから電界効果
型トランジスタ８５のダートに記憶されているものの状
態すなわち論理状態を決定することができる。

インバータ６１はデプレッション電界効果型トランジス
タ８７の直列結合を含み、そのソー　Ｘ　ハＶＣ＋Ｏに
接続され、そのドレーンは電界効果型トランジスタ８９
のソースに接続されている。電界効果型トランジスタ８
７のｒ−）はそのドレーンに接続されており、また前記
したように全体回路がインバータ５９と同様に低電力動
作を行うように構成されている。デプレッション電界効
果型トランジスタ８９のドレーンはエンハンスメント電
界効果型トランジスタ９１のソースに接続されそのドレ
ーンは基準電位に接続されている。電界効果型トランジ
スタ９１のソースから導体４９Ｂを介して出力が出され
、それはまたランチ５Ｔの状態を監視するのに使用でき
る。帰還回路すなわち導体４９Ｂは鴫界効果型トランシ
スタロ３によりトランジスタ８５のｒ−）に接続されて
いる。出力バッファ回路８５は２個の並列電界効果型ト
ランジスタ９３及び９５の直列結合を含み、それは実施
例′ではクロック１によりクロックされ、そのソースは
データバスに接続され、特に導体３１Ａ及び３１Ｂに接
続され、そのドレーンは一緒に接続され、且つ電界効果
型トランジスタ９７のソースに接続され、そのドレーン
は基憩電位に接続されている。

テストモーげにおいてチェックパターンが導体４３Ａに
ｔｔｏえられクロック２の発生時にインバータ５３にロ
ードされる。クロック３においてデータはイン７々−夕
５３及び″ＡＮＤ″デート５５により第１のインバータ
５９へ転送される。次のクロック１において導体４３Ａ
を介してロードされたデータパターンが適切な論理状態
であることを観察して保証するために、データが導体４
９Ａ上で得られる。シフトレジスタランチ３Ｔはテスト
状態の元で動作状態と同様に作動するが、クロック１で
はなくクロック２を使用して組合せ論理５１を始動させ
シフトレジスタラッチにデータをロードすることができ
る。導体３１Ａ及び３１Ｂだけでなく導体４９Ａ、４９
Ｂ上にデータが得られるコトニより、シフトレジスタラ
ッチの各段のチェックが容易になる。

出力インバータ６１は入力インバータ５９と同様に本質
的にブツシュゾル型回路として作動し、従って本装置は
非常に高速でスイッチング速度も速い。これらの装置は
非常に高速でしかも長ロードを有する点で独特である。

デート領域の長さに対する幅としてＭＯＳ　）ランゾス
タの長ロード（Ｌｏｎｇ　１ｏａａ　）が定義されてい
る。比率が高い程装置は大きいローＰを駆動することが
できる。この術語については第７図に関してより詳細に
検討及び定義する。

第６図はクロック図の例であり、クロック１は波型５８
で表わしパルス５２で示され、クロックサイクル内で生
じる他のどのクロックよりも早期に生じる。クロック２
は波形６０で表わされ７マルス５２０発生後に生じるパ
ルス５４を有して（・る。

波形６２はクロック３を表わし夫々クロック１及びクロ
ック２パルス５２もしくは５４の経過後にパルス５６が
生じる。クロック２は走査モードで使用して電界効果型
１トランジスタ８５内に記憶されたデータの状態を導体
４９Ａに出す。もちろんり日ツク１及び２はクロック３
の前に生じてインバータ５３の’７”−）領域内にデー
タが存在して記憶されラッチ５Ｔに加えて、クロック１
の発生時にラッチ５７がｒ−）５５を通過したデータを
電界効果型トランジスタ８５のｒ−）に記憶させその補
数を電界効果型トランジスタ９１のデートに記憶させる
ようにする。電界効果型トランジスタ９１は電界効果型
トランジスタ８５の出力の補数を導体４８Ｂ上に出し、
もちろんそれは’　ＡＮＤ”ｒ−）５５もしくはＡＮＤ
デート６３を含む帰還回路を介してそこに加えられる信
号と同じである。

次に第７図に前回のトランジスタを満足させるの罠使用
できる電界効果型トランジスタの等角図を示す。各トラ
ンジスタは基板６４と、半導体材料６５であるドレーン
と、ドレーンと同じ材料で符号６８に示すソースと、基
板６４と同じ半導体材料であるｐｆ　−）　７４を有し
、ｒ−トだけでな（ソース６８とドレーン６５と酸化物
層７０に接続された金属材料Ｔ２の一部を被覆する酸化
物層７０を含んでいる。ｒ−）領域は電界効果型トラン
ジスタの各ｒ−）を付随する容量の電荷を分離すること
によりデータを記憶する。ｒ−トの容量Ｃは自由空間の
透磁率Σ０に等しく、それは酸化物層γ０とＴ。Ｘの相
対透磁率Σ工の定数倍であり、それは寸法線７８で表わ
されるｒ−）酸化物層に等しい。前記したように長ロー
Ｐ及び短日−ド型トランジスタはｒ−）長に対するｒ−
）幅で定義される。寸法線７６は長さを表わし寸法線７
８は幅を表わす。もちろん第７図の実施例においても長
さと幅の比は大きな数字となる。第１図に第５図の参照
番号に従った電界効果型トランジスタの比と、第５図の
実施例で゛使用する比を示す。装置７５等の比は４／４
等の分数で与えられる。数字１で示す比は多くの情報を
運ばない。４／４は幅が長さに等しく各々が４　ａｍ長
であることを示す。

第８図は第６図に示す装置の別の実施例であり、ここで
は実際のシフトレジスタラッチは導体４９Ｂを第２段シ
フトレジスタラッチ３８の入力に通し、また導体４３Ｂ
を第２段シフトレジスタラッチ３８に通すことにより一
行されている。

以上、本発明の着想を具現した特定の実施例についての
み説明してきたが、当該技術分野の技術に習熟した人で
あれば、本発明の範囲内で、シフトレジスタに他の特徴
を含めたり、前記したものと置換できることをお判り願
いたい。

第　１　表 装置参照番号　幅／長さ比 ６５　５１５　ｏｒ　１．６６ ６７　５／３　１．６６ ６９　１０／Ｉ　５．５５ ７１　１０／１　６．５６ ７５　４／４　１゜ ７７　２．０／Ｉ　６．６７ ７９　７／ｌ　−− ８１４／４　１゜ ８３　４／４　１゜ ８５　２０／１　６．６７ ８７　４／２０　０．２５ ８９　４／４　１．０ ９１　１０／３　５．３５ ９３　２０／３　６．６７ ９５　３．０／３　１．０゜ ９７　８０／３　２．６７

【図面の簡単な説明】

第１図は従来技術におけるシフトレジスタラッチの構成
を示す論理図、第２図は第１図の従来技術のシフトレジ
スクラッチのタイミング図、第６図は本発明の一実施例
の構成を示し、特に互いに接続されて複合論理演算を行
う組合せ論理回路を提供する複数個のシフトレジスタの
ブロック図、第４図は本発明に従ったシフトレジスタラ
ッチの略図、第５図は本発明に従ったシフトレジスタラ
ッチの回路図、第６図は第６図、第４図及び第５図のシ
フトレジスクラッチを作動させるのに使用するクロック
信号のタイミング図、第７図は本発明に従った各トラン
ジスタの等胸回、第８図は本発明の別の実施例である。 符号の説明 １．１１．３６〜４０・・・シフトレジスクラッチ３．
１３．５１・・・組合せ論理 ５．１５・・・主ラツチ Ｔ、１７・・・従ラツチ ３３・・・入力接続論理 ３５・・・出力接続論理 ４５・・・クロック発生器 ５３．５９，６１・・・インバータ ５５−ＡＮＤｒ−） ８５．９１・・・電界効果型トランジスタ６４・・・基
板 ６５・・・ドレーン ６８・・・ソース ７吋・・酸化物層 Ｔ２・・・金属材料 ７４・・・ｒ−ト 代理人　浅　村　皓 図面の浄書（内容に変更なし） Ｆｉｇ、　２ Ｆｔ’ｇ、６ Ｆｉ夕、７ Ｆｔ’１．８ 手続補正書（方式） 昭和に年３　月辺　日 特許庁長官殿 １、事件の表示 昭和９９年特許願第ユニ３ｏｏ６＜ｔ　％３、補正をす
る者へ 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付 昭和６０年ユ月−Ｌ６日 ６、補正により増加する発明の数

Claims (9)

【特許請求の範囲】
1. （１）　複数個のシフトレジスタラッチを含み、データ
   について論理演算を行う論理回路において：前記の各シ
   フトレジスタラッチは、 データを記憶するラッチ装置と、 第１状態にある時にはラッチ装置を接続論理回路のデー
   タ及びクロック信号から分離し、第２状態においてデー
   タをラッチ装置に導入する分離装置と、 分離装置及びラッチ装置により消費される電力を低減す
   る電力低減装置、 を含むことを特徴とする前記論理回路。
2. （２）　特許請求の範囲第（１）項記載の論理回路にお
   いて：前記ラッチ装置は、 インバータとして構成され第１の電界効果型トランジス
   、り回路装置に加えられてその中に記憶された信号の補
   数信号をその出力端子に出す第１の′電界効果型トラン
   ジスタ回路装置と、インバータとして構成されその入力
   端子は第１の電界効果型トランジスタ回路装置の出力端
   子に接続され、第１の電界効果型トランジスタ回路装置
   の出力信号の補数信号をその出力端子に出す第２の電界
   効果型トランジスタ回路装置と、第２の電界効果型トラ
   ンジスタ回路装置の出力を第１の電界効果型トランジス
   タ回路装置の入力へ選択的に接続する可制御帰還回路装
   置、を含むものであることを特徴とする論理装置。
3. （３）特許請求の範囲第（２）項記載の論理回路におい
   て：前記第１及び第２の電界効果型トランジスタ回路装
   置は夫々、 入力’／”−）、バイアス受信ソース及び基準電位へ接
   続するドレーンを有するエンファンスメントトランジス
   タと、 第１の始動信号を受信するｒ−）、エンファンスメント
   トランジスタのソースに接続されたＰレーン及びバイア
   ス信号受信ソースを有する第１のデプレッショントラン
   ジスタと、 第２の始動信号を受信するデート、第１のデプレッショ
   ントランジスタのソースに接続されたドレーン及びバイ
   アス信号受信ソースを有する第２のデプレッショントラ
   ンジスタ、 を具備するものであることを特徴とする論理回路。
4. （４）特許請求の範囲第（１）項記載の論理回路におい
   てさらに、 複数個のシフトレジスクラッチ装置の各シフトラッチを
   流れるデータ流をチェックする回路チェック装置を具備
   する論理回路。
5. （５）特許請求の範囲第（１）項記載の論理回路におい
   て、さらにラッチ装置の出力をバッファする出力バッフ
   ァ装置を具備する論理回路。
6. （６）　複数個のシフトレジスタラッチによりデータに
   論理演算を行う方法において： ラッチ装置にデータを記憶し、 分離装置が第１の状態にある時に分離装置によりラッチ
   装置を接続モジュール回路内のデータ及びクロック信号
   から分離し、 分離装置が第２の状態にある時にラッチ装置へデータを
   通し、 分離装置及びラッチ装置の消費電力を低減する、各段階
   からなるデータに論理演算を行う方法。
7. （７）特許請求の方法箱（６）項記載の方法において二
   ランチ装置にデータを記憶する段階は、インバ−タ構成
   とされた第１の電界効果型トランジスタ回路装置の出力
   に、第１の電界効果型トランジスタ回路装置の入力に加
   えられその中に記憶された信号の相補信号を与え、 インバータ構成とされ且つその入力が第１の電界効果型
   トランジスタ回路装置の出力に接続された第２の電界効
   果型トランジスタ回路装置の出力に、第１の電界効果型
   トランジスタ回路装置の出力信号の相補信号を与え、 第２の電界効果型トランジスタ回路装置の出力を第１の
   電界効果型トランジスタ回路装置の入力に選択的に接続
   する、 各段階からなるデータに論理演算を行う方法。
8. （８）特許請求の範囲第（６）項記載の方法において：
   さらに 複数個のシフトレジスクラッチ装置の各シフトレゾスク
   ラッチ装置を通るデータ流をチェックする段階を有する
   データに論理演算を行う方法。
9. （９）特許請求の範囲第（６）項記載の方法において、
   さらにラッチ装置の出力をバッファする段階を有するデ
   ータに論理演算を行う方法。