CN100501875C - 位移缓存器电路 - Google Patents
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Abstract
本发明公开了一种高可靠度的位移缓存器电路，其中每一阶主电路由第一～第四晶体管(M1～M4)组成，且这些晶体管在一个画面框的时间内仅1～2个脉冲波的时间是导通的，及利用第五及第七晶体管(M5，M7)所组合的反向器电路持续提供一高准位的供应电压，用以控制第八及第九晶体管(M8，M9)的导通以持续提供一低准位的供应电压给第一节点及输出端，藉此避免第一节点及输出端处于浮接状态，另外，利用第六晶体管(M6)提供一充电回路，用以提高第五晶体管(M5)的寿命，通过该电路可避免非晶硅薄膜晶体管因持续偏压而影响位移缓存器电路的动作。
Description
技术领域
本发明涉及一种位移缓存器电路，特别涉及一种非晶硅薄膜晶体管制程的技术，使位移缓存器电路不因非晶硅薄膜晶体管受外加偏压的影响而造成电路无法动作。
背景技术
SOG(system on glass)技术，可用非晶硅(amorphous silicon；a-Si)制程与低温多晶硅(Low Temperature poly-silicon；LTPS)制程来实现，LTPS TFT与a-Si TFT的最大区别在于其电性与制程繁简的差异。LTPS TFT拥有较高的载子移动率，然而其制程却较复杂；而a-Si TFT则反之，虽然a-Si的载子移动率不如LTPS，但由于其制程较简单且成熟，因此在成本上具有不错的竞争优势。
这样，由于制程能力的限制，导致所制造出来的TFT元件的临界电压(Threshold Voltage；Vth)值会随着外加偏压(stress)的影响而逐渐上升，这是a-Si TFT无法实现SOG的重要原因，所以克服制程因素所造成的临界电压(Vth)不稳定是现阶段以a-Si TFT制程实现SOG最迫切需要解决的问题。
现有技术如美国专利US5,222,082，其名称为“Shift RegisterUseful as a Select Line Scanner for Liquid Crystal Display”(1993年6月22日)。请同时参阅图1、2所示，分别是其位移缓存器的电路示意图与时序图。该电路由6个TFT组成(如图1所示)，其中TFTT5用以提供一高准位的逻辑电压到输出端Vout，TFT T6则用以提供一低准位的逻辑电压到输出端Vout。其作动方式为当前一阶的输出电压g(i-1)为高逻辑电压准位时，TFT T1及T4被导通，此时节点P1的电压准位将因TFT T1的导通而被拉升至高准位的供给电压VDD，当节点P1的电压准位大于TFT T5的临界电压(Vth)时，TFT T5被导通，此时时脉信号C1为低逻辑电压准位，因此输出电压Vout将经由TFT T5所形成的放电回路被拉至低逻辑电压准位。在TFT T4被导通的同时，由于前一阶的输出电压g(i-1)与时脉信号C3为同相位，因此TFT T3也处于导通状态，此时为了使时脉信号C1能顺利对输出端Vout放电，TFT T4的元件尺寸必须比TFTT3大10倍以上，用以降低节点P2的电压准位，避免TFT T2及TFT T6导通造成电路的误动作。
当时脉信号C1的信号由低逻辑电压准位上升至高逻辑电压准位时，节点P1的电压准位将受TFT T5的寄生电容Cgs影响而由供给电压VDD上升至更高的准位，此即为自举升压(bootstrap)效应，此效应可以使此时为高逻辑电压准位的时脉信号C1的信号更容易输出，以减低TFT T5的临界电压值所造成的跨压。
当时脉信号C1的信号由高逻辑电压准位再次回到低逻辑电压准位时，节点P1仍维持高逻辑电压准位，因此输出电压Vout的准位将因TFT T5的导通而再次被拉回到低逻辑电压准位。
当时脉信号C3的电压准位再次回到高逻辑电压准位时，前一阶的输出电压g(i-1)为低逻辑电压准位，因此TFT T4将处于截止状态，而节点P2将因TFT T3的导通而被拉升至高准位的供给电压VDD，由于节点P2的高电压准位VDD将导通TFT T2及TFT T6，所以节点P1点及输出电压Vout的准位将被拉低至低准位的供给电压VSS，直到下一个画面框(frame)来临时，前一级的输出电压g(i-1)再次被拉升至高逻辑电压准位，节点P1及输出端Vout的电位才会因为TFT T1及T5的导通重新被拉升至供给电压VDD及高逻辑电压准位。
美国专利US 5,222,082的缺陷在于，整体位移缓存器电路需外加三个时脉信号才可完成电路的动作；且电路中节点P1及P2点将在短暂时间处于浮接状态，这将造成节点P1及P2受时脉信号或其它噪声的影响而造成电路的误动作。另外，TFT T2、T3及T6的临界电压(Vth)值将因持续外加偏压而上升，最后将导致电路无法动作。
另外，如美国专利US3,937,984，其名称为“Shift Registers”(1976年2月10日)请同时参阅图3、4所示，分别是位移缓存器的电路示意图与时序图。其电路由三个TFT及一个电容C所组成，其中TFT T2用以提供一高准位的逻辑电压到输出端Vout，TFT T3则用以提供一低准位的逻辑电压到输出端Vout。当时脉信号C1与前一级的输出电压g(i-1)同时为高逻辑电压准位时，TFT T1被导通，此时节点P1将经由TFT T1所形成的充电回路被拉升至高逻辑电压准位，当节点P1的电压准位大于TFT T2的临界电压(Vth)时，TFT T2被导通，此时时脉信号C2为低逻辑电压准位，因此输出电压Vout将经由TFT T2所形成的放电回路被拉至低逻辑电压准位。
当时脉信号C2由低逻辑电压准位上升至高逻辑电压准位时，节点P1的电压准位将受TFT T2的寄生电容Cgs的影响而上升至更高的准位，产生自举升压效应，此效应使此时为高逻辑电压准位的时脉信号C2的信号更容易输出，以减低TFT T2的临界电压值所造成的跨压。当时脉信号C2由高逻辑电压准位再次回到低逻辑电压准位时，时脉信号C1为高逻辑电压准位，因此P1点将经由TFT T1所形成的放电回路被拉低至低逻辑电压准位，以使TFT T2处于截止状态，此时控制电压Vc1将持续提供高逻辑电压准位到TFT T3的栅极，使输出电压Vout维持在低准位的供给电压VSS，直到下一个画面框来临时，前一级的输出电压g(i-1)再次被拉升至高逻辑电压准位时，节点P1及输出端Vout的电位才会因为TFT T1及TFT T2的导通重新被拉升至高逻辑电压准位。
然而，美国专利US 3,937,984的位移缓存器电路中，P1点将在短暂时间处于浮接状态，这将造成节点P1受时脉信号C2的信号或其它噪声的影响而造成TFT T2导通的误动作；并且，TFT T1及T3的临界电压(Vth)值将因持续外加偏压而上升，最后将导致电路无法动作。
发明内容
于是本发明的主要目的在于避免非晶硅薄膜晶体管(a-Si TFT)因持续偏压而影响位移缓存器电路的动作。
本发明的另一目的在利用非晶硅薄膜晶体管提供一持续放电路径，避免节点与输出端产生短暂浮接现象。
本发明的位移缓存器位移缓存器的多个阶(第一阶～第n阶)中的各阶依序串接在一起并将输出信号送至面板的栅极控制线；该位移缓存器的第一阶接收输入信号，其余各阶的输入信号由前一阶的输出信号所送入，且所述位移缓存器电路由两个信号相反的第一时脉信号与第二时脉信号所控制；本发明的特征在于，多个阶中的奇数阶的每一个的内部电路包括：一第一晶体管，其栅极接入前一阶的输出信号，漏极连接至高准位的供应电压；一第二晶体管，其栅极接入一后续任一阶的输出信号，源极连接至低准位的供应电压，漏极与第一晶体管的源极连接形成一第一节点；一第三晶体管，其栅极与第一节点连接，漏极连接第一时脉信号；一第四晶体管，其栅极接入后续任一阶的输出信号，源极连接至低准位的供应电压，漏极与第三晶体管的源极形成本阶的输出端；一第五晶体管，其栅极与漏极连接至高准位的供应电压；一第六晶体管，其栅极接入后续任一阶的输出信号，漏极连接至高准位的供应电压，源极与第五晶体管的源极连接形成一第二节点；一第七晶体管，其栅极与第一节点连接，源极连接至低准位的供应电压，漏极与第五晶体管的源极连接，即第五晶体管与第七晶体管形成一反向器；一第八晶体管，其栅极与第二节点连接，源极连接至低准位的供应电压，漏极与第一节点连接；一第九晶体管，其栅极与第二节点连接，源极连接至低准位的供应电压，漏极与本阶的输出端连接，所述多个阶中的偶数阶的每一个的内部电路具有与奇数阶的每一个的内部电路相同的结构，区别在于，所述偶数阶的内部电路中第三晶体管的漏极连接所述第二时脉信号。
这样，即便晶体管持续受偏压影响而使临界电压持续上升，其最后仍呈现稳定状态的饱和电流提供适量的补充，避免节点及输出端受时脉信号或其它噪声影响而使电路出现误动作。
附图说明
图1是美国专利US 5,222,082的电路示意图。
图2是图1的时序图。
图3是美国专利US 3,937,984的电路示意图。
图4是图3的时序图。
图5是本发明的位移缓存器的方块图。
图6是本发明的第一实施例的电路示意图。
图7是本发明的位移缓存器的时序图。
图8是本发明的第二实施例的电路示意图。
图9是本发明的第三实施例的电路示意图。
图10是本发明的另一位移缓存器的方块图。
图11是本发明的第四实施例的电路示意图。
图12是本发明的第五实施例的电路示意图。
图13是本发明的位移缓存器的另一时序图。
图14是本发明的第六实施例的电路示意图。
图15是本发明的第七实施例的电路示意图。
图16是本发明的第八实施例的电路示意图。
图17是本发明的第九实施例的电路示意图。
具体实施方式
有关本发明的详细内容及技术说明，现结合附图说明如下：
第一实施例：
请参阅图5、6所示，是本发明的位移缓存器的方块图及第一实施例的电路示意图。如图所示，该位移缓存器的多个阶(第一阶～第n阶)中的各阶依序串接在一起并将输出信号Vout(1)～Vout(n)送至面板的栅极控制线；起始动作是将串接的一输入信号SIN(serial in)输入至第一阶(Stagel)，其余各阶的输入信号由前一阶的输出信号Vout(1)～Vout(n-1)所送入，且此位移缓存器电路由两个信号相反的时脉信号C1、C2所控制，其中奇数阶受时脉信号C1控制，偶数阶受时脉信号C2控制。
其奇数阶的内部电路包括：一第一晶体管M1，其栅极接入前一阶的输出信号Vout(i-1)，漏极连接至高准位的供应电压Vdd；一第二晶体管M2，其栅极接入一次一阶的输出信号Vout(i+1)，源极连接至低准位的供应电压Vss，漏极与第一晶体管M1的源极连接形成一第一节点P1；一第三晶体管M3，其栅极与第一节点P1连接，漏极连接第一时脉信号C1；一第四晶体管M4，其栅极接入次一阶的输出信号Vout(i+1)，源极连接至低准位的供应电压Vss，漏极与第三晶体管M3的源极形成本阶的输出端Vout(i)。
一第五晶体管M5，其栅极与漏极连接至高准位的供应电压Vdd；一第六晶体管M6，其栅极接入包括该次一阶的输出信号Vout(i+1)，漏极连接至高准位的供应电压Vdd，源极与第五晶体管M5的源极连接形成一第二节点P2；一第七晶体管M7，其栅极与第一节点P1连接，源极连接至低准位的供应电压Vss，漏极与第五晶体管M5的源极连接，即第五晶体管M5与第七晶体管M7形成一反向器，此时因为第七晶体管M7的电阻必须小于第五晶体管M5，所以第七晶体管M7的尺寸比第五晶体管M5大。
一第八晶体管M8，其栅极与第二节点P2连接，源极连接至低准位的供应电压Vss，漏极与第一节点P1连接；一第九晶体管M9，其栅极与第二节点P2连接，源极连接至低准位的供应电压Vss，漏极与本阶的输出端Vout(i)连接。
然而，当上述的电路为偶数阶的内部电路时，该第三晶体管M3的漏极连接第二时脉信号C2。
其中，前述的晶体管是非晶硅薄膜晶体管(a-Si TFT)，或为拥有较高的载子移动率的低温多晶硅薄膜晶体管(LTPS TFT)。
其电路动作原理说明如下：
1、本发明的第三晶体管M3用以提供一高准位的逻辑电压到输出端Vout(i)，而第四晶体管M4则用以提供一低准位的逻辑电压到输出端Vout(i)。当前一级的输出电压Vout(i-1)为高逻辑电压准位时，第一晶体管M1被导通，此时高准位的供给电压Vdd将经由第一晶体管M1对第一节点P1充电，当第一节点P1的电压准位大于第三晶体管M3的临界电压时，第三晶体管M3被导通，此时第一时脉信号C1为低逻辑电压准位，因此输出电压Vout(i)将经由第三晶体管M3所形成的放电回路被拉至低逻辑电压准位。
2、当第一时脉信号C1由低逻辑电压准位上升至高逻辑电压准位时，第一节点P1的电压准位将受第三晶体管M3本身的寄生电容Cgs影响而由Vdd上升至更高的准位，此即为自举升压效应，此效应可使此时为高电压准位的第一时脉信号C1更容易输出，可减低第三晶体管M3的临界电压值所造成的跨压。
3、当第一时脉信号C1由高逻辑电压准位再次回到低逻辑电压准位时，第二晶体管M2及第四晶体管M4将受到次一阶输出电压Vout(i+1)的高逻辑电压准位的控制而导通，所以第一节点P1及输出端Vout(i)的电位将分别由第二晶体管M2及第四晶体管M4所形成的放电回路被拉至低准位的供给电压Vss，直到下一个画面框来临时，第一节点P1及输出端Vout(i)的电位才会因为第一晶体管M1及第三晶体管M3的导通而重新被拉升至Vdd及高逻辑电压准位，以上所述的动作时序图请参阅图7所示。
主电路是由晶体管M1～M4所组成，由于这4颗TFT在一个画面框的时间内仅1～2个脉冲的时间是导通的，因此几乎不受外加偏压的影响而造成晶体管临界电压的不稳定。
4、因为第一节点P1及输出端Vout(i)的电位由高逻辑电压准位放电至低逻辑电压准位，是由于次一阶输出电压Vout(i+1)的高逻辑电压准位控制第二晶体管M2及第四晶体管M4的导通而完成的，但是在一个画面框时间内Vout(i+1)仅1个脉冲的时间是高逻辑电压准位，因此第一节点P1及输出端Vout(i)的大部分时间是处于浮接状态，而此情况会造成第一节点P1及输出端Vout(i)易受时脉信号或其它噪声影响而使电路出现误动作。
所以本发明利用受第一节点P1控制的第五晶体管M5与第七晶体管M7形成一反向器电路持续提供一高准位的供给电压Vdd，用以控制第八晶体管M8及第九晶体管M9的导通，藉此持续提供一低准位的供给电压Vss给第一节点P1及输出端Vout(i)，避免第一节点P1及输出端Vout(i)处于浮接状态。另加入一第六晶体管M6以提供一充电回路，用以提高第五晶体管M5的寿命，避免第五晶体管M5受偏压后无法持续提供高准位的供给电压Vdd给第八晶体管M8及第九晶体管M9，造成第一节点P1及输出端Vout(i)处于浮接状态，而该第六晶体管M6的控制信号受次一阶输出电压Vout(i+1)所控制，因此第六晶体管M6无外加偏压的疑虑。
5、另外，该第八晶体管M8及第九晶体管M9作为一补充的功能，避免第一节点P1及输出端Vout(i)处于浮接状态，因此即便第八晶体管M8及第九晶体管M9持续受外加偏压影响而使临界电压持续上升，其最后呈现稳定状态的饱和电流仍能提供适量的补充，避免第一节点P1及输出端Vout(i)受时脉信号或其它噪声影响而使电路出现误动作。
综合前述，本发明除了第八晶体管M8及第九晶体管M9的特殊功能之外，其余的晶体管(a-Si TFT)不受外加偏压的影响。所以本发明可克服a-Si TFT因制程因素所造成的临界电压不稳定(的现象，达到以a-Si TFT来实现SOG的目的。
第二实施例：
请参阅图8所示，是本发明的第二实施例的电路示意图。如图所示，相较于第一实施例，其不同点在于接入该第二晶体管M2的输出信号包括次二阶的后续阶的输出信号(本实施例为接入次二阶的输出信号Vout(i+2))。
接入包括次二阶的后续阶的输出信号所控制的第二晶体管M2处于补充的功能，使第一节点P1因第二晶体管M2的导通而增加一放电回路，并可藉此提高第八晶体管M8的寿命。
其时序如图7所示，当第一时脉信号C1由高逻辑电压准位再次回到低逻辑电压准位时，第四晶体管M4及第六晶体管M6将受到次一阶输出电压Vout(i+1)的高逻辑电压准位的控制而导通，由于第二节点P2的电位被拉升至Vdd而促使第八晶体管M8及第九晶体管M9同时导通，所以第一节点P1的电位将因第八晶体管M8所形成的放电回路被拉至低准位的供给电压Vss(当然如第一实施例所述，该第八晶体管M8也兼具补充的功能)，而输出端Vout(i)的电位则由第四晶体管M4所形成的放电回路被拉至低准位的供给电压Vss。直到下一个画面框来临时，第一节点P1及输出端Vout(i)的电位才会因为第一晶体管M1及第三晶体管M3的导通重新被拉升至Vdd及高逻辑电压准位。
第三实施例：
请参阅图9所示，是本发明的第三实施例的电路示意图。如图所示，相较于第一实施例，其不同点在于接入该第四晶体管M4及第六晶体管M6的输出信号包括次二阶的后续阶的输出信号(本实施例为接入次二阶的输出信号Vout(i+2))。
该接入次二阶的后续阶的输出信号所控制的第四晶体管M4及第六晶体管M6除具备补充的功能之外，还可降低第九晶体管M9及第五晶体管M5受外加偏压影响的程度，用以延长电路寿命。
其时序如图7所示，当C1信号由高逻辑电压准位再次回到低逻辑电压准位时，第二晶体管M2将受到次一阶输出电压Vout(i+1)的高逻辑电压准位的控制而导通，所以第一节点P1的电位将由第二晶体管M2所形成的放电回路被拉至低准位的供给电压Vss。因此第三晶体管M3将处于截止状态，而输出电压Vout(i)的电位则利用第九晶体管M9的导通来将其拉至低准位的供给电压Vss，(当然如第一实施例所述，该第九晶体管M9也兼具补充的功能)。直到下一个画面框来临时，第一节点P1及输出端Vout(i)的电位才会因为第一晶体管M1及第三晶体管M3的导通重新被拉升至Vdd及高逻辑电压准位。
第四实施例：
请参阅图10、11所示，是本发明的另一位移缓存器的方块图及第四实施例的电路示意图。如图所示，本实施例相较于第一实施例，其不同点在于位移缓存器奇数阶的输出端Vout(i)增加一第十晶体管M10，该第十晶体管M10的栅极连接于第二时脉信号C2，源极连接至低准位的供应电压Vss，漏极与本阶的输出端Vout(i)连接。
而偶数阶的第三晶体管M3的漏极连接第二时脉信号C2，第十晶体管M10的其栅极连接第一时脉信号C1。
其时序如图7所示，此一增加的第十晶体管M10用以辅助第九晶体管M9，以提高补充的能力，因为此第十晶体管由第二时脉信号C2所控制，除了可以提高补充的能力之外还可增加电路的寿命，所以第九晶体管M9及第十晶体管M10在此电路具有相辅相成的功效，该第九晶体管M9持续导通可避免输出端Vout(i)出现短暂的浮接现象。
第五实施例：
请参阅图12所示，是本发明的第五实施例的电路示意图。如图所示，本实施例相较于第四实施例，其不同点在于将电路中的时脉信号C1及C2以时脉信号C1′及C2′来取代，此电路的时序图如图13所示，其中时脉信号C1′及C2′的高逻辑电压VH与高准位的供给电压Vdd为等电位，而时脉信号C1′及C2′的低逻辑电压VL则较低准位的供给电压Vss稍低。
由于a-Si TFT的临界电压值具备回复的特性，也就是正偏压将造成a-Si TFT的临界电压值上升，而负偏压将使a-Si TFT的临界电压值降低，因此第二时脉信号C2′的低逻辑电压VL较低准位的供给电压Vss稍低，将使第十晶体管M10在截止状态下处于负偏压，用以回复第十晶体管M10的临界电压值，可提高第十晶体管M10的寿命。
第六实施例：
请参阅图10、14所示，是本发明的另一位移缓存器的方块图及第六实施例的电路示意图。如图所示，本实施例相较于第一实施例，其不同点在于增加一第十一晶体管M11，与第五晶体管M5、第六晶体管M6并联相接，且其栅极连接于第二时脉信号C2，用以提供一充电回路，避免第五晶体管M5受外加偏压后无法持续提供高准位的供给电压Vdd给第八晶体管M8及第九晶体管M9，造成第一节点P1及输出端Vout(i)处于浮接状态，其时序如图7所示。即晶体管M5及M11在此电路具有相辅相成的功效，第五晶体管M5持续导通可避免第一节点P1点及输出端Vout(i)出现短暂的浮接现象，M11由C2所控制除了可以提高补充的能力外，还可增加电路的寿命。
而该偶数阶的第三晶体管M3的漏极连接第二时脉信号C2，第十一晶体管M11的栅极连接于第一时脉信号C1。
第七实施例：
请参阅图15所示，是本发明的第七实施例的电路示意图。如图所示，本实施例相较于第六实施例，其不同点在于将电路中的时脉信号C1及C2以时脉信号C1′及C2′来取代，此电路的时序图如图13所示，其中时脉信号C1′及C2′的高逻辑电压VH与高准位的供给电压Vdd为等电位，而时脉信号C1′及C2′的低逻辑电压VL则较低准位的供给电压Vss稍低。
与第五实施例相同，该第二时脉信号C2′的低逻辑电压VL较低准位的供给电压Vss稍低将使第十一晶体管M11于截止状态下处于负偏压，用以回复第十一晶体管M11的临界电压值，可提高第十一晶体管M11的寿命。
第八实施例：
请参阅图10、16所示，是本发明的另一位移缓存器的方块图及第八实施例的电路示意图。如图所示，本实施例相较于第一实施例，其不同点在于第一节点P1处增加一栅极连接于第二时脉信号C2，源极端则接于前一阶的输出信号Vout(i-1)的第十二晶体管M12，与第八晶体管M8并联相接，用以辅助第八晶体管M8提高补充的能力。时序图如图7所示，因为，第八晶体管M8持续导通可避免第一节点P1出现短暂的浮接现象，而第十二晶体管M12由第二时脉信号C2所控制，除了可以提高补充第八晶体管M8的能力之外，还可增加电路的寿命。
而该偶数阶的第三晶体管M3的漏极连接第二时脉信号C2，第十二晶体管M12的栅极连接第一时脉信号C1。
第九实施例：
请参阅图17所示，是本发明的第九实施例的电路示意图。如图所示，本实施例相较于第八实施例，其不同点在于将电路中的时脉信号C1及C2以时脉信号C1′及C2′来取代，此电路的时序图如图13所示，其中时脉信号C1′及C2′的高逻辑电压VH与高准位的供给电压Vdd为等电位，而时脉信号C1′及C2′的低逻辑电压VL则较低准位的供给电压Vss稍低。
与前述第五实施例相同，该第二时脉信号C2′的低逻辑电压VL较低准位的供给电压Vss稍低，将使第十二晶体管M12在截止状态下处于负偏压，用以回复第十二晶体管M12的临界电压值，可提高第十二晶体管M12的寿命。
又每一阶位移缓存器电路进一步加入的第十晶体管M10、第十一晶体管M11与第十二晶体管M12，可两两同时加入，或三者同时加入到该位移缓存器电路内。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则的内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。
Claims (16)
1.一种位移缓存器电路，所述位移缓存器的多个阶中的各阶依序串接在一起并将输出信号送至面板的栅极控制线；
所述位移缓存器的第一阶接收输入信号，其余各阶的输入信号由前一阶的输出信号所送入，且所述位移缓存器电路由两个信号相反的第一时脉信号与第二时脉信号所控制；
其特征在于，所述多个阶中的奇数阶的每一个的内部电路包括：
一第一晶体管，其栅极接入前一阶的输出信号，漏极连接至高准位的供应电压；
一第二晶体管，其栅极接入一后续任一阶的输出信号，源极连接至低准位的供应电压，漏极与所述第一晶体管的源极连接形成一第一节点；
一第三晶体管，其栅极与所述第一节点连接，漏极连接所述第一时脉信号；
一第四晶体管，其栅极接入后续任一阶的输出信号，源极连接至低准位的供应电压，漏极与所述第三晶体管的源极形成本阶的输出端；
一第五晶体管，其栅极与漏极连接至高准位的供应电压；
一第六晶体管，其栅极接入后续任一阶的输出信号，漏极连接至高准位的供应电压，源极与所述第五晶体管的源极连接形成一第二节点；
一第七晶体管，其栅极与所述第一节点连接，源极连接至低准位的供应电压，漏极与所述第五晶体管的源极连接，即所述第五晶体管与所述第七晶体管形成一反向器；
一第八晶体管，其栅极与所述第二节点连接，源极连接至低准位的供应电压，漏极与所述第一节点连接；
一第九晶体管，其栅极与所述第二节点连接，源极连接至低准位的供应电压，漏极与本阶的输出端连接，
所述多个阶中的偶数阶的每一个的内部电路具有与奇数阶的每一个的内部电路相同的结构，区别在于，所述偶数阶的内部电路中第三晶体管的漏极连接所述第二时脉信号。
2.根据权利要求1所述的位移缓存器电路，其特征在于，所述第七晶体管比所述第五晶体管大。
3.根据权利要求1所述的位移缓存器电路，其特征在于，所述晶体管是非晶硅薄膜晶体管。
4.根据权利要求1所述的位移缓存器电路，其特征在于，所述晶体管是低温多晶硅薄膜晶体管。
5.根据权利要求1所述的位移缓存器电路，其特征在于，所述后续任一阶的输出信号是次一阶的输出信号。
6.根据权利要求1所述的位移缓存器电路，其特征在于，接入所述第二晶体管的后续任一阶的输出信号是次二阶的输出信号。
7.根据权利要求1所述的位移缓存器电路，其特征在于，接入所述第四晶体管及所述第六晶体管的后续任一阶的输出信号是次二阶的输出信号。
8.根据权利要求1所述的位移缓存器电路，其特征在于，所述奇数阶的内部电路的输出端进一步包括一第十晶体管，所述第十晶体管的栅极连接于所述第二时脉信号，源极连接至低准位的供应电压，漏极与本阶的输出端连接。
9.根据权利要求8所述的位移缓存器电路，其特征在于，所述偶数阶的内部电路的第十晶体管的栅极连接于所述第一时脉信号。
10.根据权利要求8所述的位移缓存器电路，其特征在于，所述时脉信号的高逻辑电压与高准位的供应电压为等电位，而低逻辑电压则较低准位的供应电压稍低。
11.根据权利要求1所述的位移缓存器电路，其特征在于，所述奇数阶的内部电路还具有一第十一晶体管，与所述第五晶体管、第六晶体管并联，且其栅极连接于所述第二时脉信号。
12.根据权利要求11所述的位移缓存器电路，其特征在于，所述偶数阶的内部电路的第十一晶体管的栅极连接于所述第一时脉信号。
13.根据权利要求11所述的位移缓存器电路，其特征在于，所述时脉信号的高逻辑电压与高准位的供应电压为等电位，而低逻辑电压则较低准位的供应电压稍低。
14.根据权利要求1所述的位移缓存器电路，其特征在于，所述奇数阶的内部电路的所述第一节点处还包括一第十二晶体管，与所述第八晶体管并联相接，且其栅极连接于所述第二时脉信号，源极端则接于前一阶的输出信号。
15.根据权利要求14所述的位移缓存器电路，其特征在于，所述偶数阶的内部电路的第十二晶体管的栅极连接于所述第一时脉信号。
16.根据权利要求15所述的位移缓存器电路，其特征在于，所述时脉信号的高逻辑电压与高准位的供应电压为等电位，而低逻辑电压则较低准位的供应电压稍低。
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