CN107221283B - 栅极驱动电路 - Google Patents

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Abstract

本申请公开了一种移位寄存器单元电路，包括输入控制模块，被配置为接收并存储输入控制信号；输出驱动模块，耦合在第一时钟信号输入端和单元电路输出端之间，被配置为在所述输入控制模块的控制下将所述第一时钟信号的有效电平传输到所述单元电路输出端；以及其中所述输出驱动模块包括第一晶体管，其第一极耦合到所述第一时钟信号输入端，第二极耦合到所述单元电路输出端，控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第一晶体管的控制极被耦合到其第二极。本申请还公开了包含这种移位寄存器的栅极驱动电路以及相应的显示器和提供栅极驱动信号的方法。

Description

栅极驱动电路
技术领域
本申请属于显示技术领域，尤其涉及一种能够抑制时钟馈通效应的栅极驱动电路和显示设备。
背景技术
薄膜晶体管(thin film transistor,以下简称为TFT)是现代平板显示技术的核心器件。无论是对于主流的TFT液晶显示(TFT-LCD)，或者是正在迅速发展的有源矩阵有机发光显示(AMOLED)显示技术，显示驱动阵列均由TFT像素电路构成。TFT电学性能的优劣直接影响到显示的帧频、分辨率、灰阶、画质等关键指标。近年来，随着半导体材料、半导体制程、自动化设备等技术的迅速发展，TFT技术在迁移率、可靠性、低温大面积制备等方面取得了长足的进步。采用TFT技术在显示面板上做驱动或者传感电路的集成，设计和形成所谓显示面板上集成系统(System on Panel,SoP)，逐渐成为平板显示的主流。在SoP显示面板上，TFT不仅作为开关或者驱动元件构成像素阵列，而且可以形成数字或者模拟电路，实现TFT有源矩阵的驱动，或者显示器内部或者工作环境的传感，或者从外部环境中收集和存储能量等。因此，相比于传统显示面板，SoP面板具有更少的外部连接线，更窄的边框，更简洁、可靠的模组，更高的附加值。
TFT集成的移位寄存器及其栅极驱动电路是SoP面板的核心技术之一，已经开始较广泛地应用到手机显示屏、电视显示等各种显示场合。但是由于TFT存在较大寄生电容、电学特性在长时间工作后漂移等问题，TFT集成的移位寄存器及其栅极驱动电路的可靠性仍然不够理想。由于TFT的栅金属层(G)和源/漏金属层(S/D)之间不可避免地存在着一定的交叠量，那么TFT就存在着沟道电容之外的G-S和G-D寄生电容。因为这些寄生电容，在TFT集成电路内部就存在着较大的电压耦合效应。这会影响电路内部节点的稳定性，可能造成电路的响应速度降低、功耗增加等。尤其对于现在广泛应用着的底栅结构TFT而言，G-S和G-D寄生电容效应更加显著。另一方面，由于TFT特性在长时间工作之后容易发生特性退化，这可能会造成电压耦合效应的进一步恶化。这也是TFT集成电路设计与传统的CMOS集成电容设计存在较大区分之处。因此，如何更好地抑制时钟馈通效应，是TFT集成电路设计中需要重点考虑的问题。
发明内容
针对当前技术中存在时钟馈通问题，本申请提供了一种移位寄存器单元电路，包括：输入控制模块，被配置为接收并存储输入控制信号；输出驱动模块，耦合在第一时钟信号输入端和单元电路输出端之间，被配置为在所述输入控制模块的控制下将所述第一时钟信号的有效电平传输到所述单元电路输出端；以及其中所述输出驱动模块包括第一晶体管，其第一极耦合到所述第一时钟信号输入端，第二极耦合到所述单元电路输出端，控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第一晶体管的控制极被耦合到其第二极。
特别的，所述输出驱动模块还包括第二晶体管，其耦合在所述第一晶体管和所述单元电路输出端之间，其第一极耦合到所述第一晶体管的第二极，其第二极耦合到所述单元电路输出端，其控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第二晶体管的控制极被耦合到其第一极。
特别的，所述输出驱动模块还包括第三晶体管，其耦合在所述第一晶体管和所述单元电路输出端之间，其第一极耦合到所述第一晶体管的第二极，其第二极耦合到所述单元电路输出端，其控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第三晶体管的控制极被耦合到其第二极。
特别的，所述输出驱动模块还包括第四晶体管，其第一极耦合到所述输入控制模块输出端，其第二极耦合到所述第一晶体管的第二极或所述单元电路输出端，其控制极耦合到所述第一时钟信号输入端。
特别的，所述输入控制模块包括第五晶体管和第一电容，所述第五晶体管的第一极耦合到输入控制信号输入端，其第二极耦合到所述第一电容的第一端并作为所述输入控制模块输出端，所述第五晶体管的控制极耦合到其第一极或耦合到第二时钟信号输入端，所述第一电容的第二端耦合到所述单元电路的输出端。
本申请还提供了一种栅极驱动电路包括移位寄存器，所述移位寄存器包括N个级连的单元，N为大于1的正整数，每个级联的移位寄存器单元具有如前述任一权利要求所述的电路结构，其中第N-1级的单元电路输出端耦合到第N级的输入信号控制端，其中第一级移位寄存器单元的输入控制模块被配置为接收预设的输入控制信号。
特别的，移位寄存器单元还包括下拉和维持模块，被配置为当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前对所述单元电路输出端的电压进行下拉和维持。
特别的，每级移位寄存器单元中的所述下拉和维持模块包括第六晶体管，其控制极耦合到所述第五晶体管的第二极，其第二极耦合到第一电源电压，第二电容，其第一端耦合到所述第一时钟信号输入端，其第二端耦合到所述第六晶体管的第一极；第七晶体管，其第一极耦合到所述第五晶体管的第二极，其第二极耦合到第一电源电压，其控制极耦合到所述第二电容的第二端；第八晶体管，其第一极耦合到所述单元电路输出端，其第二极耦合到第一电源电压，其控制极耦合到所述第二电容的第二端；以及第九晶体管，其第一极耦合到所述单元电路输出端，其第二极耦合到第一电源电压，其控制极耦合到第三时钟信号输入端；其中相邻两级移位寄存器单元的同一时钟信号彼此相差至少一个相位。
特别的，每级移位寄存器单元中的第四晶体管的控制极耦合到所述第二电容的第二端。
本申请还提供了一种显示设备包括像素矩阵，与所述像素矩阵耦合的数据驱动电路，以及与所述像素矩阵耦合的如权利要求6-9中任一所述的栅极驱动电路。
本申请还提供了一种产生显示器栅极驱动信号的方法，包括由显示器的栅极驱动电路中移位寄存器的每个单元执行以下操作，其中每个移位寄存器单元包括输入控制模块、输出驱动模块和下拉维持模块：输入控制模块接收并存储输入控制信号；输出驱动模块在所述输入控制模块的控制下将时钟信号的有效电平传输到单元电路输出端，并且在所述时钟信号有效电平输出结束后在接收到下一个有效电平之前，所述输出驱动模块中的至少一个晶体管等效为与所述时钟信号输入端和所述单元电路输出端之间的泄漏电流方向相反连接的二极管；下拉维持模块在所述时钟信号有效电平输出结束后在接收到下一个有效电平之前对所述单元电路输出端电压进行下拉和维持。
以下将参照附图对本申请的示例性实施例的详细描述。
附图说明
参考附图示出并阐明实施例。这些附图用于阐明基本原理，从而仅仅示出了对于理解基本原理必要的方面。这些附图不是按比例的。在附图中，相同的附图标记表示相似的特征。
图1为传统的移位寄存器单元电路的示意图；
图2为根据本申请一个的实施例的移位寄存器单元电路示意图；
图3为图2所示的移位寄存器单元电路的等效电路示意图；
图4为根据本申请一个的实施例的移位寄存器单元电路工作信号时序图；
图5为传统移位寄存器单元输出信号和内部控制节点电压曲线图；
图6为根据本申请一个的实施例的移位寄存器单元输出信号和内部控制节点电压曲线图；
图7为根据本申请一个实施例的用于显示系统的移位寄存器单元电路示意图；
图8为图7所示的移位寄存器单元的等效电路示意图；
图9为根据本申请另一个实施例的用于显示系统的移位寄存器单元电路示意图；
图10为图9所示的移位寄存器单元的等效电路示意图；
图11为根据本申请再一个实施例的用于显示系统的移位寄存器单元电路示意图；
图12为根据本申请又一个实施例的用于显示系统的移位寄存器单元电路示意图；
图13为根据本申请一个实施例的栅极驱动电路结构示意图；
图14为根据本申请一个实施例的显示设备的架构示意图；
图15位根据本申请一个实施例的产生栅极驱动信号的方法流程图。
具体实施方式
以下将参照附图来详细描述本申请的各示例性实施例。应注意的是，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，而不是作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意的是，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
首先对一些术语进行说明：本申请中的晶体管可以是任何结构的晶体管，比如双极型晶体管(BJT)或者场效应晶体管(FET)。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。显示器中的晶体管通常为一种场效应晶体管：薄膜晶体管(TFT)。下面以晶体管为场效应晶体管为例对本申请做详细的说明，在其它实施例中晶体管也可以是双极型晶体管。
发光器件为有机发光二极管(Organic Light-Emitting Diode，OLED)，在其它实施例中，也可以是其它发光器件，如QLED、LED等。发光元件的第一电极可以是阴极或阳极，相应地，则发光器件的第二电极为阳极或阴极。本领域技术人员应当理解：电流应从发光器件的阳极流向阴极，因此，基于电流的流向，可以确定发光器件的阳极和阴极。
本申请中各信号的有效电平可以是高电平，也可以是低电平，可根据具体元器件的功能实现作适应性地置换。为描述方便，各信号的高电平采用VGH表征，低电平采用VGL表征，例如就本申请来说VGH和VGL可以是驱动电路工作的高、低电平。电源VDD和电源VSS是为像素电路正常工作提供的两种电源电压。电源电压VDD可以为高电平端，电源电压VSS为低电平端或地线，在其它实施例中，也可以作适应性地置换。需要说明的是：对于像素电路而言，电源VDD和电源VSS并非本申请像素电路的一部分，为了使本领域技术人员更好地理解本申请的技术方案，而特别引入电源VDD和电源VSS予以描述。例如就本申请来说VDD和VSS可以使显示阵列工作的高、低电平。
需要说明的是，为了描述方便，也为了使本领域技术人员更清楚地理解本申请的技术方案，本申请文件中引入节点Q和节点P对电路结构相关部分进行标识，不能认定为电路中额外引入的端子。
虽然下文采用场效应晶体管为例进行说明，但是应当理解的是，通过双极型晶体管来实施以下的技术方案也属于本申请旨在保护的内容。
图1所示为传统移位寄存器单元电路结构图。其中，该电路包括晶体管T1、晶体管T2和电容C1，可简称为2-T型移位寄存器电路。为了实现低功耗或者双向扫描等功能，移位寄存器单元电路的结构可能存在多种变式，但是这些电路的工作过程仍然与2-T型电路等效。因此，这里按照2-T型移位寄存器电路来分析其工作过程及特点。对于2-T型移位寄存器电路来说，在自举和上拉阶段，T1接收输入控制信号VIN和时钟信号CKC，将Q点电位上拉，T2导通从而将时钟CKA的有效电平传输到输出端。
由于移位寄存器的输出端一般会有较大的负载电容CL和电阻RL，这等效于一个频率较小的一阶极点p1(p1＝1/[2π(RL+RBUF)CL])。这里，RBUF为TFT集成栅极驱动电路的输出阻抗。为了保证一定的驱动能力，T1和T2的尺寸取值较大，这样才能够减少RBUF、取得较快的电路工作速度，使得移位寄存器输出的上升和下降时间较短。
但是，由于T1和T2的较大的尺寸，以及T2的栅-漏/栅-源(G-D/G-S)之间较大的交叠长度，导致T2的G-D/G-S之间存在较大的寄生电容。因此，在低电平维持阶段，Q点电位会被耦合到时钟信号CKA，而在这个相对来说比较长的低电平维持阶段，时钟信号CKA不能够保持理想的低电平而是会发生跳变，因此Q点电位会跟随CKA跳变，从而有可能导致T2在不希望的情况下导通，从而影响输出端的电位。Q点电位跳变的幅度正比于CGD和Q点上其他电容的比值，即CGD电容越大，则Q点上电压跳变量越大。这不仅会在栅极驱动电路的输出端上带来噪声电压，而且可能增大移位寄存器电路的功耗。
为了抑制这种时钟馈通效应，一种方法是从器件制备工艺方面进行改善，也就是减少T2的G-D/G-S之间的交叠面积，或者增加T2的G-D之间介质层的厚度，或者给T2采用较低介电常数的介质层材料。这些措施从理论上可以减少电容CGD，从而减少Q点上的电压跳变量。
但是在实现过程中存在着挑战，其主要原因在于：
1)当G-D之间交叠量减少时，漏极金属层的导通性变差，寄生电阻值增加，这可能给电路带来更大的响应时间。这是主要因为半导体制程的光刻精度限制，G-D之间存在着最小可加工线宽。当G-D之间的交叠量减少到一定程度之后，漏极金属可能断线，从而导致器件功能失效。
2)增加G-D介质层厚度或者采用较低介电常数的介质层材料，则可能影响TFT的开关状态的其他特性参数，导致TFT阵列内部工作异常。因此，通过减少CGD的方式来减少时钟馈通效应的可行性较低。
本申请的着眼点是从电路而非器件结构的角度来抑制时钟馈通效应，这样可能容许更大的工艺偏差。图2所示为根据本申请一个实施例的移位寄存器单元电路200的结构图。根据一个实施例，单元电路200可以包括输入控制模块220和输出驱动模块240。
根据一个实施例，输入控制模块220可以包括晶体管T1和电容C1。晶体管T1的栅极耦合到时钟信号CKC，晶体管T1的漏极可以耦合到输入控制信号VIN,晶体管T1的源极可以耦合到节点Q和电容C1的一端,电容C1的另一端可以耦合到单元电路的输出端。
根据一个实施例，输出驱动模块240可以包括一系列晶体管，时钟信号输入端CKA通过输出驱动模块240耦合到电路输出端VOUT。
根据一个实施例，输出驱动模块240可以包括晶体管T21，其栅极耦合到节点Q，晶体管T21的漏极耦合到时钟信号CKA的输入端,晶体管T21的源极耦合到单元电路输出端。在下拉和维持阶段，T21的栅极和源极被耦合在一起，因此等效为一个阴极耦合到时钟信号CKA输入端、阳极耦合到单元电路输出端的、与可能的泄漏电流方向相反连接的二极管。这样，即便由于受到时钟信号CKA的影响，Q点电压发生跳变，从时钟信号CKA的输入端至单元电路输出端的泄漏电流也会被这个等效的反接二极管所阻挡。
根据不同的实施例，输出驱动模块还可以包括其他晶体管，从而实现在下拉和维持阶段T21的上述连接方式，并且还可以包括其他结构进一步提高对于泄漏电流的阻挡效果。如图2所示，输出驱动模块240还可以包括晶体管T23，其栅极耦合到时钟信号CKA的输入端，晶体管T23的漏极耦合到节点Q,晶体管T23的源极耦合到晶体管T21的源极。
根据一个的实施例，输出驱动模块还可以包括晶体管T22，其栅极耦合到Q点，漏极耦合到T21的源极，其源极耦合到单元电路输出端。
图2所示的移位寄存器单元电路的工作时序图可以参考图4，其中图2中的时钟信号CKC可以是图4中的CK4，图2中的CKA可以是图4中的CK1。
在自举和上拉阶段，在第一个时钟脉冲，CKC为高电平，晶体管T1导通，Q点电位VQ为高电平VGH，T21和T22的栅极也都为高电平，因此T21和T22导通。但是此时的CKA为低电平，因此输出VOUT为低电平，且栅极耦合到CKA的晶体管T23断开。
在第二个时钟脉冲，CKC降为低电平，晶体管T1断开，Q点浮空，由于C1的电荷保持作用，晶体管T21和T22仍然导通，CKA此时为高电平，并且基于自举原理，Q点电位被自举到高于高电平VGH的水平，从而保证T21和T22可以持续导通，从而对单元电路输出端持续充电，并被快速的上拉到高电平。
此时，由于晶体管T23的漏极电压为VQ，而它的源极电压为VGH，栅极电压也为VGH，因此T23的VGS＝0<VTH，于是T23仍然处于断开状态。可见，T23的加入不会干扰到自举过程，T21和T22能够正常地将单元电路输出端电位上拉到VGH。
在下拉阶段，CKA降低到低电平，单元电路输出端的电压VOUT也被下拉到低电平。
下拉后的低电平维持阶段是一个很长的电压保持阶段，在这个阶段里，时钟信号CKA仍然会在VGH和VGL之间不停地跳变。在这个阶段，当CKA为VGH时，T23的栅极被耦合到高电平，而其源、漏电极均被下拉到低电平VGL，于是T23导通，从而T21的栅极和源极被短接到一起。对于T21来说，其漏极电位是CKA，其栅极-源极电压差为0，因此T21能够较好地被断开。T21可以等效为如图3中所示的与泄漏电流方向相反连接的二极管。同时，T22的栅极和漏极因为T23的导通而被耦合在一起，因此可以等效为与泄漏电流方向相同连接的二极管。如图3所示，在低电平维持阶段当T23导通的时候，T21和T22可以等效为两个背靠背耦合(阳极耦合在一起)的二极管。
本实施例中的移位寄存器单元电路结构在设置了与CKA输入端至单元电路输出端的泄漏电流方向相反的等效二极管结构的基础上，增加了与该二极管背靠背设置的等效二极管。从理论上讲，对二极管施加反向偏压，二极管并不是完全关断，而是有非常小的电流流过。在此情况下，针对这种背靠背等效二极管结构，即便有可以流过T21等效的二极管的泄漏电流，要想使T22构成的等效二极管导通，在T21和T22连接节点处的电压也要达到T22构成的等效二极管的开启电压才可以。因此，上述结构能够更好的避免时钟信号CKA对输出VOUT的影响。
另外，T23的源极耦合到T21和T22之间的节点而不是单元电路输出端，因此受负载的影响更小，在自举和上拉阶段T23的源极电位可以更快的达到高电平，因此可以抑制通过T23的漏电流。
图5是传统的移位寄存器单元电路的节点Q的电压和单元电路输出端电压VOUT的波形。图6是根据本申请一个实施例的移位寄存器单元电路的节点Q的电压和单元电路输出端电压VOUT的波形。其中，虚线部分是移位寄存器电路中节点Q电压的波形，实线部分是单元电路输出端电压VOUT的波形。
如图5所示，对于传统的移位寄存器单元电路结构而言，由于CGD的存在，在低电平维持阶段当CKA跳变为高电平时，Q点上会有较高幅度的耦合电压。相应地，在这个时候，单元电路输出端电压VOUT中的噪声电压也较大。相比较而言，如图6所示，对于根据本申请一个实施例的移位寄存器单元电路结构而言，在低电平维持阶段Q点的电压跳变幅度被显著的减少。这是因为在低电平维持阶段Q点通过T22(等效为阳极耦合到Q点、阴极耦合到单元电路输出端的二极管)耦合到输出端VOUT，而VOUT端上一般均有栅极线的大负载电容，这就使得Q点上的等效电容增大。而Q点上电压跳变的幅度与T21上寄生电容与Q点上电容的比值正相关。于是本实施例公布的这种移位寄存器结构对于抑制Q点上电压的跳变具有显著的优势。另一个方面，由于背靠背的等效二极管设计，即使Q点上存在着电压跳变量，VOUT的电压仍然能够较好地保持在低电平电位。因此，本申请实施例中的移位寄存器单元电路能极大地提高对于时钟馈通效应的抑制能力。
图7所示为根据本申请一个的实施例的用于栅极驱动电路中的移位寄存器单元电路结构。根据一个实施例，用于显示系统的栅极驱动电路中的移位寄存器单元除了输入控制模块720和输出驱动模块740外，还可以包含下拉和维持模块760。
根据一个实施例，下拉和维持模块760可以包括：晶体管T3，其栅极耦合到节点Q，其源极耦合到低电平VSS，其漏极耦合到节点P；电容C2，其第一端耦合到时钟信号CKA，其第二端耦合到节点P；晶体管T4，其栅极耦合到节点P，其漏极耦合到节点Q，其源极耦合到低电平VSS；晶体管T5，其栅极耦合到节点P，其漏极耦合到单元电路输出端，其源极耦合到低电平VSS；晶体管T6，其栅极耦合到时钟信号CKB，其漏极耦合到单元电路输出端，其源极耦合到低电平VSS。
在自举和上拉阶段，当Vin为高电平的时候，节点Q的电压为高电平，晶体管T3打开，低电平维持模块760的控制节点P被下拉到低电平VSS，于是晶体管T4和晶体管T5关断。
在下拉阶段，当时钟信号CKB为高电平时，则晶体管T6被打开，单元电路输出端电压VOUT通过T6被下拉到低电平电压VSS。
在低电平维持阶段，节点Q的电压为低电平，晶体管T3被关断。当时钟信号CKA为高电平时，通过电容C2的耦合，低电平维持模块760中的节点P的电压被拉到高电平，晶体管T4和晶体管T5导通，把节点Q的电压和单元电路输出端电压VOUT维持在低电平电压VSS。
图8所示为图7中用于栅极驱动电路中的移位寄存器单元电路的实施例在低电平维持阶段的等效电路图。类似于前面的分析，在低电平维持阶段，移位寄存器单元可以等效为背靠背连接的两个二极管，其中一个二极管导通时另一个截止。即使在低电平维持阶段由于时钟馈通的影响，Q点存在馈通电压，也不可能存在较大的泄漏电流流过背靠背的二极管。
图9所示为根据本申请另一实施例的用于TFT集成栅极驱动电路中的移位寄存器单元电路的结构图。在这个实施例中，单元电路仍然包括输入控制模块920，输出驱动模块940和下拉维持模块960。各模块中所包括的晶体管也与图7所示的实施例相同，只有晶体管T23的连接方式有所不同。如图9所示，晶体管T23的源极耦合到单元电路输出端而不是耦合到晶体管T22的漏极和T21的源极。
这样一来，T22的栅极通过T23被短接到T22的源极，T21的栅极被耦合到单元电路输出端。在低电平维持阶段，这两个晶体管可等效为两个同向设置的二极管结构如图10所示，T22可以等效为阳极耦合到单元电路输出端，阴极耦合到T21的二极管；T21可以等效为阳极耦合到T22等效二极管的阴极，其阴极可以耦合到CKA输入端。
如图10所示，在低电平维持阶段，T21和T22等效为两个同向串联的与泄漏电流方向相反的方式连接的二极管。这样的结构可以降低分配到单个反向二极管上的电压。由于反向二极管的泄漏电流与加于结上的电压呈指数关系，故与只有一个等效的反接二极管相比，这样的结构可以进一步减小从CKA到单元电路输出端的泄漏电流。
图11所示为根据本申请又一个的实施例的用于栅极驱动电路中的移位寄存器单元电路结构。类似于图7所示的移位寄存器单元电路结构，本实施例单元电路也包括输入控制模块1120，输出驱动模块1140和下拉维持模块1160。各模块所包含的晶体管与图7也相同，但是晶体管T23栅极耦合到P点而不是时钟信号CKA的输入端。
图12所示为根据本申请又一个的实施例的用于栅极驱动电路中的移位寄存器单元电路结构。类似于图9所示的移位寄存器单元电路结构，本实施例单元电路也包括输入控制模块1220，输出驱动模块1240和下拉维持模块1260。各模块所包含的晶体管与图9也相同，但是晶体管T23栅极耦合到P点而不是时钟信号CKA的输入端。
图11与图12所示的单元电路与图7和图9所示的单元电路分别相比，不同之处在于，T23的栅极耦合到节点P，而不是耦合到时钟信号CKA输入端。即CKA通过电容C2耦合得到的电压VP来控制T23的通断。
这样设计的好处在于，在上拉和自举阶段，单元电路输出端电压Vout的上升是需要一定的时间的，也就是说并不是在瞬间上升到高电平。在Vout的上升过程中，如果T23的栅极是耦合到CKA的输入端且CKA为高电平的时候，晶体管T23的栅源电压就有可能大于Vth，因此就可能存在着通过T23的泄漏电流。T23的泄漏电流将造成自举和上拉阶段，节点Q上电荷量的减少，影响到T21和T22的导通能力。但是，在图11和图12所示的这两个实施例中，将T23的栅极耦合到P点，P点电位因C2的耦合而升高。于是T23的栅极电压将小于CKA的高电平，这就减小了T23的栅源电压，因此可以避免在上拉和自举阶段因T23的栅源电压大于阈值电压而导通产生泄漏电流。
图13所示为根据本申请一个实施例的显示器栅极驱动电路示意框图。该栅极驱动电路可以包括移位寄存器和多条信号线。其中，移位寄存器可以是由N个图7、图9、图11或图12所示的移位寄存器单元组成的，N可以是大于等于2的正整数。
根据一个实施例，栅极驱动电路中的移位寄存器可以采用例如图4所示的CK1-CK4这4路时钟信号，一个低电平电压信号VSS和一个起始信号STV。对于第一级移位寄存器单元电路来说，输入信号VIN可以是起始信号STV，而对于其他级单元电路来说，例如第N级的单元电路，输入信号VIN可以是第N-1级的单元电路的输出GN-1。所有的栅极驱动电路单元电路的VSS端子都连接到低电平电压信号线VSS。
每一级的栅极驱动电路单元电路的时钟信号CKA和CKB输入端可以分别连接到两个非交叠的时钟信号上。对于连续四级近邻的栅极驱动电路单元来说，CKA和CKB可以分别是图4所示的时序图中的CLK1和CLK3,CLK2和CLK4,CLK3和CLK1,CLK4和CLK2。当然，各级单元电路时钟信号并不限于这一种安排方式，只要相邻两级的移位寄存器单元的同一个时钟信号输入端接收到的时钟信号相差至少一个相位即可。另外，采用本申请介绍的移位寄存器也不局限于采用四个时钟信号，只要满足上述要求即可。
图14所示为根据本申请一个实施例的一种显示器。该显示器可以包括栅极驱动电路1401，数据驱动电路1402，像素矩阵1403，栅极驱动线1404和数据驱动线1405。这种显示器可以是液晶显示器，有机发光显示器，量子点发光显示器或电子纸显示器等。栅极驱动电路1401产生扫描信号，并通过栅极驱动线1404传递到像素矩阵1403中，控制像素矩阵1403逐行打开，以写入数据。而数据驱动电路1402则产生每行所需的数据电压，通过数据驱动线1405传递到像素矩阵内。本实施例中的栅极驱动电路可以包括本申请所提供的移位寄存器。根据一个实施例，在本申请所提供的显示器中，栅极驱动电路1401与像素矩阵1403形成在相同的基板上。
图15所示为根据本申请一个实施例的产生栅极驱动信号方法的流程图。根据一个实施例，显示器的栅极驱动模块中的移位寄存器中包括多级移位寄存器单元，这个方法可以由除最后一级外的任一移位寄存器单元执行以下操作，其中每个移位寄存器单元包括输入控制模块、输出驱动模块和下拉维持模块。
在步骤1502，输入控制模块接收并存储输入控制信号；
在步骤1504，输出驱动模块在所述输入控制模块的控制下将时钟信号的有效电平传输到单元电路输出端，并且在所述时钟信号有效电平输出结束后在接收到下一个有效电平之前，所述输出驱动模块中的至少一个晶体管等效为与所述时钟信号输入端和所述单元电路输出端之间的泄漏电流方向相反连接的二极管；
在步骤1506，下拉和维持模块在输出结束后将所述输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前对所述单元电路输出端电压进行下拉和维持。
本申请提供的移位寄存器电路以及包括这种移位寄存器的栅极驱动电路和显示器具有以下优势：
本申请移位寄存器电路内部以及输出端噪声较低，因而与移位寄存器相关的面板内问题减少，例如显示像素的错充电、电荷泄漏、馈通效应等。
本申请移位寄存器电路的功耗值低。移位寄存器电路内部或者输出端上的噪声电压均会造成动态功耗的增加。由于移位寄存器电路内部或者外部节点上电压跳变量的减少，电路的总功耗值的减少。
本申请移位寄存器电路的内部泄漏电流小，因此电路速度较快。在常规的移位寄存器结构里，需要额外的电路结构来抑制馈通效应，稳定内部或者输出端的电压。但是这些额外增加的电路结构，容易造成预充电或者自举阶段的电荷泄漏，这就会影响移位寄存器电路的速度。
本申请移位寄存器电路的可靠性高。在传统的设计中，大部分的电路失效都和TFT长时间工作后驱动力下降、馈通抑制能力下降等因素相关。本申请的移位寄存器结构对时钟馈通效应的抑制力更强，所以增强了移位寄存器电路和包含其的栅极驱动电路以及显示器的可靠性。
虽然已经通过例子对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (9)

1.一种移位寄存器单元电路，包括：
输入控制模块，被配置为接收并存储输入控制信号；
输出驱动模块，耦合在第一时钟信号输入端和单元电路输出端之间，被配置为在所述输入控制模块的控制下将所述第一时钟信号的有效电平传输到所述单元电路输出端；以及
其中所述输出驱动模块包括第一晶体管，以及第二晶体管或第三晶体管，其中第一晶体管的第一极耦合到所述第一时钟信号输入端，第二极耦合到所述单元电路输出端，控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第一晶体管的控制极被耦合到其第二极；
所述第二晶体管耦合在所述第一晶体管和所述单元电路输出端之间，其第一极耦合到所述第一晶体管的第二极，其第二极耦合到所述单元电路输出端，其控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第二晶体管的控制极被耦合到其第一极；
所述第三晶体管耦合在所述第一晶体管和所述单元电路输出端之间，其第一极耦合到所述第一晶体管的第二极，其第二极耦合到所述单元电路输出端，其控制极耦合到所述输入控制模块输出端，当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前所述第三晶体管的控制极被耦合到其第二极。
2.如权利要求1任一所述的移位寄存器单元电路，其中所述输出驱动模块还包括第四晶体管，其第一极耦合到所述输入控制模块输出端，其第二极耦合到所述第一晶体管的第二极或所述单元电路输出端，其控制极耦合到所述第一时钟信号输入端。
3.如权利要求2所述的移位寄存器单元电路，其中所述输入控制模块包括第五晶体管和第一电容，所述第五晶体管的第一极耦合到输入控制信号输入端，其第二极耦合到所述第一电容的第一端并作为所述输入控制模块输出端，所述第五晶体管的控制极耦合到其第一极或耦合到第二时钟信号输入端，所述第一电容的第二端耦合到所述单元电路的输出端。
4.一种栅极驱动电路，包括移位寄存器，所述移位寄存器包括N个级连的单元，N为大于1的正整数，每个级联的移位寄存器单元具有如前述任一权利要求所述的电路结构，其中第N-1级的单元电路输出端耦合到第N级的输入信号控制端，其中第一级移位寄存器单元的输入控制模块被配置为接收预设的输入控制信号。
5.如权利要求4所述的栅极驱动电路，其中移位寄存器单元还包括下拉和维持模块，被配置为当所述第一时钟信号的有效电平输出结束后下一个有效电平来临之前对所述单元电路输出端的电压进行下拉和维持。
6.如权利要求5所述的栅极驱动电路，其中每级移位寄存器单元中的所述下拉和维持模块包括
第六晶体管，其控制极耦合到所述输入控制模块的输出端，其第二极耦合到第一电源电压；
第二电容，其第一端耦合到所述第一时钟信号输入端，其第二端耦合到所述第六晶体管的第一极；
第七晶体管，其第一极耦合到所述输入控制模块的输出端，其第二极耦合到第一电源电压，其控制极耦合到所述第二电容的第二端；
第八晶体管，其第一极耦合到所述单元电路输出端，其第二极耦合到第一电源电压，其控制极耦合到所述第二电容的第二端；以及
第九晶体管，其第一极耦合到所述单元电路输出端，其第二极耦合到第一电源电压，其控制极耦合到第三时钟信号输入端；
其中相邻两级移位寄存器单元的同一时钟信号彼此相差至少一个相位。
7.如权利要求6所述的栅极驱动电路，其中每级移位寄存器单元中的第四晶体管的控制极耦合到所述第二电容的第二端。
8.一种显示设备，包括像素矩阵，与所述像素矩阵耦合的数据驱动电路，以及与所述像素矩阵耦合的如权利要求4-7中任一所述的栅极驱动电路。
9.一种产生显示器栅极驱动信号的方法，包括由显示器的栅极驱动电路中移位寄存器的每个单元执行以下操作，其中每个移位寄存器单元包括输入控制模块、输出驱动模块和下拉维持模块：
输入控制模块接收并存储输入控制信号；
输出驱动模块在所述输入控制模块的控制下将时钟信号的有效电平传输到单元电路输出端，所述输出驱动模块包括耦合在所述时钟信号输入端和所述单元电路输出端之间的两个晶体管，在所述时钟信号有效电平输出结束后在接收到下一个有效电平之前，所述输出驱动模块中的所述两个晶体管分别等效为与所述时钟信号输入端和所述单元电路输出端之间的泄漏电流方向相反和与所述时钟信号输入端和所述单元电路输出端之间的泄漏电流方向相同的、两个阳极耦合在一起的二极管；
下拉维持模块在所述时钟信号有效电平输出结束后在接收到下一个有效电平之前对所述单元电路输出端电压进行下拉和维持。
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