CN110739020B - 移位寄存器和显示面板 - Google Patents

Abstract

本发明公开了一种移位寄存器和显示面板。移位寄存器包括输出调节模块，输出调节模块用于根据第一节点和第二节点上的信号调节移位寄存器的输出信号；触发写入模块，触发写入模块用于根据设定时钟信号将触发信号写入第二节点；节点调节模块，节点调节模块用于调节第一节点上的信号，节点调节模块包括电源引入子模块、第一调节子模块以及耦合子模块；电源引入子模块用于根据其自身控制端的输入信号将第一电源信号引入至第一调节子模块的控制端以关断第一调节子模块；耦合子模块用于将第一时钟信号耦合至第一调节子模块的控制端；第一调节子模块用于根据其自身控制端的输入信号调节第一节点上的信号。本发明能够提高移位寄存器工作的稳定性。

Description

移位寄存器和显示面板

技术领域

本发明实施例涉及移位寄存器技术领域，尤其涉及一种移位寄存器和显示面板。

背景技术

移位寄存器是一种将输出信号相对于输入信号进行移位的器件，在现代电子电路，如显示面板中有着重要的应用。

然而，现有的显示面板中的移位寄存器稳定性较差，容易造成闪屏等现象，严重影响显示效果。

发明内容

本发明提供一种移位寄存器和显示面板，以提高移位寄存器工作的稳定性。

第一方面，本发明实施例提供了一种移位寄存器，包括：输出调节模块，所述输出调节模块用于根据第一节点和第二节点上的信号调节所述移位寄存器的输出信号；触发写入模块，所述触发写入模块用于根据设定时钟信号将触发信号写入所述第二节点；节点调节模块，所述节点调节模块用于调节所述第一节点上的信号，所述节点调节模块包括电源引入子模块、第一调节子模块以及耦合子模块；所述电源引入子模块用于根据其自身控制端的输入信号将第一电源信号引入至所述第一调节子模块的控制端以关断所述第一调节子模块；所述耦合子模块用于将第一时钟信号耦合至所述第一调节子模块的控制端；所述第一调节子模块用于根据其自身控制端的输入信号调节所述第一节点上的信号。

可选的，还包括：第一耦合模块，所述第一耦合模块用于将所述移位寄存器的输出信号耦合至所述第二节点。

可选的，所述输出调节模块包括：上拉子模块，所述上拉子模块的控制端与所述第一节点电连接，所述上拉子模块的第一端接入所述第一电源信号；下拉子模块，所述下拉子模块的控制端与所述第二节点电连接，所述下拉子模块的第一端接入第二电源信号，所述上拉子模块的第二端与所述下拉子模块的第二端短接后用于输出所述移位寄存器的输出信号。

可选的，还包括：漏电调节模块，所述漏电调节模块用于减小所述上拉子模块产生的漏电流。

可选的，所述漏电调节模块包括：输出反馈子模块，所述输出反馈子模块的控制端与所述下拉子模块的第二端电连接，所述输出反馈子模块的第一端接入所述第二电源信号，所述输出反馈子模块的第二端与所述上拉子模块的第二端电连接；串联子模块，所述串联子模块的控制端与所述上拉子模块的控制端电连接，所述串联子模块的第一端与所述上拉子模块的第二端电连接，所述串联子模块的第二端与所述下拉子模块的第二端短接后用于输出所述移位寄存器的输出信号。

可选的，所述触发写入模块的第一端接入所述触发信号，所述触发写入模块的第二端与所述第二节点电连接；所述电源引入子模块的第一端接入所述第一电源信号；所述第一调节子模块的控制端与所述电源引入子模块的第二端电连接，所述第一调节子模块的第一端接入所述第一时钟信号，所述第一调节子模块的第二端与所述第一节点电连接；所述耦合子模块的第一端与第一调节子模块的第一端电连接，所述耦合子模块的第二端与所述第一调节子模块的控制端电连接。

可选的，所述电源引入子模块的控制端接入第二时钟信号，所述触发写入模块的控制端接入所述第二时钟信号；或者，所述移位寄存器还包括初始化模块，所述电源引入子模块的控制端接入所述触发信号，所述初始化模块的控制端接入第二时钟信号，所述初始化模块的第一端接入所述第一电源信号，所述初始化模块的第二端与所述第一调节子模块的控制端电连接，所述触发写入模块的控制端接入所述第一时钟信号。

可选的，所述节点调节模块还包括：第二调节子模块，所述第二调节子模块的控制端与所述第二节点电连接，所述第二调节子模块的第一端接入所述第一电源信号，所述第二调节子模块的第二端与所述第一节点电连接。

可选的，还包括：第一常开模块，所述第一常开模块的控制端接入第二电源信号，所述第一常开模块的第一端与所述电源引入子模块的第二端电连接，所述第一常开模块的第二端与所述第一调节子模块的控制端电连接；和/或第二常开模块，所述第二常开模块的控制端接入第二电源信号，所述第二常开模块的第一端与所述触发写入模块的第二端电连接，所述第二常开模块的第二端与所述第二节点电连接。

第二方面，本发明实施例还提供了一种显示面板，包括位于所述显示面板非显示区的至少一个驱动电路，所述驱动电路包括多个级联的如第一方面所述的移位寄存器，每个所述移位寄存器的信号输出端与所述显示面板中对应的扫描信号线电连接，所述驱动电路包括栅极驱动电路或者使能驱动电路。

本实施例的技术方案，采用的移位寄存器包括输出调节模块、触发写入模块以及包括电源引入子模块、耦合子模块和第一调节子模块的节点调节模块，可直接利用电源引入子模块，根据其自身控制端的信号将第一电源信号引入第一调节子模块的控制端，以将第一调节子模块关断，提高了移位寄存器输出信号的稳定性，同时还可减少元器件的使用数量，有利于显示面板窄边框的实现。

附图说明

图1为现有技术的一种移位寄存器的电路结构示意图；

图2为本发明实施例提供的一种移位寄存器的电路结构示意图；

图3为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图5为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图6为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图7为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图8为图7所示移位寄存器的一种时序图；

图9为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图10为图9所示移位寄存器的一种时序图；

图11为图9所示移位寄存器的又一种时序图；

图12为本发明实施例提供的又一种显示面板的电路结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中提到的现有的移位寄存器存在工作稳定性较差的问题，发明人经过仔细研究发现产生此技术问题的原因在于：

图1为现有技术的一种移位寄存器的电路结构示意图，参考图1，该移位寄存器可应用于显示面板的使能电路中，为显示面板中的像素驱动电路提供使能信号，包括11个晶体管(M1’、M2’、M3’、M4’、M5’、M6’、M7’、M8’、M9’、M10’和M11’)和3个电容(C1’、C2’和C3’)，在第一时钟信号ECK1’、第二时钟信号ECK2’、第一直流信号VGH’以及第二直流信号VGL’的共同作用下，输出信号Gout’相对于输入信号EIN’有一定的移位；然而，现有技术的晶体管M2’的源极接入第二时钟信号ECK1’，当晶体管M2’的栅极为低电平，且第二时钟信号ECK1’为高电平时，晶体管M2’导通，进而控制晶体管M8’关断，此时移位寄存器可输出低电平，而若晶体管M2’的阈值电压正偏较严重，第二时钟信号ECK1’由低电平跳变到高电平时可能会将高电平的信号耦合入晶体管M2’的栅极，从而造成晶体管M2’无法正常打开，进而造成移位寄存器输出异常，显示面板出现闪屏现象。

针对上述技术问题，本发明提出如下解决方案：

图2为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图2，移位寄存器包括：输出调节模块101，输出调节模块101用于根据第一节点N1和第二节点N2上的信号调节移位寄存器的输出信号；触发写入模块102，触发写入模块102用于根据设定时钟信号将触发信号IN写入第二节点N2；节点调节模块，节点调节模块用于调节第一节点N1上的信号，节点调节模块包括电源引入子模块103、第一调节子模块105以及耦合子模块104；电源引入子模块103用于根据其自身控制端A的输入信号将第一电源信号引入至第一调节子模块105的控制端B以关断第一调节子模块105；耦合子模块104用于将第一时钟信号CLK耦合至第一调节子模块105的控制端B；第一调节子模块105用于根据其自身控制端B的输入信号调节第一节点N1上的信号。

具体的，输出调节模块101可根据第一节点N1上的控制信号控制输出信号Gout为第一电源信号VGH，并可根据第二节点N2上的控制信号控制输出信号Gout为第二电源信号VGL，其中，第一电源信号VGH与第二电源信号VGL的高低电平不同，例如，第一电源信号VGH为高电平，第二电源信号VGL为低电平。设定时钟信号可为第一时钟信号CLK或者第二时钟信号CLK1，第一时钟信号CLK和第二时钟信号CLK1可为互为反相的时钟信号，并且第一时钟信号CLK和第二时钟信号CLK1之间可具有时间裕量。

电源引入子模块103的控制端可接入触发信号IN或者第二时钟信号CLK1，示例性的，当触发写入模块102的控制端接入第一时钟信号CLK时，电源引入子模块103的控制端接入触发信号IN；当触发写入模块102的控制端接入第二时钟信号CLK1时，电源引入子模块103的控制端A接入第二时钟信号CLK1；电源引入子模块103可直接根据其自身控制端A的控制信号将第一电源信号VGH引入第一调节子模块105的控制端B，进而控制第一调节子模块105关断，由于第一电源信号VGH不存在跳变，一方面保证第一调节子模块105能够及时关断，防止输出信号Gout产生异常；另一方面，电源引入子模块103可以直接控制第一调节子模块105的关断，无需设置如图1中现有技术所示的晶体管M2’实现M8’的关断，减少了元器件的使用数量，有进而减少移位寄存器中晶体管的数量，有利于显示面板窄边框的实现，且避免了晶体管M2’的阈值电压正偏较大导致的影响移位寄存器输出信号稳定性的问题。

本实施例的技术方案，采用的移位寄存器包括输出调节模块、触发写入模块以及包括电源引入子模块、耦合子模块和第一调节子模块的节点调节模块，可直接利用电源引入子模块，根据其自身控制端的信号将第一电源信号引入第一调节子模块的控制端，以将第一调节子模块关断，由于第一电源信号VGH不存在跳变，一方面保证第一调节子模块105能够及时关断，防止输出信号Gout产生异常；另一方面，电源引入子模块103可以直接控制第一调节子模块105的关断，无需设置如图1中现有技术所示的晶体管M2’实现M8’的关断，减少了元器件的使用数量，进而减少移位寄存器中晶体管的数量，且避免了晶体管M2’的阈值电压正偏较大导致的影响移位寄存器输出信号稳定性的问题。

图3为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图3，移位寄存器还包括第一耦合模块106，第一耦合模块106用于将移位寄存器的输出信号Gout耦合至第二节点N2。

具体的，第一耦合模块106可包括电容，第一耦合模块106可将输出信号Gout反馈至第二节点N2，从而稳定输出信号Gout，若第一耦合模块106不与移位寄存器的信号输出端电连接，而与电平跳变信号，例如时钟信号电连接，跳变的时钟信号会耦合至第二节点，影响移位寄存器输出信号的稳定性。本发明实施例设置第一耦合模块106用于将移位寄存器的输出信号Gout耦合至第二节点N2，如当输出信号Gout输出低电平时，第一耦合模块106可将低电平的输出信号耦合至第二节点N2，进一步拉低第二节点N2的电位，使得控制移位寄存器输出低电平的晶体管，例如为P型晶体管进入深线性区，优化该晶体管的打开程度，进一步提高移位寄存器输出低电平信号的稳定性，防止输出信号Gout由于不稳定而产生切角，保证移位寄存器输出信号的稳定性。

图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图4，输出调节模块101包括：上拉子模块1011，上拉子模块1011的控制端与第一节点N1电连接，上拉子模块1011的第一端接入第一电源信号VGH；下拉子模块1012，下拉子模块1012的控制端与第二节点N2电连接，下拉子模块1012的第一端接入第二电源信号VGL，上拉子模块VGH与下拉子模块VGL的第二端短接后用于输出移位寄存器的输出信号Gout。

具体的，上拉子模块1011和下拉子模块1012均可采用P型晶体管或者N型晶体管，以上拉子模块1011和下拉子模块1012均可采用P型晶体管为例，当第一节点N1上的电位为低电平时，上拉子模块1011打开，此时移位寄存器输出第一电源信号VGH，即输出信号Gout与第一电源信号VGH相同；而当第二节点N2上的电位为低电平时，下拉子模块1012打开，此时移位寄存器输出第二电源信号VGL，及输出信号Gout与第二电源信号VGL相同；同时移位寄存器还可包括维持模块107，维持模块107可维持第一节点N1上的电位，以使上拉子模块1011能够正常打开，保证移位寄存器可正常输出高电平。

图5为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图5，移位寄存器还包括漏电调节模块201，漏电调节模块201用于减小上拉子模块产生的漏电流，例如漏电调节模块201用于在移位寄存器的输出信号为低电平时减小上拉子模块产生的漏电流。

具体的，当上拉子模块1011关断，但是其漏电流过大时，可能会将第一电源信号VGH通过上拉子模块1011输出，也即此时移位寄存器的输出信号可能为高电平；通过设置漏电调节模块201，可减小上拉子模块1011的漏电流，从而防止上拉子模块在关断时由于漏电流过大而造成移位寄存器输出异常，进一步提高移位寄存器工作的稳定性。

可选的，漏电调节模块201包括：输出反馈子模块2011，输出反馈子模块2011的控制端与下拉子模块的第二端电连接，输出反馈子模块2011的第一端接入第二电源信号，输出反馈子模块2011的第二端与上拉子模块的第二端电连接；串联子模块2012，串联子模块2012的控制端与上拉子模块的控制端电连接，串联子模块2012的第一端与上拉子模块的第二端电连接，串联子模块2012的第二端与下拉子模块的第二端短接后用于输出移位寄存器的输出信号Gout。

具体的，串联子模块2012和输出反馈子模块2011均可采用P型晶体管，且上拉子模块1011也可采用P型晶体管，此时由于串联子模块2012和上拉子模块1011等效为串联结构，串联子模块2012具有分压作用，从而防止上拉子模块1011的源极与漏极之间的电压过大，进而导致漏电流过大问题；同时，输出反馈子模块2011可在低电平的输出信号Gout控制下，将第二电源信号VGL写入串联子模块2012的源极，防止串联子模块导通而使得分压作用失效，进一步提高移位寄存器工作的稳定性。

可选的，继续参考图5，节点调节模块还包括第二调节子模块108，第二调节子模块108的控制端与第二节点N2电连接，第二调节子模块108的第一端接入第一电源信号VGH，第二调节子模块108的第二端与第一节点N1电连接。

具体的，第二调节子模块108可根据触发写入模块102输出的信号控制第一节点N1的电位，以控制上拉子模块1011的状态，进而使得触发信号IN可对上拉子模块1011和下拉子模块1012均产生影响，使得移位寄存器的输出能够受到输入的影响，从而实现输出信号对输入信号的移位。

图6为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图6，移位寄存器还包括：第一常开模块301，第一常开模块301的控制端接入第二电源信号VGL，第一常开模块301的第一端与电源引入子模块103的第二端电连接，第一常开模块301的第二端与第一调节子模块105的第二端电连接；和/或，第二常开模块302，第二常开模块302的控制端接入第二电源信号VGL，第二常开模块302的第一端与触发写入模块102的第二端电连接，第二常开模块302的第二端与第二节点N2电连接。

具体的，第一常开模块301和第二常开模块302均可采用P型晶体管，第二电源信号VGL采用低电平，可保证第一常开模块301和第二常开模块302持续处于导通状态，能够提高第二节点N2电位的稳定性，即能够进一步提高第一调节子模块105的控制端以及下拉子模块1012控制端电位的稳定性，进一步提高移位寄存器工作的稳定性。

图7为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图7，触发写入模块102的第一端接入触发信号IN，触发写入模块102的第二端与第二节点N2电连接；电源引入子模块103的第一端接入第一电源信号VGH；第一调节子模块105的控制端B与电源引入子模块103的第二端电连接，第一调节子模块105的第一端接入第一时钟信号CLK，第一调节子模块105的第二端与第一节点N1电连接；耦合子模块104的第一端与第一调节子模块105的第一端电连接，耦合子模块104的第二端与第一调节子模块105的控制端电连接。

示例性的，如图7所示，电源引入子模块103的控制端接入第二时钟信号CLK1，触发写入模块102的控制端接入第二时钟信号CLK1；

具体的，以移位寄存器中的晶体管均采用P型晶体管为例，触发写入模块102采用第一晶体管M1，电源引入子模块103采用第二晶体管M2，第一调节子模块105采用第三晶体管M3，第二调节子模块108采用第四晶体管M4，上拉子模块1011采用第五晶体管M5，下拉子模块1012采用第六晶体管M6，第二常开模块302采用第七晶体管M7，第一常开模块301采用第九晶体管M9，串联子模块2012采用第十晶体管M10，输出反馈子模块2011采用第十一晶体管M11，耦合子模块104采用第一电容C1，第一耦合模块106采用第二电容C2，维持模块107采用第三电容C3。

图8为图7所示移位寄存器的一种时序图，结合图7和图8，在第一时间段T0，触发信号IN为低电平，当第二时钟信号CLK1为低电平时，第二晶体管M2打开，第一电源信号VGH写入第三晶体管M3的栅极，从而使得第三晶体管M3关闭；同时第一晶体管M1也打开，使得第四晶体管M4和第六晶体管M6的栅极写入低电位，进而使得第四晶体管M4和第六晶体管M6打开，移位寄存器输出低电平，即此时输出信号Gout为低电平信号；当第二时钟信号CLK1变为高电平时，由于第二电容C2的保持作用，仍使输出信号Gout耦合至第二节点N2，使得第二节点N2为低电平，进而使第四晶体管M4以及第六晶体管M6仍打开，保证第五晶体管M5和第十晶体管M10关断，以及保证第六晶体管M6打开，使得移位寄存器仍然输出低电平，也即在第一时间段T0内，移位寄存器的输出不随第一时钟信号CLK或者第二时钟信号CLK1的变化而变化，一直为低电平。

在第二时间段T1，触发信号IN为高电平，第一时钟信号CLK为高电平，第二时钟信号CLK1为低电平，此时第三晶体管M3、第四晶体管M4以及第六晶体管M6均关断，移位寄存器的输出端Gout连接的负载具有较大的电容，第二电容C2不会起耦合作用，即移位寄存器的输出端Gout输出的信号不会影响第二节点N2上的电位，移位寄存器仍然输出低电平。

在第三时间段T2，触发信号IN为高电平，第一时钟信号CLK为低电平，第二时钟信号CLK1为高电平，此时由于第一电容C1的耦合作用，将低电平的第一时钟信号CLK耦合至第三晶体管M3的栅极，使得第三晶体管M3打开，此时第一节点N1写入低电平，进而使得第五晶体管M5和第十晶体管M10打开，移位寄存器的输出端输出第一电源信号VGH，即此时输出信号Gout为高电平，且第三电容C3能够维持第五晶体管M5以及第十晶体管M10的栅极电位，当第三晶体管M3关断时，第五晶体管M5以及第十晶体管M10仍然能够打开，也即在第三时间段T2内，移位寄存器的输出不随第一时钟信号CLK或者第二时钟信号CLK1的变化而变化，一直为高电平。

在第四时间段T3，触发信号IN为低电平，第一时钟信号CLK为低电平，第二时钟信号CLK1为高电平，此时第一晶体管M1仍关断，由于第一电容C1的耦合作用，第三晶体管M3仍为打开状态，此时移位寄存器Gout仍输出高电平。

在第五时间段Tn，由于第二时钟信号CLK1变为低电平，第一晶体管M1打开，低电平的触发信号IN写入第四晶体管，从而使得第四晶体管M4打开，第一电源信号VGH写入第一节点N1，从而使得第五晶体管M5和第十晶体管M10关闭，同时，由于第六晶体管M6打开，移位寄存器输出低电平，其时序与第一阶段T0相同，在此不再赘述；在第一阶段T0至第五阶段Tn，输出信号Gout的高电平相对于触发信号IN的高电平具有半个时钟周期的移位，也即本实施例提供的移位寄存器可实现高电平的移位，可应用于显示面板的栅极驱动电路中，为显示面板的像素驱动电路提供使能信号。

本实施例的技术方案，采用的移位寄存器既可以为像素驱动电路提供扫描信号，还可以为像素驱动电路提供使能信号，从而降低了显示面板中栅极驱动电路以及使能电路的设计难度；同时，在其他实施方式中，移位寄存器中的晶体管也可采用N型晶体管。

图9为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图9，移位寄存器还包括初始化模块401，电源引入子模块103的控制端接入触发信号IN，初始化模块401的控制端接入第二时钟信号CLK1，初始化模块401的第一端接入第一电源信号VGH或者接入第二电源信号VGL，初始化模块401的第二端与第一调节子模块105的控制端电连接，触发写入模块102的控制端接入第一时钟信号CLK。

示例性的，初始化模块401可采用第八晶体管M8，第八晶体管M8的控制端作为初始化模块401的控制端，第八晶体管M8的第一端作为初始化模块401的第一端，第八晶体管M8的第二端作为初始化模块401的第二端。

图10为图9所示移位寄存器的一种时序图，结合图9和图10，在第一时间段T0，触发信号IN为高电平，当第一时钟信号CLK为高电平、第二时钟信号CLK1为低电平时，第八晶体管M8导通，而第二晶体管M2和第一晶体管M1关断，第一电容C1写入初始电位，如写入第一电源信号VGH或者第二电源信号VGL，当第一时钟信号CLK变为低电平，第二时钟信号CLK1变为高电平时，由于第一电容C1的耦合作用，低电平的第一时钟信号CLK耦合至第三晶体管M3的栅极，使得第三晶体管M3打开，低电平的第一时钟信号CLK写入第一节点N1，进而控制第五晶体管M5和第十晶体管M10打开，此时移位寄存器输出高电平，即此时输出信号Gout为高电平信号；而当第一时钟信号CLK变为高电平时，由于第三电容C3的保持作用，使得第五晶体管M5和第十晶体管M10的栅极仍为低电平，此时第五晶体管M5和第十晶体管M10的栅极仍为打开状态，移位寄存器仍输出高电平，也即在第一时间段T0，移位寄存器的输出信号Gout不随第一时钟信号CLK或者第二时钟信号CLK1变化。

在第二时间段T1，触发信号IN为低电平，第一时钟信号CLK为高电平，第二时钟信号CLK1为低电平，第二晶体管M2打开，第三晶体管M3的栅极写入第一电源信号VGH，从而使得第三晶体管M3关断，但是由于第二电容C2和第三电容C3的保持作用，第五晶体管M5和第十晶体管M10仍打开，而第六晶体管M6仍关断，也即此时移位寄存器仍输出高电平。

在第三时间段T2，触发信号IN为低电平，第一时钟信号CLK为低电平，第二时钟信号CLK1为高电平，此时第一晶体管M1打开，将第六晶体管M6以及第四晶体管M4的栅极电位拉低，进而使得第四晶体管M4和第六晶体管M6打开，第一电源信号VGH写入第五晶体管M5和第十晶体管M10的栅极，此时第五晶体管M5和第十晶体管M10的栅极关断，而第六晶体管M6打开，移位寄存器输出低电平信号。

在第四时间段T3，触发信号IN为高电平，第一时钟信号CLK为高电平，第二时钟信号CLK1为低电平，第二晶体管M2和第三晶体管M3均关断，而由于第二电容C2的保持作用，移位寄存器的输出仍为低电平；在第五时间段Tn，由于第一时钟信号CLK变为低电平，此时由于第一电容C1的耦合作用，第三晶体管M3打开，进而使得第五晶体管M5和第十晶体管M10打开，此时移位寄存器输出高电平，其时序与第一阶段T0相同，在此不再赘述；在第一阶段T0至第五阶段Tn，输出信号Gout的高电平相对于触发信号IN的低电平具有半个时钟周期的移位，也即本实施例提供的移位寄存器可实现低电平的移位，可应用于显示面板的栅极驱动电路中，为显示面板的像素驱动电路提供扫描信号。

图11为图9所示移位寄存器的又一种时序图，结合图9和图11，在第一时间段T0，触发信号IN为低电平，第一时钟信号CLK为低电平，此时第二晶体管M2打开，进而使得第一电源信号VGH写入第三晶体管M3的栅极，以使第三晶体管M3关断，当第一时钟信号CLK为低电平时，第一晶体管M1打开，使得低电平的第一时钟信号CLK写入第四晶体管M4和第六晶体管M6的栅极，从而使得第四晶体管M4和第六晶体管M6打开，第一电源信号VGH通过第四晶体管M4写入第一节点N1，以关断第五晶体管M5和第十晶体管M10，防止移位寄存器输出高电平，同时第六晶体管M6打开，使得移位寄存器输出第二电源信号VGL，即低电平；当第一时钟信号CLK变为高电平时，第一晶体管M1关闭，由于第三电容C3的保持作用，第五晶体管M5和第十晶体管M10仍关断，且由于第二电容C2的保持作用，使得移位寄存器的输出仍为低电平，也即在第一时间段T0内，移位寄存器的输出不随第一时钟信号CLK变化，持续输出低电平。

在第二时间段T1，触发信号IN为高电平，第一时钟信号CLK为高电平，第一晶体管M1和第二晶体管M2关断，但是由于第三电容C3的保持作用，第五晶体管M5和第十晶体管第五晶体管M5和第十晶体管M10仍关断，且由于第二电容C2的保持作用，使得移位寄存器的输出仍为低电平。

在第三时间段T2，触发信号IN为高电平，第一时钟信号CLK为低电平，此时第一晶体管M1打开，使得高电平的触发信号IN写入第四晶体管M4和第六晶体管M6的栅极，控制第四晶体管M4和第六晶体管M6关断，同时由于第一电容C1的耦合作用，将低电平的第一时钟信号CLK耦合至第三晶体管M3的栅极，使得第三晶体管M3打开，此时第一节点N1写入低电平，进而使得第五晶体管M5和第十晶体管M10打开，移位寄存器的输出端输出第一电源信号VGH，即此时输出信号Gout为高电平。

在第四时间段T3，触发信号IN为低电平，第一时钟信号CLK为高电平，此时第二晶体管M2打开，第一电源信号VGH写入第三晶体管M3的栅极，控制第三晶体管M3关断，但是由于第三电容C3的保持作用，第一节点N1仍为低电平，进而使得第五晶体管M5和第十晶体管M10打开，移位寄存器的输出端输出第一电源信号VGH，即此时输出信号Gout为高电平。在第五时间段Tn，第一时钟信号CLK变为低电平，此时第一晶体管M1打开，低电平的触发信号IN写入第六晶体管M6以及第四晶体管M4的栅极，第四晶体管M4打开，以使得第一节点N1写入高电平，也即在第五时间段Tn和第一时间段T1内，移位寄存器的状态相同，在此不再赘述。在第一阶段T0至第五阶段Tn，输出信号Gout的高电平相对于触发信号IN的高电平具有半个时钟周期的移位，也即本实施例提供的移位寄存器可实现高电平的移位，可应用于显示面板的栅极驱动电路中，为显示面板的像素驱动电路提供使能信号。

本实施例的技术方案，采用的移位寄存器既可以为像素驱动电路提供扫描信号，还可以为像素驱动电路提供使能信号，从而降低了显示面板中栅极驱动电路和使能电路的设计难度；同时，在其他实施方式中，移位寄存器中的晶体管也可采用N型晶体管。

本发明实施例还提供了一种显示面板，图12为本发明实施例提供的一种显示面板的电路结构示意图，参考图12，显示面板包括位于非显示区NAA的至少一个驱动电路200，图12示例性地示出了一个驱动电路200，每个驱动电路200包括多个级联的如上述实施例所述的移位寄存器10，因此本发明提供的显示面板具有上述有益效果，这里不再赘述，每个移位寄存器10的输出端OUT与显示面板中对应的扫描信号线5电连接，驱动电路200包括栅极驱动电路或者使能驱动电路。

具体地，如图12所示，每个移位寄存器10的输出信号传输至显示面板100中对应的扫描信号线6，位于显示区AA的像素单元6在对应的扫描信号线5传输的扫描信号，即对应级移位寄存器10的输出信号，以及对应的数据信号线7传输的数据信号的控制下发光，图12示例性地设置驱动电路200为栅极驱动电路，即驱动电路200与扫描信号线5电连接，也可以设置驱动电路200为使能驱动电路，驱动电路200与对应每行像素单元的使能信号线电连接。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种移位寄存器，其特征在于，包括：

输出调节模块，所述输出调节模块用于根据第一节点和第二节点上的信号调节所述移位寄存器的输出信号；输出调节模块根据第一节点的控制信号控制输出信号为第一电源信号，并可根据第二节点上的控制信号控制输出信号为第二电源信号，其中，第一电源信号与第二电源信号的高低电平不同；

触发写入模块，所述触发写入模块用于根据设定时钟信号将触发信号写入所述第二节点；

节点调节模块，所述节点调节模块用于调节所述第一节点上的信号，所述节点调节模块包括电源引入子模块、第一调节子模块以及耦合子模块；

所述电源引入子模块用于根据其自身控制端的输入信号将第一电源信号引入至所述第一调节子模块的控制端以关断所述第一调节子模块；

所述耦合子模块用于将第一时钟信号耦合至所述第一调节子模块的控制端；

所述第一调节子模块用于根据其自身控制端的输入信号调节所述第一节点上的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，还包括：

第一耦合模块，所述第一耦合模块用于将所述移位寄存器的输出信号耦合至所述第二节点。

3.根据权利要求1所述的移位寄存器，其特征在于，所述输出调节模块包括：

上拉子模块，所述上拉子模块的控制端与所述第一节点电连接，所述上拉子模块的第一端接入所述第一电源信号；

下拉子模块，所述下拉子模块的控制端与所述第二节点电连接，所述下拉子模块的第一端接入第二电源信号，所述上拉子模块的第二端与所述下拉子模块的第二端短接后用于输出所述移位寄存器的输出信号。

4.据权利要求3所述的移位寄存器，其特征在于，还包括：

漏电调节模块，所述漏电调节模块用于减小所述上拉子模块产生的漏电流。

5.据权利要求4所述的移位寄存器，其特征在于，所述漏电调节模块包括：

输出反馈子模块，所述输出反馈子模块的控制端与所述下拉子模块的第二端电连接，所述输出反馈子模块的第一端接入所述第二电源信号，所述输出反馈子模块的第二端与所述上拉子模块的第二端电连接；

串联子模块，所述串联子模块的控制端与所述上拉子模块的控制端电连接，所述串联子模块的第一端与所述上拉子模块的第二端电连接，所述串联子模块的第二端与所述下拉子模块的第二端短接后用于输出所述移位寄存器的输出信号。

6.据权利要求3-5任一项所述的移位寄存器，其特征在于，所述触发写入模块的第一端接入所述触发信号，所述触发写入模块的第二端与所述第二节点电连接；

所述电源引入子模块的第一端接入所述第一电源信号；

所述第一调节子模块的控制端与所述电源引入子模块的第二端电连接，所述第一调节子模块的第一端接入所述第一时钟信号，所述第一调节子模块的第二端与所述第一节点电连接；

所述耦合子模块的第一端与第一调节子模块的第一端电连接，所述耦合子模块的第二端与所述第一调节子模块的控制端电连接。

7.据权利要求6所述的移位寄存器，其特征在于，所述电源引入子模块的控制端接入第二时钟信号，所述触发写入模块的控制端接入所述第二时钟信号；或者，

所述移位寄存器还包括初始化模块，所述电源引入子模块的控制端接入所述触发信号，所述初始化模块的控制端接入第二时钟信号，所述初始化模块的第一端接入所述第一电源信号，所述初始化模块的第二端与所述第一调节子模块的控制端电连接，所述触发写入模块的控制端接入所述第一时钟信号。

8.据权利要求1所述的移位寄存器，其特征在于，所述节点调节模块还包括：

第二调节子模块，所述第二调节子模块的控制端与所述第二节点电连接，所述第二调节子模块的第一端接入所述第一电源信号，所述第二调节子模块的第二端与所述第一节点电连接。

9.据权利要求1所述的移位寄存器，其特征在于，还包括：

第一常开模块，所述第一常开模块的控制端接入第二电源信号，所述第一常开模块的第一端与所述电源引入子模块的第二端电连接，所述第一常开模块的第二端与所述第一调节子模块的控制端电连接；和/或

第二常开模块，所述第二常开模块的控制端接入第二电源信号，所述第二常开模块的第一端与所述触发写入模块的第二端电连接，所述第二常开模块的第二端与所述第二节点电连接。

10.一种显示面板，其特征在于，包括位于所述显示面板非显示区的至少一个驱动电路，所述驱动电路包括多个级联的如权利要求1-9任一项所述的移位寄存器，每个所述移位寄存器的信号输出端与所述显示面板中对应的扫描信号线电连接，所述驱动电路包括栅极驱动电路或者使能驱动电路。

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