CN113053447B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括：输入电路、补偿控制电路和输出电路。该输入电路能够在输入信号端提供的输入信号的控制下，控制第一节点的电位，且能够在输入信号和输入控制端提供的输入控制信号的控制下，控制参考节点的电位。该补偿控制电路能够在第一时钟信号端提供的第一时钟信号的控制下，基于参考节点的电位调节第一节点的电位。如此，即提高了对第一节点进行控制的灵活性。进而，可以使得输出电路在第一节点的控制下，向耦接栅线的输出端灵活输出驱动信号。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本公开涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。

发明内容

本公开提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中移位寄存器单元驱动灵活性较差的问题，所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

输入电路，所述输入电路分别与输入信号端、输入控制端、第一电源端、参考节点和第一节点耦接；所述输入电路用于响应于所述输入信号端提供的输入信号和所述输入控制端提供的输入控制信号，向所述参考节点传输所述第一电源端提供的第一电源信号，以及响应于所述输入信号，向所述第一节点传输所述第一电源信号；

补偿控制电路，所述补偿控制电路分别与第一时钟信号端、所述参考节点和所述第一节点耦接；所述补偿控制电路用于响应于所述第一时钟信号端提供的第一时钟信号，基于所述参考节点的电位调节所述第一节点的电位；

输出电路，所述输出电路分别与所述第一节点、第二时钟信号端和输出端耦接；所述输出电路用于响应于所述第一节点的电位，向所述输出端传输所述第二时钟信号端提供的第二时钟信号。

可选的，所述输入电路包括的晶体管、所述补偿控制电路包括的晶体管和所述输出电路包括的晶体管中，至少一个晶体管具有相互耦接的顶栅和底栅的晶体管。

可选的，所述输入电路包括的晶体管、所述补偿控制电路包括的晶体管和所述输出电路包括的晶体管中，至少一个晶体管具有目标金属，且所述目标金属与源极耦接。

可选的，所述输入电路包括：第一输入子电路和第二输入子电路；

所述第一输入子电路分别与所述输入信号端、所述输入控制端、所述第一电源端和所述参考节点耦接；所述第一输入子电路用于响应于所述输入信号和所述输入控制信号，向所述参考节点传输所述第一电源信号；

所述第二输入子电路分别与所述输入信号端、所述第一电源端和所述第一节点耦接；所述第二输入子电路用于响应于所述输入信号，向所述第一节点传输所述第一电源信号。

可选的，所述第一输入子电路包括：第一输入晶体管和第二输入晶体管；所述第二输入子电路包括：第三输入晶体管；

所述第一输入晶体管的栅极与所述输入信号端耦接，所述第一输入晶体管的第一极与所述第一电源端耦接，所述第一输入晶体管的第二极与所述第二输入晶体管的第一极耦接；

所述第二输入晶体管的栅极与所述输入控制端耦接，所述第二输入晶体管的第二极与所述参考节点耦接；

所述第三输入晶体管的栅极与所述输入信号端耦接，所述第三输入晶体管的第一极与所述第一电源端耦接，所述第三输入晶体管的第二极与所述第一节点耦接。

可选的，所述补偿控制电路包括：补偿控制晶体管；

所述补偿控制晶体管的栅极与所述第一时钟信号端耦接，所述补偿控制晶体管的第一极与所述参考节点耦接，所述补偿控制晶体管的第二极与所述第一节点耦接。

可选的，所述移位寄存器单元还包括：电位存储电路；

所述电位存储电路分别与所述参考节点和第二电源端耦接；所述电位存储电路用于在所述参考节点的电位和所述第二电源端提供的第二电源信号的控制下，存储所述参考节点的电位。

可选的，所述电位存储电路包括：存储电容；

所述存储电容的一端与所述参考节点耦接，所述存储电容的另一端与所述第二电源端耦接。

可选的，所述输出端包括：移位输出端和驱动输出端；所述第二时钟信号端包括：第一子时钟信号端和第二子时钟信号端；所述输出电路包括：第一输出子电路和第二输出子电路；

所述第一输出子电路分别与所述第一节点、所述第一子时钟信号端和所述移位输出端耦接，所述第一输出子电路用于响应于所述第一节点的电位，向所述移位输出端传输所述第一子时钟信号端提供的第一子时钟信号；

所述第二输出子电路分别与所述第一节点、所述第二子时钟信号端和所述驱动输出端耦接，所述第二输出子电路用于响应于所述第一节点的电位，向所述驱动输出端传输所述第二子时钟信号端提供的第二子时钟信号。

可选的，所述输出端包括：移位输出端和驱动输出端；所述移位寄存器单元还包括：下拉控制电路和下拉电路；

所述下拉控制电路分别与所述第一电源端、第一节点、第二电源端和第二节点耦接；所述下拉控制电路用于响应于所述第一电源信号，向所述第二节点传输所述第一电源信号，以及响应于所述第一节点的电位，向所述第二节点传输所述第二电源端提供的第二电源信号；

所述下拉电路分别与复位信号端、下拉控制端、所述第二节点、所述第二电源端、第三电源端、所述参考节点、所述第一节点、所述移位输出端和所述驱动输出端耦接；所述下拉电路用于响应于所述复位信号端提供的复位信号，向所述参考节点传输所述第二电源信号，响应于所述下拉控制端提供的下拉控制信号，向所述第一节点传输所述第二电源信号，以及响应于所述第二节点的电位，分别向所述第一节点和所述移位输出端传输所述第二电源信号，且向所述驱动输出端传输所述第三电源端提供的第三电源信号；

其中，所述下拉电路包括的晶体管中，至少一个晶体管具有相互耦接的顶栅和底栅，或，至少一个晶体管具有目标金属，且所述目标金属与源极耦接。

可选的，所述移位寄存器单元中具有相互耦接的顶栅和底栅的晶体管，或，具有与源极耦接的目标金属的晶体管包括下述晶体管中的至少一种：

所述输入电路和所述下拉电路中，用于控制所述第一节点的电位的晶体管；

所述下拉电路中，用于控制所述参考节点的电位的晶体管；

以及，所述输出电路包括的各晶体管。

可选的，所述下拉控制电路中，与所述第一电源端耦接的目标晶体管的沟道长度，大于所述移位寄存器单元中，除所述目标晶体管外的其他晶体管的沟道长度。

另一方面，提供了一种移位寄存器单元的驱动方法，用于驱动如上述方面所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位和输入控制端提供的输入控制信号的电位均为第一电位，输入电路响应于所述输入信号和所述输入控制信号，向参考节点传输第一电源端提供的第一电源信号，以及响应于所述输入信号，向第一节点传输所述第一电源信号，所述第一电源信号的电位为第一电位；

输出阶段，所述第一节点的电位为第一电位，输出电路响应于所述第一节点的电位，向输出端传输第二时钟信号端提供的第二时钟信号；

补偿控制阶段，第一时钟信号端提供的第一时钟信号的电位为第一电位，补偿控制电路响应于所述第一时钟信号，基于所述参考节点的电位调节所述第一节点的电位；

其中，所述输入阶段和所述输出阶段均在显示阶段执行，所述补偿控制阶段在消隐阶段执行。

可选的，所述输出端包括移位输出端和驱动输出端；所述方法还包括：

第一下拉阶段，下拉控制端提供的下拉控制信号的电位为第一电位，下拉电路响应于所述下拉控制信号，向所述第一节点传输第二电源端提供的第二电源信号，下拉控制电路响应于所述第一电源信号和所述第一节点的电位，向第二节点传输所述第二电源信号，下拉电路还响应于所述第二节点的电位，分别向所述第一节点和所述移位输出端传输所述第二电源信号，且向所述驱动输出端传输第三电源端提供的第三电源信号，所述第三电源信号的电位为第三电位；

第二下拉阶段，复位信号端提供的复位信号的电位和所述第一时钟信号的电位均为第一电位，所述下拉电路响应于所述复位信号，向所述参考节点传输所述第二电源信号，所述补偿控制电路响应于所述第一时钟信号，基于所述参考节点的电位调节所述第一节点的电位；

其中，所述第一下拉阶段在所述显示阶段执行，且在所述输出阶段之后执行；所述第二下拉阶段在所述消隐阶段执行，且在所述补偿控制阶段之后执行。

又一方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：至少两个级联的如上述方面所述的移位寄存器单元。

再一方面，提供了一种显示装置，所述显示装置包括：显示面板，以及如上述方面所述的栅极驱动电路；

所述栅极驱动电路与所述显示面板中的像素电路耦接，所述栅极驱动电路用于为所耦接的像素电路提供栅极驱动信号。

本公开实施例提供的技术方案带来的有益效果至少可以包括：

本公开实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。其中，该移位寄存器单元包括：输入电路、补偿控制电路和输出电路。该输入电路能够在输入信号端提供的输入信号的控制下，控制第一节点的电位，且能够在输入信号和输入控制端提供的输入控制信号的控制下，控制参考节点的电位。该补偿控制电路能够在第一时钟信号端提供的第一时钟信号的控制下，基于参考节点的电位调节第一节点的电位。如此，即提高了对第一节点进行控制的灵活性。进而，可以使得输出电路在第一节点的控制下，向耦接栅线的输出端灵活输出驱动信号。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种移位寄存器单元的结构示意图；

图2是本公开实施例提供的另一种移位寄存器单元的结构示意图；

图3是本公开实施例提供的又一种移位寄存器单元的结构示意图；

图4是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图5是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图6是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图7是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图8是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图9是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图10是本公开实施例提供的再一种移位寄存器单元的结构示意图；

图11是本公开实施例提供的一种移位寄存器单元的驱动方法流程图；

图12是本公开实施例提供的另一种移位寄存器单元的驱动方法流程图；

图13是本公开实施例提供的一种移位寄存器单元的工作时序图；

图14是本公开实施例提供的一种栅极驱动电路的结构示意图；

图15是本公开实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。

本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将其中源极称为第一极，漏极称为第二极，或者将其中漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本公开各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。

在显示技术领域，采用阵列基板栅极驱动(Gate Driver on Array，GOA)技术形成的GOA电路已被广泛使用，GOA电路是指将用于为栅线提供栅极驱动信号的栅极驱动电路集成设置于阵列基板上的电路。GOA电路也可以称为移位寄存器，且GOA电路一般包括多个级联的移位寄存器单元，每个移位寄存器单元可以与阵列基板上的一条栅线耦接，并用于为所耦接栅线提供栅极驱动信号。其中，耦接可以是指电连接。

相关技术中，移位寄存器单元一般包括：输入电路、输出电路、下拉控制电路和下拉电路。输入电路用于根据级联的上一级移位寄存器单元输出的驱动信号，对第一节点充电。输出电路用于在该第一节点的控制下，向与栅线耦接的输出端输出驱动信号。下拉控制电路用于控制第二节点的电位。下拉电路用于在该第二节点的控制下，对第一节点和输出端进行下拉降噪。

但是，因相关技术中移位寄存器单元的第一节点的电位仅受输入电路控制，即第一节点的电位控制灵活性较差，故导致输出电路在第一节点的控制下，输出驱动信号的灵活性较差。进而，会导致每个移位寄存器单元仅能在显示阶段向所耦接栅线输出栅极驱动信号，以驱动栅线所耦接的像素发光。而不能在消隐阶段向所耦接栅线输出栅极驱动信号，如此，不便于耦接像素的外部补偿电路在消隐阶段对像素进行可靠的外部补偿。假设将在显示阶段，用于驱动像素发光的栅极驱动信号称为显示驱动信号，以及将在消隐阶段，用于供外部补偿电路对像素进行外部补偿的栅极驱动信号称为补偿驱动信号。则也即是，相关技术中，移位寄存器单元输出具有不同周期和不同脉宽的显示驱动信号和补偿驱动信号是非常困难的。

本公开实施例提供了一种移位寄存器单元，该移位寄存器单元可以可靠输出具有不同周期和不同脉宽的显示驱动信号和补偿驱动信号。

图1是本公开实施例提供的一种移位寄存器单元的结构示意图。如图1所示，该移位寄存器单元可以包括：输入电路10，补偿控制电路20和输出电路30。

其中，该输入电路10可以分别与输入信号端IN、输入控制端OE、第一电源端VDD、参考节点H和第一节点Q耦接。该输入电路10可以用于响应于输入信号端IN提供的输入信号和输入控制端OE提供的输入控制信号，向参考节点H传输第一电源端VDD提供的第一电源信号，以及可以响应于输入信号，向第一节点Q传输第一电源信号。

例如，该输入电路10可以在输入信号端IN提供的输入信号的电位，以及输入控制端OE提供的输入控制信号的电位均为第一电位时，向参考节点H传输第一电源端VDD提供的第一电源信号。以及，该输入电路10可以仅在输入信号的电位为第一电位时，向第一节点Q传输该第一电源信号。在本公开实施例中，该第一电源信号的电位为第一电位，且该第一电位可以为有效电位。

该补偿控制电路20可以分别与第一时钟信号端CLK1、参考节点H和第一节点Q耦接。该补偿控制电路20可以用于响应于第一时钟信号端CLK1提供的第一时钟信号，基于参考节点H的电位调节第一节点Q的电位。

例如，该补偿控制电路20可以在第一时钟信号端CLK1提供的第一时钟信号的电位为第一电位时，控制参考节点H和第一节点Q导通，并基于参考节点H的电位调节第一节点Q的电位。如，将参考节点H的电位传输至第一节点Q。

结合输入电路10和补偿控制电路20的耦接方式和功能可知，在本公开实施例中，可以仅由输入电路10直接控制第一节点Q的电位。如，仅由输入电路10响应于输入信号，向第一节点Q传输第一电位的第一电源信号，以为第一节点Q充电。以及，还可以由输入电路10和补偿控制电路20同时控制第一节点Q的电位。如，先由输入电路10响应于输入信号和输入控制信号，向参考节点H传输第一电位的第一电源信号；然后再由补偿控制电路20将传输至参考节点H的第一电位的第一电源信号，再传输至第一节点Q，从而实现为第一节点Q的充电。如此，即有效提高了对第一节点Q控制的灵活性。此外，通过设置输入电路10响应于输入信号和输入控制信号两个信号，控制参考节点H的电位，提高了对参考节点H进行控制的灵活性和可靠性。

该输出电路30可以分别与第一节点Q、第二时钟信号端CLK2和输出端OUT耦接。该输出电路30可以用于响应于第一节点Q的电位，向输出端OUT传输第二时钟信号端CLK2提供的第二时钟信号。

例如，该输出电路30可以在第一节点Q的电位为第一电位时，向输出端OUT传输第二时钟信号端CLK2提供的第二时钟信号，该输出端OUT可以用于耦接栅线。

基于上述分析，在提高对第一节点Q控制的灵活性的前提下，即相应的提高了输出电路30响应于第一节点Q的电位，向输出端OUT输出信号的灵活性。如此，可以通过灵活设置耦接至各电路的信号端的电位，使得输出电路30在显示阶段向所耦接栅线输出显示驱动信号，以及在消隐阶段向所耦接栅线输出补偿驱动信号。

例如，显示阶段一般可以包括输入阶段和输出阶段。在输入阶段，可以设置输入信号端IN提供第一电位的输入信号，以及同时设置输入控制端OE提供第一电位的输入控制信号。且，还设置第一时钟信号端CLK1提供第二电位的第一时钟信号，该第二电位可以为无效电位。如此，输入电路10能够响应于该第一电位的输入信号和第一电位的输入控制信号，向第一节点Q和参考节点H均提供第一电位的第一电源信号。且，补偿控制电路20无法将参考节点H的电位传输至第一节点Q。进而，在输出阶段，输出电路30可以仅在第一节点Q的第一电位的控制下，向输出端OUT输出第二时钟信号(即，显示驱动信号)。在执行完显示阶段后的消隐阶段中，可以再设置第一时钟信号端CLK1提供第一电位的第一时钟信号。如此，补偿控制电路20可以将参考节点H的第一电位传输至第一节点Q。然后，输出电路30可以再在该第一节点Q的控制下，向输出端OUT输出第二时钟信号(即，补偿驱动信号)。

可选的，在本公开实施中，有效电位相对于无效电位可以为高电位。或者，有效电位相对于无效电位可以为低电位。

综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元包括：输入电路、补偿控制电路和输出电路。该输入电路能够在输入信号端提供的输入信号的控制下，控制第一节点的电位，且能够在输入信号和输入控制端提供的输入控制信号的控制下，控制参考节点的电位。该补偿控制电路能够在第一时钟信号端提供的第一时钟信号的控制下，基于参考节点的电位调节第一节点的电位。如此，即提高了对第一节点进行控制的灵活性。进而，可以使得输出电路在第一节点的控制下，向耦接栅线的输出端灵活输出驱动信号。

图2是本公开实施例提供的另一种移位寄存器单元的结构示意图。如图2所示，该输入电路10可以包括：第一输入子电路101和第二输入子电路102。

其中，该第一输入子电路101可以分别与输入信号端IN、输入控制端OE、第一电源端VDD和参考节点H耦接。该第一输入子电路101可以用于响应于输入信号和输入控制信号，向参考节点H传输第一电源信号。

例如，该第一输入子电路101可以在输入信号的电位和输入控制信号的电位均为第一电位时，向参考节点H传输第一电位的第一电源信号，以为参考节点H供电。

该第二输入子电路102可以分别与输入信号端IN、第一电源端VDD和第一节点Q耦接。该第二输入子电路102可以用于响应于输入信号，向第一节点Q传输第一电源信号。

例如，该第二输入子电路101可以在输入信号的电位为第一电位时，向第一节点Q传输第一电位的第一电源信号，以为第一节点Q供电。

图3是本公开实施例提供的又一种移位寄存器单元的结构示意图。如图3所示，该移位寄存器单元还可以包括：电位存储电路40。

该电位存储电路40可以分别与参考节点H和第二电源端VGL1耦接。该电位存储电路40可以用于在参考节点H的电位和第二电源端VGL1提供的第二电源信号的控制下，存储参考节点H的电位。

可选的，该第二电源信号的电位可以为第二电位。通过设置电位存储电路40，可以在输入阶段和消隐阶段之间，对参考节点H的电位进行可靠存储。

图4是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图4所示，本公开实施例记载的输出端OUT可以包括：移位输出端OUT1和驱动输出端OUT2。其中，对于中间级移位寄存器单元而言，该移位输出端OUT1可以用于耦接级联的上一级移位寄存器单元的输入信号端IN。该驱动输出端OUT2可以用于耦接一条栅线。如此，参考图4，该第二时钟信号端CLK2可以包括：第一子时钟信号端CLK21和第二子时钟信号端CLK22。该输出电路30可以包括：第一输出子电路301和第二输出子电路302。

其中，该第一输出子电路301可以分别与第一节点Q、第一子时钟信号端CLK21和移位输出端OUT1耦接。该第一输出子电路301可以用于响应于第一节点Q的电位，向移位输出端OUT1传输第一子时钟信号端CLK21提供的第一子时钟信号。

例如，该第一输出子电路301可以在第一节点Q的电位为第一电位时，向移位输出端OUT1传输第一子时钟信号端CLK21提供的第一子时钟信号。

该第二输出子电路302可以分别与第一节点Q、第二子时钟信号端CLK22和驱动输出端OUT2耦接。该第二输出子电路302可以用于响应于第一节点Q的电位，向驱动输出端OUT2传输第二子时钟信号端CLK22提供的第二子时钟信号。

例如，该第二输出子电路302可以在第一节点Q的电位为第一电位时，向驱动输出端OUT2传输第二子时钟信号端CLK22提供的第二子时钟信号。

在图4所示结构的基础上，图5示出了本公开实施例提供的再一种移位寄存器单元的结构示意图。如图5所示，该移位寄存器单元还可以包括：下拉控制电路50和下拉电路60。

其中，该下拉控制电路50可以分别与第一电源端VDD、第一节点Q、第二电源端VGL1和第二节点QB耦接。该下拉控制电路50可以用于响应于第一电源信号，向第二节点QB传输第一电源信号，以及响应于第一节点Q的电位，向第二节点QB传输第二电源端VGL1提供的第二电源信号。

例如，该下拉控制电路50可以在第一节点Q的电位为第二电位时，在第一电位的第一电源信号的控制下，向第二节点QB传输第一电位的第一电源信号，以为第二节点QB充电。以及，该下拉控制电路50可以在第一节点Q的电位为第一电位时，向第二节点QB传输第二电位的第二电源信号，以为第二节点QB下拉降噪。

该下拉电路60可以分别与复位信号端TRST、下拉控制端CL、第二节点QB、第二电源端VGL1、第三电源端VGL2、参考节点H、第一节点Q、移位输出端OUT1和驱动输出端OUT2耦接。该下拉电路60可以用于响应于复位信号端TRST提供的复位信号，向参考节点H传输第二电源信号，响应于下拉控制端CL提供的下拉控制信号，向第一节点Q传输第二电源信号，以及响应于第二节点QB的电位，分别向第一节点Q和移位输出端OUT1传输第二电源信号，且向驱动输出端OUT2传输第三电源端VGL2提供的第三电源信号。

可选的，该下拉控制端CL可以与级联的下一级移位寄存器单元的移位输出端OUT1耦接。该第三电源信号的电位也可以为第二电位。且在有效电位相对于无效电位为高电位时，第三电源信号的电位相对于第二电源信号的电位可以更小。如此，可以确保对与栅线耦接的驱动输出端OUT2的可靠降噪。当然，第三电源信号的电位与第二电源信号的电位也可以相同。

例如，该下拉控制电路60可以在复位信号端TRST提供的复位信号的电位为第一电位时，向参考节点H传输第二电位的第二电源信号，以为参考节点H下拉降噪。且，在复位信号端TRST提供的复位信号的电位为第一电位时，可以同时控制第一时钟信号端CLK1提供第一电位的第一时钟信号，即使得补偿控制电路20控制参考节点H与第一节点Q导通。如此，第二电位的第二电源信号被进一步传输至第一节点Q，实现对第一节点Q的同步降噪。该下拉控制电路60还可以在下拉控制端CL提供的下拉控制信号的电位为第一电位时，向第一节点Q传输第二电位的第二电源信号，以为第一节点Q下拉降噪。该下拉控制电路60还可以在第二节点QB的电位为第一电位时，分别向第一节点Q和移位输出端OUT1传输第二电位的第二电源信号，以及向驱动输出端OUT2传输第二电位的第三电源信号，以为第一节点Q、移位输出端OUT1和驱动输出端OUT2下拉降噪。

可选的，图6是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图6所示，第一输入子电路101可以包括：第一输入晶体管M1和第二输入晶体管M2。第二输入子电路102可以包括：第三输入晶体管M3。

其中，第一输入晶体管M1的栅极可以与输入信号端IN耦接，第一输入晶体管M1的第一极可以与第一电源端VDD耦接，第一输入晶体管M1的第二极可以与第二输入晶体管M2的第一极耦接。

第二输入晶体管M2的栅极可以与输入控制端OE耦接，第二输入晶体管M2的第二极可以与参考节点H耦接。

第三输入晶体管M3的栅极可以与输入信号端IN耦接，第三输入晶体管M3的第一极可以与第一电源端VDD耦接，第三输入晶体管M3的第二极可以与第一节点Q耦接。

可选的，图7是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图7所示，该补偿控制电路20可以包括：补偿控制晶体管K1。

该补偿控制晶体管K1的栅极可以与第一时钟信号端CLK1耦接，该补偿控制晶体管K1的第一极可以与参考节点H耦接，该补偿控制晶体管K1的第二极可以与第一节点Q耦接。

可选的，图8是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图8所示，该电位存储电路40可以包括：存储电容C1。

该存储电容C1的一端可以与参考节点H耦接，该存储电容C1的另一端可以与第二电源端VGL1耦接。

可选的，图9是本公开实施例提供的再一种移位寄存器单元的结构示意图。如图9所示，第一输出子电路301可以包括：第一输出晶体管O1。

该第一输出晶体管O1的栅极可以与第一节点Q耦接，该第一输出晶体管O1的第一极可以与第一子时钟信号端CLK21耦接，该第一输出晶体管O1的第二极可以与移位输出端OUT1耦接。

可选的，继续参考图9可以看出，该第二输出子电路301可以包括：第二输出晶体管Q2和电容C0。

该第二输出晶体管O2的栅极可以与第一节点Q耦接，该第二输出晶体管O2的第一极可以与第人子时钟信号端CLK232耦接，该第二输出晶体管O2的第二极可以与驱动输出端OUT2耦接。

该电容C0的一端可以与第一节点Q耦接，该电容C0的另一端可以与驱动输出端OUT2耦接。

可选的，继续参考图9可以看出，该下拉控制电路50可以包括：第一下拉控制晶体管T1和第二下拉控制晶体管T2。

该第一下拉控制晶体管T1的栅极和第一极可以均与第一电源端VDD耦接，该第一下拉控制晶体管T1的第二极可以与第二节点QB耦接。

该第二下拉控制晶体管T1的栅极可以与第一节点Q耦接，该第二下拉控制晶体管T1的第一极可以与第二电源端VGL1耦接，该第二下拉控制晶体管T1的第二极可以与第二节点QB耦接。

可选的，继续参考图9可以看出，该下拉电路60可以包括：第一下拉晶体管L1，第二下拉晶体管L2，第三下拉晶体管L3，第四下拉晶体管L4和第五下拉晶体管L5。

该第一下拉晶体管L1的栅极可以与复位信号端TRST耦接，该第一下拉晶体管L1的第一极可以与第二电源端VGL1耦接，该第一下拉晶体管L1的第二极可以与参考节点H耦接。

该第二下拉晶体管L2的栅极可以与下拉控制端CL耦接，该第二下拉晶体管L2的第一极可以与第二电源端VGL1耦接，该第二下拉晶体管L2的第二极可以与第一节点Q耦接。

该第三下拉晶体管L3的栅极，该第四下拉晶体管L4的栅极，以及该第五下拉晶体管L5的栅极可以均与第二节点QB耦接，该第三下拉晶体管L3的第一极和该第四下拉晶体管L4的第一极可以均与第二电源端VGL1耦接，该第五下拉晶体管L5的第一极可以与第三电源端VGL2耦接，该第三下拉晶体管L3的第二极可以与第一节点Q耦接，该第四下拉晶体管L4的第二极可以与移位输出端OUT1耦接，该第五下拉晶体管L5的第二极可以与驱动输出端OUT2耦接。

作为一种可选的实现方式，在本公开实施例中，移位寄存器单元包括的各个晶体管中，至少一个晶体管可以具有相互耦接的底栅和顶栅。具有相互耦接的底栅和顶栅的晶体管可以称为双栅晶体管。

作为另一种可选的实现方式，在本公开实施例中，移位寄存器单元包括的各个晶体管中，至少一个晶体管可以具有目标金属，且该目标金属可以与源极耦接。其中，移位寄存器单元中的每个晶体管均可以包括：衬底基板，位于衬底基板一侧的缓冲层，以及位于缓冲层远离衬底基板一侧的源漏金属层、有源层、栅绝缘层和栅极金属层等层级结构。至少一个晶体管具有的目标金属可以位于缓冲层与衬底基板之间，即至少一个晶体管除具有上述结构外，还具有位于缓冲层与衬底基板之间的目标金属，且该目标金属与源极耦接。

可选的，上述两种可选的实现方式中的晶体管可以包括下述晶体管中的至少一种：

输入电路10和下拉电路60中，用于控制第一节点Q的电位的晶体管。

下拉电路60中，用于控制参考节点H的电位的晶体管。

以及，输出电路30包括的各晶体管。

例如，参考图9，输入电路10中用于控制第一节点Q的晶体管包括：为第一节点Q传输第一电源信号的第三输入晶体管M3。下拉电路60中用于控制第一节点Q的晶体管包括：第二下拉晶体管L2和第三下拉晶体管L3。下拉电路60中用于控制参考节点H的晶体管包括：第一下拉晶体管L1。输出电路30包括的各晶体管为：第一输出晶体管O1和第二输出晶体管O2。且结合图9可以看出，其示出的第三输入晶体管M3、第一下拉晶体管L1、第二下拉晶体管L2、第三下拉晶体管L3、第一输出晶体管O1以及第二输出晶体管O2均为双栅晶体管。如此，图9所示结构也可以称为单双栅结合的移位寄存器单元。

经测试，一方面，双栅晶体管，或是具有与源极耦接的目标金属的晶体管相对于单栅晶体管而言，其阈值电压受偏压和温度影响较小(尤其是光照情况下)，即双栅晶体管或是底栅与源极耦接的晶体管的偏压温度应力(bias temperature stress，BTS)更强。换言之，双栅晶体管，或是具有与源极耦接的目标金属的晶体管的工作稳定性较单栅晶体管的工作稳定性更好。另一方面，在具有相同宽长比W/L(指沟道长度的宽长比)的前提下，双栅晶体管的供电电流为单栅晶体管的供电电流的1.6至2倍。

如此，通过设置移位寄存器单元中的部分晶体管为双栅晶体管，或是具有与源极耦接的目标金属的晶体管，可以在不增大晶体管的尺寸，即利于实现窄边框的前提下，确保移位寄存器单元的工作稳定性，减轻第一节点Q的漏电情况，提高移位寄存器单元的信赖性。

当然，参考图10，在一些实施例中，还可以采用串联的两个晶体管(seriesconnected two-transistor，STT)代替图9所示的部分双栅晶体管。如，图10示出的第一下拉晶体管L1、第二下拉晶体管L2和第三下拉晶体管L3均为STT结构。

可选的，在本公开实施例中，参考图9，下拉控制电路50中，与第一电源端VDD耦接的目标晶体管(即，第一下拉控制晶体管T1)的沟道长度，可以大于移位寄存器单元中，除第一下拉控制晶体管T1外的其他晶体管的沟道长度。

例如，除第一下拉控制晶体管T1外的其他晶体管的沟道长度可以小于10，第一下拉控制晶体管T1的沟道长度可以大于10。需要说明的是，本公开实施例对第一下拉控制晶体管T1的沟道宽度不做限定。

经测试，若晶体管的初始阈值电压Vth负偏，则在长时间导通的情况下，晶体管容易出现热量聚集现象，严重的可能会烧毁晶体管，影响晶体管的工作信赖性。故，基于晶体管的沟道长度越大，初始阈值电压Vth越大的原理可知，通过设置在第一电源信号控制下长时间开启的第一下拉控制晶体管T1的沟道长度较大，可以利于第一下拉控制晶体管T1的初始阈值电压Vth正向控制，进而可以利于减小第一下拉控制晶体管T1的漏电，降低第一下拉控制晶体管T1被烧毁的风险，提高第一下拉控制晶体管T1的产品信赖性。

需要说明的是，在上述各实施例中，均是以各个晶体管为N型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用P型晶体管，当该各个晶体管采用P型晶体管时，该第一电位相对于第二电位为高电位。

综上所述，本公开实施例提供了一种移位寄存器单元。该移位寄存器单元包括：输入电路、补偿控制电路和输出电路。该输入电路能够在输入信号端提供的输入信号的控制下，控制第一节点的电位，且能够在输入信号和输入控制端提供的输入控制信号的控制下，控制参考节点的电位。该补偿控制电路能够在第一时钟信号端提供的第一时钟信号的控制下，基于参考节点的电位调节第一节点的电位。如此，即提高了对第一节点进行控制的灵活性。进而，可以使得输出电路在第一节点的控制下，向耦接栅线的输出端灵活输出驱动信号。

图11是本公开实施例提供的一种移位寄存器单元的驱动方法流程图，该方法可以用于驱动如图1至图10任一所示的移位寄存器单元，如图11所示，该方法可以包括：

步骤1101、输入阶段，输入信号端提供的输入信号的电位和输入控制端提供的输入控制信号的电位均为第一电位，输入电路响应于输入信号和输入控制信号，向参考节点传输第一电源端提供的第一电源信号，以及响应于输入信号，向第一节点传输第一电源信号。

其中，该第一电源信号的电位可以为第一电位。

步骤1102、输出阶段，第一节点的电位为第一电位，输出电路响应于第一节点的电位，向输出端传输第二时钟信号端提供的第二时钟信号。

步骤1103、补偿控制阶段，第一时钟信号端提供的第一时钟信号的电位为第一电位，补偿控制电路响应于第一时钟信号，基于参考节点的电位调节第一节点的电位。

其中，步骤1101至步骤1103中涉及到的输入阶段和输出阶段均可以在显示阶段执行，补偿控制阶段可以在消隐阶段执行。如此，结合上述图1实施例的分析可知，可以使得输出电路在显示阶段输出显示驱动信号，以及在消隐阶段输出补偿驱动信号。可选的，该消隐阶段可以为场消隐阶段。

综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。该方法中，输入电路能够在输入阶段，在输入信号端提供的输入信号的控制下，控制第一节点的电位，且能够在输入信号和输入控制端提供的输入控制信号的控制下，控制参考节点的电位。该补偿控制电路能够在消隐阶段，在第一时钟信号端提供的第一时钟信号的控制下，基于参考节点的电位调节第一节点的电位。如此，即提高了对第一节点进行控制的灵活性。进而，可以使得输出电路在输出阶段中，在第一节点的控制下，向耦接栅线的输出端灵活输出驱动信号。

可选的，参考图5，本公开实施例记载的输出端OUT可以包括移位输出端OUT1和驱动输出端OUT2，移位寄存器单元还可以包括下拉控制电路50和下拉电路60。相应的，参考图12示出的另一种移位寄存器单元的驱动方法流程图可以看出，驱动方法还可以包括：

步骤1104、第一下拉阶段，下拉控制端提供的下拉控制信号的电位为第一电位，下拉电路响应于下拉控制信号，向第一节点传输第二电源端提供的第二电源信号，下拉控制电路响应于第一电源信号和第一节点的电位，向第二节点传输第二电源信号，下拉电路还响应于第二节点的电位，分别向第一节点和移位输出端传输第二电源信号，且向驱动输出端传输第三电源端提供的第三电源信号。

其中，该第三电源信号的电位可以为第三电位。

步骤1105、第二下拉阶段，复位信号端提供的复位信号的电位和第一时钟信号的电位均为第一电位，下拉电路响应于复位信号，向参考节点传输第二电源信号，补偿控制电路响应于第一时钟信号，基于参考节点的电位调节第一节点的电位。

其中，结合图12可以看出，第一下拉阶段可以在显示阶段中的输出阶段之后执行。即，上述步骤1104可以在步骤1102之后，步骤1103之前执行。第二下拉阶段，可以在补偿控制阶段之后执行。即上述步骤1105可以在步骤1103之后执行。

需要说明的是，由上述实施例记载的移位寄存器单元组成的栅极驱动电路可以采用m相时钟来驱动。即，栅极驱动电路可以共耦接有m个时钟信号端。且可以将级联的多个移位寄存器单元划分为多组，每组可以包括m个移位寄存器单元，该m个移位寄存器单元分别与该m个时钟信号端依次耦接。此处记载的时钟信号端包括上述实施例记载的各个时钟信号端。

以图9所示的移位寄存器单元；m为4，即栅极驱动电路采用四相时钟驱动；移位寄存器单元包括的各个晶体管均为N型晶体管，第一电源端VDD提供的第一电源信号的电位为第一电位，第二电源端VGL1提供的第二电源信号的电位和第三电源端VGL2提供的第二电源信号的电位均为第二电位，第一电位相对于第二电位为高电位为例。详细介绍本发明实施例提供的移位寄存器单元的驱动原理。参考图13所示时序图可以看出，一帧(frame，F)扫描内的驱动时序可以划分为显示阶段T1和消隐阶段T2，显示阶段T1可以包括：输入阶段T11、输出阶段T12以及第一下拉阶段T13。消隐阶段T2可以包括：补偿控制阶段T21和第二下拉阶段T22。

其中，在输入阶段T11，输入信号端IN(即，上一级移位寄存器单元的移位输出端OUT1)提供的输入信号的电位，以及输入控制端OE提供的输入控制信号的电位均为第一电位。第一输入晶体管M1、第二输入晶体管M2和第三输入晶体管M3均开启。第一电位的第一电源信号经第一输入晶体管M1和第二输入晶体管M2传输至参考节点H，以为参考节点H充电。第一电位的第一电源信号经第三输入晶体管M3传输至第一节点Q，以为第一节点Q预充电。第二下拉控制晶体管T2开启，第二电位的第二电源信号经第二下拉控制晶体管T2传输至第二节点QB，以为第二节点QB降噪。相应的，与第二节点QB耦接的各下拉晶体管均关断。并且，在该输入阶段T11，复位信号端TRST提供的复位信号的电位，第一时钟信号端CLK1提供的第一时钟信号的电位，第一子时钟信号端CLK21提供的第一子时钟信号的电位，第二子时钟信号端CLK22提供的第二子时钟信号的电位，以及下拉控制端CL(即，下一级移位寄存器单元的移位输出端OUT1)提供的下拉控制信号的电位均为第二电位。进而，第一下拉晶体管L1、第二下拉晶体管L2和补偿控制晶体管K1均关断。

在输出阶段T12，输入信号的电位和输入控制信号的电位均跳变为第二电位，第一输入晶体管M1、第二输入晶体管M2和第三输入晶体管M3均关断。此时，第一节点Q的电位在电容C0的自举作用下被进一步拉高，第一输出晶体管O1和第二输出晶体管O2均开启。第一子时钟信号的电位和第二子时钟信号的电位均跳变为第一电位。由此，第一电位的第一子时钟信号可经第一输出晶体管O1传输至移位输出端OUT1。第一电位的第二子时钟信号可经第二输出晶体管O2传输至驱动输出端OUT2。此时传输的第二子时钟信号即为上述实施例记载的显示驱动信号。并且，在该输出阶段T12，第二下拉控制晶体管T2依然在第一节点Q的控制下保持开启，第二电位的第二电源信号依然经第二下拉控制晶体管T2传输至第二节点QB，以为第二节点QB降噪。相应的，与第二节点QB耦接的各下拉晶体管依然保持关断。此外，复位信号的电位和第一时钟信号的电位依然保持为第二电位，下拉控制信号的电位跳变为较小的第一电位。第一下拉晶体管L1、第二下拉晶体管L2和补偿控制晶体管K1依然均保持关断。

在第一下拉阶段T13，下拉控制信号的电位跳变为较大的第一电位，第二下拉晶体管L2开启。第二电位的第二电源信号经第二下拉晶体管L2传输至第一节点Q，以为第一节点Q下拉降噪。在第二节点Q的电位被拉低的前提下，第二下拉控制晶体管T2关断。第一下拉控制晶体管T1在第一电位的第一电源信号的控制下始终保持开启，并在此时将第一电位的第一电源信号传输至第二节点QB。相应的，第三下拉晶体管L3、第四下拉晶体管L4和第五下拉晶体管L5均开启。第二电位的第二电源信号经第三下拉晶体管L3传输至第一节点Q，以为第一节点Q下拉降噪。第二电位的第二电源信号经第四下拉晶体管L4传输至移位输出端OUT1，以为移位输出端OUT1下拉降噪。第二电位的第三电源信号经第五下拉晶体管L5传输至驱动输出端OUT2，以为驱动输出端OUT2下拉降噪。并且，在该第一下拉阶段T13，输入信号的电位、输入控制信号的电位、复位信号的电位以及第一时钟信号的电位均保持为第二电位，第一输入晶体管M1、第二输入晶体管M2、第三输入晶体管M3、第一下拉晶体管L1和补偿控制晶体管K1均保持关断。

在补偿控制阶段T21，第一时钟信号的电位跳变为第一电位，补偿控制晶体管K1开启，且此时参考节点H的电位在存储电容C1的控制下依然保持第一电位。补偿控制晶体管K1基于参考节点H的电位，将第一节点Q的电位再预拉高至第一电位。然后，第一时钟信号的电位跳变为第二电位，第一节点Q的电位在电容C0的自举作用下被进一步拉高，第一输出晶体管O1和第二输出晶体管O2均开启。第二子时钟信号的电位为第一电位。由此，第一电位的第二子时钟信号可经第二输出晶体管O2传输至驱动输出端OUT2。此时传输的第二子时钟信号即为上述实施例记载的补偿驱动信号。并且，在该补偿控制阶段T21，输入信号的电位、输入控制信号的电位、下拉控制信号的电位、复位信号的电位以及第一子时钟信号的电位均保持为第二电位，第一输入晶体管M1、第二输入晶体管M2、第三输入晶体管M3、第一下拉晶体管L1、第二下拉晶体管L2和补偿控制晶体管K1均保持关断。且因第一节点Q的电位为第一电位，故第二下拉控制晶体管T2开启，第二电位的第二电源信号经第二下拉控制晶体管T2传输至第二节点QB，以为第二节点QB降噪。相应的，与第二节点QB耦接的各下拉晶体管均关断。

在第二下拉阶段T22，复位信号的电位跳变为第一电位，且第一时钟信号的电位再次跳变为第一电位，第一下拉晶体管L1和补偿控制晶体管K1均开启。第二电位的第二电源信号先经第一下拉晶体管L1传输至参考节点H，以为参考节点H下拉降噪。然后，补偿控制晶体管K1再将参考节点H的电位传输至第一节点Q，以为第一节点Q下拉降噪。进而，第一下拉控制晶体管T1在此时将第一电位的第一电源信号传输至第二节点QB，第三下拉晶体管L3、第四下拉晶体管L4和第五下拉晶体管L5均开启。第二电位的第二电源信号经第三下拉晶体管L3传输至第一节点Q，以为第一节点Q下拉降噪，第一输出晶体管O1和第二输出晶体管O2关断。第二电位的第二电源信号经第四下拉晶体管L4传输至移位输出端OUT1，以为移位输出端OUT1下拉降噪。第二电位的第三电源信号经第五下拉晶体管L5传输至驱动输出端OUT2，以为驱动输出端OUT2下拉降噪。并且，该第二下拉阶段T22，输入信号的电位、输入控制信号的电位和下拉控制信号的电位均为第二电位，第一输入晶体管M1、第二输入晶体管M2、第三输入晶体管M3以及第二下拉晶体管L2和补偿控制晶体管K1均保持关断。

需要说明的是，图13示出的时序图为第三级移位寄存器单元的工作时序图。图中，H(3)、Q(3)、CLK21(3)、CLK22(3)、OUT1(3)以及OUT2(3)即分别代表第三级移位寄存器单元的参考节点H，第一节点Q、第一子时钟信号端CLK21、第二子时钟信号端CLK22、移位输出端OUT1以及驱动输出端OUT2。Q(4)即对应的第三级移位寄存器单元的下拉控制端CL的时序。CLK21(2)对应的时序即为第三级移位寄存器单元的输入信号端IN的时序。此外，图13还示出了与第一级移位寄存器单元耦接的开启信号端STU的时序，以及栅极驱动电路中其他时钟信号端的时序。

综上所述，本公开实施例提供了一种移位寄存器单元的驱动方法。该方法中，输入电路能够在输入阶段，在输入信号端提供的输入信号的控制下，控制第一节点的电位，且能够在输入信号和输入控制端提供的输入控制信号的控制下，控制参考节点的电位。该补偿控制电路能够在消隐阶段，在第一时钟信号端提供的第一时钟信号的控制下，基于参考节点的电位调节第一节点的电位。如此，即提高了对第一节点进行控制的灵活性。进而，可以使得输出电路在输出阶段中，在第一节点的控制下，向耦接栅线的输出端灵活输出驱动信号。

图14是本发明实施例提供的一种栅极驱动电路的结构示意图。如图14所示，该栅极驱动电路可以包括：至少两个级联的移位寄存器单元。例如，图14示出了级联的N个移位寄存器单元，N为大于2的整数。其中，每个移位寄存器单元可以包括如图1至图10任一所示的移位寄存器单元。

其中，每一级移位寄存器单元的驱动输出端OUT2可以与一条栅线耦接(图14未示出)，每一级移位寄存器单元的移位输出端OUT1可以与上一级移位寄存器单元的下拉控制端CL耦接，且可以与下一级移位寄存器单元的输入信号端IN耦接。当然，对于第一级移位寄存器单元而言，其输入信号端IN可以与一开启信号端STU耦接。对于最后一级移位寄存器单元而言，其下拉控制端CL可以与另一开启信号端STD(图14未示出)耦接。其中，图14共示意性的示出了四个级联的移位寄存器单元。

此外，参考图14还可以看出，每一级移位寄存器单元还可以与第一电源端VDD、第二电源端VGL1、第三电源端VGL2、复位信号端TRST、时钟信号端CLK(包括上述实施例记载的各时钟信号端)以及输入控制端OE耦接。并且，图14示出的栅极驱动电路共耦接有四个时钟信号端CLK1至CLK4，每四个级联的移位寄存器单元分别与该四个时钟信号端CLK1至CLK4依次耦接。当然，栅极驱动电路也可以采用二相时钟或六相时钟，本公开实施例对此不做限定。

可选的，图15是本公开实施例提供的一种显示装置的结构示意图。如图15所示，该显示装置可以包括：显示面板200，以及如图14所示的栅极驱动电路100。其中该栅极驱动电路100可以与显示面板200中的像素电路耦接(图中未示出)，该栅极驱动电路100可以用于为所耦接的像素电路提供栅极驱动信号。

并且，在本公开实施例中，该栅极驱动电路100不仅可以在显示阶段提供用于驱动显示的栅极驱动信号，而且可以在消隐阶段提供用于驱动补偿的栅极驱动信号。

可选的，该显示装置还可以包括源极驱动电路，以及一些外部电路，如现场可编程门阵列(field programmable gate array，FPGA)。该FPGA可以与输入控制端OE耦接，并用于提供上述实施例记载的输入控制信号。该源极驱动电路可以与显示面板中的像素电路耦接，并用于为像素电路提供数据信号。

此外，栅极驱动电路100可以通过栅线与像素电路耦接，源极驱动电路可以通过数据线与像素电路耦接。

可选的，该显示装置可以为：液晶面板、电子纸、有机发光二极管(organic lightemitting-diode，OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。

在本公开实施例中，术语“第一”、“第二”、第三”和“第四”仅用于描述目的，而不能理解为指示或暗示相对重要性。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的栅极驱动电路、移位寄存器单元、各电路和子电路的具体工作过程，可以参考方法实施例中的对应过程，在此不再赘述。

以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (14)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

输入电路，所述输入电路分别与输入信号端、输入控制端、第一电源端、参考节点和第一节点耦接；所述输入电路用于响应于所述输入信号端提供的输入信号和所述输入控制端提供的输入控制信号，向所述参考节点传输所述第一电源端提供的第一电源信号，以及响应于所述输入信号，向所述第一节点传输所述第一电源信号，所述输入控制端与所述输入信号端为两个端子；

补偿控制电路，所述补偿控制电路分别与第一时钟信号端、所述参考节点和所述第一节点耦接；所述补偿控制电路用于响应于所述第一时钟信号端提供的第一时钟信号，基于所述参考节点的电位调节所述第一节点的电位；

输出电路，所述输出电路分别与所述第一节点、第二时钟信号端和输出端耦接；所述输出电路用于响应于所述第一节点的电位，向所述输出端传输所述第二时钟信号端提供的第二时钟信号；

其中，所述输入电路包括的晶体管、所述补偿控制电路包括的晶体管和所述输出电路包括的晶体管中，至少一个晶体管具有相互耦接的顶栅和底栅，或者，所述至少一个晶体管具有目标金属，且所述目标金属与源极耦接；所述移位寄存器单元中的每个晶体管均包括：衬底基板，位于所述衬底基板一侧的缓冲层，以及位于所述缓冲层远离所述衬底基板一侧的源漏金属层、有源层、栅绝缘层和栅极金属层，所述目标金属位于所述衬底基板与所述缓冲层之间。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括：第一输入子电路和第二输入子电路；

所述第一输入子电路分别与所述输入信号端、所述输入控制端、所述第一电源端和所述参考节点耦接；所述第一输入子电路用于响应于所述输入信号和所述输入控制信号，向所述参考节点传输所述第一电源信号；

所述第二输入子电路分别与所述输入信号端、所述第一电源端和所述第一节点耦接；所述第二输入子电路用于响应于所述输入信号，向所述第一节点传输所述第一电源信号。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输入子电路包括：第一输入晶体管和第二输入晶体管；所述第二输入子电路包括：第三输入晶体管；

所述第一输入晶体管的栅极与所述输入信号端耦接，所述第一输入晶体管的第一极与所述第一电源端耦接，所述第一输入晶体管的第二极与所述第二输入晶体管的第一极耦接；

所述第二输入晶体管的栅极与所述输入控制端耦接，所述第二输入晶体管的第二极与所述参考节点耦接；

所述第三输入晶体管的栅极与所述输入信号端耦接，所述第三输入晶体管的第一极与所述第一电源端耦接，所述第三输入晶体管的第二极与所述第一节点耦接。

4.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述补偿控制电路包括：补偿控制晶体管；

所述补偿控制晶体管的栅极与所述第一时钟信号端耦接，所述补偿控制晶体管的第一极与所述参考节点耦接，所述补偿控制晶体管的第二极与所述第一节点耦接。

5.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：电位存储电路；

所述电位存储电路分别与所述参考节点和第二电源端耦接；所述电位存储电路用于在所述参考节点的电位和所述第二电源端提供的第二电源信号的控制下，存储所述参考节点的电位。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述电位存储电路包括：存储电容；

所述存储电容的一端与所述参考节点耦接，所述存储电容的另一端与所述第二电源端耦接。

7.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述输出端包括：移位输出端和驱动输出端；所述第二时钟信号端包括：第一子时钟信号端和第二子时钟信号端；所述输出电路包括：第一输出子电路和第二输出子电路；

所述第一输出子电路分别与所述第一节点、所述第一子时钟信号端和所述移位输出端耦接，所述第一输出子电路用于响应于所述第一节点的电位，向所述移位输出端传输所述第一子时钟信号端提供的第一子时钟信号；

所述第二输出子电路分别与所述第一节点、所述第二子时钟信号端和所述驱动输出端耦接，所述第二输出子电路用于响应于所述第一节点的电位，向所述驱动输出端传输所述第二子时钟信号端提供的第二子时钟信号。

8.根据权利要求1至3任一所述的移位寄存器单元，其特征在于，所述输出端包括：移位输出端和驱动输出端；所述移位寄存器单元还包括：下拉控制电路和下拉电路；

所述下拉控制电路分别与所述第一电源端、第一节点、第二电源端和第二节点耦接；所述下拉控制电路用于响应于所述第一电源信号，向所述第二节点传输所述第一电源信号，以及响应于所述第一节点的电位，向所述第二节点传输所述第二电源端提供的第二电源信号；

所述下拉电路分别与复位信号端、下拉控制端、所述第二节点、所述第二电源端、第三电源端、所述参考节点、所述第一节点、所述移位输出端和所述驱动输出端耦接；所述下拉电路用于响应于所述复位信号端提供的复位信号，向所述参考节点传输所述第二电源信号，响应于所述下拉控制端提供的下拉控制信号，向所述第一节点传输所述第二电源信号，以及响应于所述第二节点的电位，分别向所述第一节点和所述移位输出端传输所述第二电源信号，且向所述驱动输出端传输所述第三电源端提供的第三电源信号；

其中，所述下拉电路包括的晶体管中，至少一个晶体管具有相互耦接的顶栅和底栅，或，至少一个晶体管具有目标金属，且所述目标金属与源极耦接。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述移位寄存器单元中具有相互耦接的顶栅和底栅的晶体管，或，具有与源极耦接的目标金属的晶体管包括下述晶体管中的至少一种：

所述输入电路和所述下拉电路中，用于控制所述第一节点的电位的晶体管；

所述下拉电路中，用于控制所述参考节点的电位的晶体管；

以及，所述输出电路包括的各晶体管。

10.根据权利要求8所述的移位寄存器单元，其特征在于，所述下拉控制电路中，与所述第一电源端耦接的目标晶体管的沟道长度，大于所述移位寄存器单元中，除所述目标晶体管外的其他晶体管的沟道长度。

11.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至10任一所述的移位寄存器单元，所述方法包括：

输入阶段，输入信号端提供的输入信号的电位和输入控制端提供的输入控制信号的电位均为第一电位，输入电路响应于所述输入信号和所述输入控制信号，向参考节点传输第一电源端提供的第一电源信号，以及响应于所述输入信号，向第一节点传输所述第一电源信号，所述第一电源信号的电位为第一电位；

输出阶段，所述第一节点的电位为第一电位，输出电路响应于所述第一节点的电位，向输出端传输第二时钟信号端提供的第二时钟信号；

补偿控制阶段，第一时钟信号端提供的第一时钟信号的电位为第一电位，补偿控制电路响应于所述第一时钟信号，基于所述参考节点的电位调节所述第一节点的电位；

其中，所述输入阶段和所述输出阶段均在显示阶段执行，所述补偿控制阶段在消隐阶段执行。

12.根据权利要求11所述的方法，其特征在于，所述输出端包括移位输出端和驱动输出端；所述方法还包括：

第一下拉阶段，下拉控制端提供的下拉控制信号的电位为第一电位，下拉电路响应于所述下拉控制信号，向所述第一节点传输第二电源端提供的第二电源信号，下拉控制电路响应于所述第一电源信号和所述第一节点的电位，向第二节点传输所述第二电源信号，下拉电路还响应于所述第二节点的电位，分别向所述第一节点和所述移位输出端传输所述第二电源信号，且向所述驱动输出端传输第三电源端提供的第三电源信号，所述第三电源信号的电位为第三电位；

第二下拉阶段，复位信号端提供的复位信号的电位和所述第一时钟信号的电位均为第一电位，所述下拉电路响应于所述复位信号，向所述参考节点传输所述第二电源信号，所述补偿控制电路响应于所述第一时钟信号，基于所述参考节点的电位调节所述第一节点的电位；

其中，所述第一下拉阶段在所述显示阶段执行，且在所述输出阶段之后执行；所述第二下拉阶段在所述消隐阶段执行，且在所述补偿控制阶段之后执行。

13.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至10任一所述的移位寄存器单元。

14.一种显示装置，其特征在于，所述显示装置包括：显示面板，以及如权利要求13所述的栅极驱动电路；

所述栅极驱动电路与所述显示面板中的像素电路耦接，所述栅极驱动电路用于为所耦接的像素电路提供栅极驱动信号。