CN117957607A - 移位寄存器单元、栅极驱动电路和栅极驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路和栅极驱动方法 Download PDF

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CN117957607A CN202280002335.XA CN202280002335A CN117957607A CN 117957607 A CN117957607 A CN 117957607A CN 202280002335 A CN202280002335 A CN 202280002335A CN 117957607 A CN117957607 A CN 117957607A
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许静波
姚星
刘苗
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BOE Technology Group Co Ltd
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Abstract

一种移位寄存器单元、栅极驱动电路和栅极驱动方法，其中移位寄存器单元包括：感测控制电路(1)，配置为响应于第一感测控制节点(H1)所提供有效电平信号和感测信号输入端(INPUT2)所提供有效电平信号的控制将感测有效电平供给端(INT)所提供的有效电平信号写入至第一感测控制节点(H1)；第一感测输入电路(2)，配置为响应于第一感测控制节点(H1)处有效电平信号和时钟控制信号所提供有效电平信号的控制将有效电平信号写入至第一上拉节点(PU1)；第一驱动输出电路(5)，配置为响应于第一上拉节点(PU1)处有效电平信号的控制将第一驱动时钟信号输入端(CLKE)所提供信号写入至第一驱动信号输出端(OUT2)。

Description

移位寄存器单元、栅极驱动电路和栅极驱动方法 技术领域
本发明涉及显示领域，特别涉及一种移位寄存器单元、栅极驱动电路和栅极驱动方法。
背景技术
有源矩阵有机发光二极体面板(Active Matrix Organic Light Emitting Diode，简称：AMOLED)的应用越来越广泛。AMOLED的像素显示器件为有机发光二极管(Organic Light-Emitting Diode,简称OLED)，AMOLED能够发光是通过驱动薄膜晶体管在饱和状态下产生驱动电流，该驱动电流驱动发光器件发光。
发明内容
第一方面，本公开实施例提供了一种移位寄存器单元，其中，包括：
感测控制电路，与第一感测控制节点、感测信号输入端、随机信号输入端和感测有效电平供给端连接，配置为响应于所述第一感测控制节点所提供有效电平信号和所述感测信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供的有效电平信号写入至所述第一感测控制节点；
第一感测输入电路，与所述第一感测控制节点、时钟控制信号输入端和第一上拉节点连接，配置为响应于所述第一感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第一上拉节点；
第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端和第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效 电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
在一些实施例中，所述感测控制电路包括：
第一控制输入电路，与所述感测有效电平供给端、感测控制中间节点和第一控制信号输入端连接，配置为响应于所述第一控制信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供信号写入至所述感测控制中间节点；
第二控制输入电路，与所述感测控制中间节点、所述第一感测控制节点和第二控制信号输入端，配置为响应于所述第二控制信号输入端所提供有效电平信号的控制将所述感测控制中间节点处信号写入至所述第一感测控制节点；
第一控制信号输入端和所述第二控制信号输入端二者中之一为所述感测信号输入端，二者中另一为随机信号输入端。
在一些实施例中，所述感测控制电路还与控制复位信号输入端和第二电源端连接，所述感测控制电路还配置为至少响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点。
在一些实施例中，所述感测控制电路还包括：
控制复位电路，与所述第二电源端、所述第一感测控制节点和所述控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点。
在一些实施例中，所述控制复位电路包括：第六晶体管；
所述第六晶体管的控制极与所述控制复位信号输入端连接，所述第六晶体管的第一极与所述第一感测控制节点连接，所述第六晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述第一控制信号输入端为所述感测信号输入端，第二控制信号输入端为所述随机信号输入端；
所述感测控制电路配置为响应于所述控制复位信号输入端所提供有效电平信号和所述随机信号输入端所提供的有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点；
所述感测控制电路还包括：
控制复位电路，与所述第二电源端、所述感测控制中间节点和所述控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述感测控制中间节点。
在一些实施例中，所述控制复位电路包括：第六晶体管；
所述第六晶体管的控制极与所述控制复位信号输入端连接，所述第六晶体管的第一极与所述控制中间节点连接，所述第六晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述第一控制输入电路包括：第四晶体管，所述第二控制输入电路包括：第一晶体管；
所述第四晶体管的控制极与所述第一控制信号输入端连接，所述第四晶体管的第一极与所述感测有效电平供给端连接，所述第四晶体管的第二极与所述感测控制中间节点连接；
所述第一晶体管的控制极与所述第二控制信号输入端连接，所述第一晶体管的第一极与所述感测控制中间节点连接，所述第一晶体管的第二极与第一感测控制节点连接。
在一些实施例中，所述移位寄存器单元还包括：
第三控压电路，与所述第一感测控制节点、感测控制中间节点和第一电源端连接，配置为响应于所述第一感测控制节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述感测控制中间 节点。
在一些实施例中，所述第三控压电路包括：第七十一晶体管；
所述第七十一晶体管的控制极与所述第一感测控制节点连接，所述第七十一晶体管的第一极与所述第一电源端连接，所述第七十一晶体管的第二极与所述感测控制中间节点连接。
在一些实施例中，所述感测控制电路还包括：控制复位电路，控制复位电路与所述第二电源端、所述第一感测控制节点和所述控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点；
所述移位寄存器单元还包括：控制复位防漏电电路；
所述控制复位电路通过所述控制复位防漏电电路与所述第二电源端连接，所述控制复位电路与所述控制复位防漏电电路连接于控制复位防漏电节点，所述控制复位防漏电节点与所述感测控制中间节点连接；
所述控制复位防漏电电路还与所述控制复位信号输入端连接，所述控制复位防漏电电路配置为响应于所述控制复位信号输入端所提供有效电平信号的控制使得所述复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述控制复位信号输入端所提供非有效电平信号的控制使得所述复位防漏电节点与所述第二电源端之间形成断路。
在一些实施例中，所述控制复位防漏电电路包括：第七十二晶体管；
所述第七十二晶体管的控制极与所述控制复位信号输入端连接，所述第七十二晶体管的第一极与所述复位防漏电节点连接，所述第七十二晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述移位寄存器单元还包括：
第一控压电路，与第一电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控 制将所述第一电源端所提供有效电平信号写入至所述第一控压节点；
所述移位寄存器单元还包括：第一感测输入防漏电电路；
所述第一感测输入电路通过所述第一感测输入防漏电电路与所述第一上拉节点连接，所述第一感测输入电路与所述第一感测输入防漏电电路连接于第一感测输入防漏电节点，所述第一感测输入防漏电节点与所述第一控压节点连接，所述第一感测输入防漏电电路与所述时钟控制信号输入端连接，所述第一感测输入防漏电电路配置为响应于所述时钟控制信号输入端处有效电平信号的控制使得所述第一感测输入防漏电节点与所述第一上拉节点之间形成通路，以及响应于所述时钟控制信号输入端处非有效电平信号的控制使得所述第一感测输入防漏电节点与所述第一上拉节点之间形成断路。
在一些实施例中，所述移位寄存器单元还包括：
第一全局复位电路，与全局复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点。
在一些实施例中，在所述感测控制电路还与控制复位信号输入端连接时，所述控制复位信号输入端与所述全局复位信号输入端为同一信号端。
在一些实施例中，所述移位寄存器单元还包括：
第一显示输入电路，与显示信号输入端、第一电源端和第一上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第一上拉节点；
第一显示复位电路，与显示复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制，将所述第二电源端所提供的非有效电平信号写入至所述 第一上拉节点；
第一级联输出电路，与所述第一上拉节点、第一级联时钟信号输入端、第一级联信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一级联时钟信号输入端所提供信号写入至所述第一级联信号输出端。
在一些实施例中，所述感测信号输入端与所述第一级联信号输出端为同一信号端。
在一些实施例中，所述移位寄存器单元还包括：
第二驱动输出电路，与所述第一上拉节点、第二驱动时钟信号输入端和第二驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端。
在一些实施例中，所述移位寄存器单元还包括：
第一下拉控制电路，与第二电源端、第五电源端、所述第一上拉节点和第一下拉节点连接，配置为向所述第一下拉节点处写入与所述第一上拉节点处电压反相的电压；
第一上拉降噪电路，与所述第二电源端、所述第一上拉节点和第一下拉节点连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第一上拉节点；
所述第一级联输出电路还与所述第一下拉节点和第二电源端连接，所述第一级联输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制，将所述第二电源端提供的非有效电平信号写入至所述第一级联信号输出端；
所述第一驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第一驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第一驱动 信号输出端；
所述第二驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第二驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第二驱动信号输出端。
在一些实施例中，所述移位寄存器单元还包括：
第一控压电路，与第一电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第一控压节点；
所述移位寄存器单元还包括：第一防漏电电路、第二防漏电电路、第三防漏电电路中至少之一；
所述第一全局复位电路通过所述第一防漏电电路与第二电源端连接，所述第一全局复位电路与所述第一防漏电电路连接于第一防漏电节点，所述第一防漏电节点与所述第一控压节点连接，所述第一防漏电电路与全局复位信号输入端连接，所述第一防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间断路；
所述第一显示复位电路通过所述第二防漏电电路与第二电源端连接，所述第一显示复位电路与所述第二防漏电电路连接于第二防漏电节点，所述第二防漏电节点与所述第一控压节点连接，所述第二防漏电电路与显示复位信号输入端连接，所述第二防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第二防漏电节点与所述第二电 源端之间断路；
所述第一上拉降噪电路通过所述第三防漏电电路与第二电源端连接，所述第一上拉降噪电路与所述第三防漏电电路连接于第三防漏电节点，所述第三防漏电节点与所述第一控压节点连接，所述第三防漏电电路与第一下拉节点连接，所述第三防漏电电路配置为响应于所述第一下拉节点处有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一下拉节点处非有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间断路。
在一些实施例中，所述移位寄存器单元还包括：第一电容；
所述第一电容的第一端与所述第一感测控制节点连接，所述第一电容的第二端与第三电源端连接。
在一些实施例中，所述第一感测输入电路包括：
所述第一输入响应电路，与输入有效电平供给端、所述第一感测控制节点和感测输入中间节点连接，配置为响应于所述第一感测控制节点处有效电平信号的控制将输入有效电平供给端所提供信号写入至所述感测输入中间节点；
所述第二输入响应电路，与所述感测输入中间节点、所述时钟控制信号输入端和所述第一上拉节点连接，配置为响应于所述时钟控制信号输入端所提供有效电平信号的控制所述感测输入中间节点处电压写入至所述第一上拉节点；
所述移位寄存器单元还包括：
所述第二感测输入电路，与所述感测输入中间节点、所述时钟控制信号输入端和第二上拉节点连接，配置为响应于所述时钟控制信号输入端所提供有效电平信号的控制所述感测输入中间节点处电压写入至所述第二上拉节点；
第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入 端和第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端。
在一些实施例中，所述第二感测输入电路包括：第八十一晶体管；
所述第八十一晶体管的控制极与所述时钟控制信号输入端连接，所述第八十一晶体管的第一极与所述感测输入中间节点连接，所述第八十一晶体管的第二极与所述第二上拉节点连接。
在一些实施例中，所述移位寄存器单元还包括：
第二感测输入电路，与第二感测控制节点、时钟控制信号输入端和第二上拉节点连接，配置为响应于所述第二感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；所述第二感测控制节点与所述第一感测控制节点连接；
第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端和第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端。
在一些实施例中，所述第二感测输入电路包括：第八十一晶体管和第八十二晶体管；
所述第八十一晶体管的控制极与所述时钟控制信号输入端连接，所述第八十一晶体管的第一极与所述第八十二晶体管的第二极连接，所述第八十一晶体管的第二极与所述第二上拉节点连接；
所述第八十二晶体管的控制极与所述第二感测控制节点连接，所述第八十二晶体管的第一极与输入有效电平供给端连接；
在一些实施例中，所述感测控制电路包括：
第一控制输入电路，与所述感测有效电平供给端、感测控制中间节 点和第一控制信号输入端连接，配置为响应于所述第一控制信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供信号写入至所述感测控制中间节点；
第二控制输入电路，与所述感测控制中间节点、所述第一感测控制节点和第二控制信号输入端，配置为响应于所述第二控制信号输入端所提供有效电平信号的控制将所述感测控制中间节点处信号写入至所述第一感测控制节点；
所述第一控制信号输入端为所述感测信号输入端，所述第二控制信号输入端为所述随机信号输入端；
所述移位寄存器单元还包括：
第三控制输入电路，与所述感测控制中间节点、所述第二感测控制节点和所述随机信号输入端，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测控制中间节点处信号写入至所述第二感测控制节点；
第二感测输入电路，与第二感测控制节点、时钟控制信号输入端和第二上拉节点连接，配置为响应于所述第二感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；所述第二感测控制节点与所述第一感测控制节点连接；
第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端和第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端；
所述感测控制电路还包括：
控制复位电路，与所述第二电源端、预设端子和控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的 控制将所述第二电源端提供的非有效电平信号写入至所述预设端子；
所述预设端子为所述感测控制中间节点、所述第一感测控制节点、所述第二感测控制节点中之一。
在一些实施例中，所述第二感测输入电路包括：第八十一晶体管和第八十二晶体管；
所述第八十一晶体管的控制极与所述时钟控制信号输入端连接，所述第八十一晶体管的第一极与所述第八十二晶体管的第二极连接，所述第八十一晶体管的第二极与所述第二上拉节点连接；
所述第八十二晶体管的控制极与所述第二感测控制节点连接，所述第八十二晶体管的第一极与输入有效电平供给端连接；
所述第三控制输入电路包括：第八十三晶体管；
所述第八十三晶体管的控制极与所述随机信号输入端连接，所述第八十三晶体管的第一极与所述感测控制中间节点连接，所述第八十三晶体管的第二极与所述第二感测控制节点连接。
在一些实施例中，所述移位寄存器单元还包括：
第二控压电路，与第一电源端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第二控压节点；
所述移位寄存器单元还包括：第二感测输入防漏电电路；
所述第二感测输入电路通过所述第二感测输入防漏电电路与所述第二上拉节点连接，所述第二感测输入电路与所述第二感测输入防漏电电路连接于第二感测输入防漏电节点，所述第二感测输入防漏电节点与所述第二控压节点连接，所述第二感测输入防漏电电路与所述时钟控制信号输入端连接，所述第二感测输入防漏电电路配置为响应于所述时钟控制信号输入端处有效电平信号的控制使得所述第二感测输入防漏电节点与所述第二上拉节点之间形成通路，以及响应于所述时钟控制信号输入 端处非有效电平信号的控制使得所述第二感测输入防漏电节点与所述第二上拉节点之间形成断路。
在一些实施例中，所述移位寄存器单元还包括：
第二显示输入电路，与显示信号输入端和第二上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；
第二显示复位电路，与显示复位信号输入端、第二电源端、所述第二上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制，将所述第二电源端所提供的非有效电平信号写入至所述第二上拉节点；
第四驱动输出电路，与所述第二上拉节点、第四驱动时钟信号输入端、第四驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第四驱动时钟信号输入端所提供信号写入至所述第四驱动信号输出端。
在一些实施例中，所述移位寄存器单元还包括：
第二全局复位电路，与全局复位信号输入端、第二电源端、所述第二上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第二上拉节点；
第二下拉控制电路，与第二电源端、第六电源端、所述第二上拉节点和第二下拉节点连接，配置为向所述第二下拉节点处写入与所述第二上拉节点处电压反相的电压；
第二上拉降噪电路，与所述第二电源端、所述第二上拉节点和第二下拉节点连接，配置为响应于所述第二下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第二上拉节点。
在一些实施例中，所述移位寄存器单元还包括：
第二控压电路，与第三电源端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第二控压节点；
所述移位寄存器单元还包括：第四防漏电电路、第五防漏电电路、第六防漏电电路中至少之一；
所述第二全局复位电路通过所述第四防漏电电路与第二电源端连接，所述第二全局复位电路与所述第四防漏电电路连接于第四防漏电节点，所述第四防漏电节点与所述第二控压节点连接，所述第四防漏电电路与全局复位信号输入端连接，所述第四防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间断路；
所述第二显示复位电路通过所述第五防漏电电路与第二电源端连接，所述第二显示复位电路与所述第五防漏电电路连接于第五防漏电节点，所述第五防漏电节点与所述第二控压节点连接，所述第五防漏电电路与显示复位信号输入端连接，所述第五防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间断路；
所述第二上拉降噪电路通过所述第六防漏电电路与第二电源端连接，所述第二上拉降噪电路与所述第六防漏电电路连接于第六防漏电节点，所述第六防漏电节点与所述第二控压节点连接，所述第六防漏电电路与第二下拉节点连接，所述第六防漏电电路配置为响应于所述第二下 拉节点处有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二下拉节点处非有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间断路。
第二方面，本公开实施例还提供了一种栅极驱动电路，其中，包括：级联的多个移位寄存器单元，所述移位寄存器单元采用上述第一方面中提供的所述移位寄存器单元。
在一些实施例中，除位于前a级的移位寄存器单元外的任意一个所述移位寄存器单元，所述移位寄存器单元的感测有效电平供给端与位于自身前a级的一个移位寄存器单元内的所述第一上拉节点连接；
或者，除位于最后a级的移位寄存器单元外的任意一级所述移位寄存器单元，所述移位寄存器单元的感测有效电平供给端与位于自身后a级的一个移位寄存器单元内的所述第一上拉节点连接；
其中，a为正整数。
第三方面，本公开实施例还提供了一种栅极驱动方法，其中，所述栅极驱动方法基于第一方面中提供的所述移位寄存器单元，所述栅极驱动方法包括：
所述感测控制电路响应于所述第一感测控制节点所提供有效电平信号和所述感测信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供的有效电平信号写入至所述第一感测控制节点；
第一感测输入电路响应于所述第一感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第一上拉节点；
第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
在一些实施例中，在第一驱动输出电路响应于所述第一上拉节点处 有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端的步骤之后，还包括：
所述感测控制电路至少响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点。
附图说明
图1为有机发光二极管显示面板内的像素电路的电路结构示意图；
图2为图1所示像素电路的一种工作时序图；
图3为相关技术所涉及的移位寄存器单元的一种电路结构示意图；
图4为本公开实施例中移位寄存器单元的一种电路结构示意图；
图5A为本公开实施例中感测控制电路的一种电路结构示意图；
图5B为本公开实施例中感测控制电路的另一种电路结构示意图；
图5C为本公开实施例中感测控制电路的一种电路结构示意图；
图6为本公开实施例中移位寄存器单元的另一种电路结构示意图；
图7A为图6所示移位寄存器单元的一种工作时序图；
图7B为图6所示移位寄存器单元的一种工作时序图；
图8A～图8C分别为图5A～图5B所示感测控制电路配置有第三控压电压时的示意图；
图8D和图8E分别为图8A～图8B所示感测控制电路和第三控压电压配置有控制复位防漏电电路时的示意图；
[根据细则91更正 07.11.2022] 图9为本公开实施例中移位寄存器单元的又一种电路结构示意图； 图10为本公开实施例中移位寄存器单元的再一种电路结构示意图；
图11为本公开实施例中移位寄存器单元的再一种电路结构示意图；
图12为图11所示移位寄存器单元的一种工作时序图；
图13为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图14为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图15为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图16为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图17A和图17B为本公开实施例提供的移位寄存器单元的再两种电路结构示意图；
图18A～图18D为本公开实施例提供的移位寄存器单元的再四种电路结构示意图；
图19为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图20为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图21为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图22为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图23为本公开实施例提供的栅极驱动电路的一种电路结构示意图；
图24为图23所示栅极驱动电路的一种工作时序图；
图25为本公开实施例提供的一种栅极驱动方法的方法流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器单元、栅极驱动电路和栅极驱动方法进行详细描述。
本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的连接，不管是直接的还是间接的。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明。
在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。
在下面描述中，将以晶体管为N型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用P型晶体管时，需要相应调整控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。
图1为有机发光二极管显示面板内的像素电路的电路结构示意图，图2为图1所示像素电路的一种工作时序图，如图1和图2所示，对于具有外部补偿功能的有机发光二极管显示面板而言，一帧画面可划分为 两个阶段：显示驱动阶段和感测阶段；在显示驱动阶段中，显示面板中的各行像素单元完成显示驱动；在感测阶段，显示面板中的某一行像素单元完成电流抽取(即感测)。
参见图1所示，像素电路包括显示开关晶体管QTFT(控制极连第一栅线G1)、驱动晶体管DTFT、感测开关晶体管STFT(控制极连第二栅线G2)和一个Cst。在需要对该像素电路进行外部补偿时，该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)。
在像素驱动阶段，需要将数据线Data中的数据电压Vdata写入至像素单元；在像素感测阶段，需要通过数据线Data将一个测试电压Vsence写入至像素单元，并通过感测开关晶体管STFT将驱动晶体管的漏极处的电信号读取至信号读取线Sence。其中，在电流读取过程中，需要通过对应的第二栅线G2向感测开关晶体管STFT的栅极写入有效电平电压。需要说明的是，对OLED显示面板中的像素单元进行外部补偿，具体补偿过程和原理，此处不再赘述。
针对用于控制感测开关晶体管STFT的第二栅线G2，在显示面板的周边区配置有对应的栅极驱动电路，栅极驱动电路包括多个级联的移位寄存器单元，通过移位寄存器单元可向对应的第二栅线G2提供驱动信号。
图3为相关技术所涉及的移位寄存器单元的一种电路结构示意图，如图3所示，该移位寄存器单元包括：感测控制电路1、第一感测输入电路2和第一驱动输出电路5。感测控制电路1用于控制第一感测控制节点H1处电压；第一感测输入电路2响应于第一感测控制节点H1处有效电平信号和时钟控制信号端CLKA所提供有效电平信号的控制将有效电平信号写入至第一上拉节点PU1；第一驱动输出电路5响应于第一上拉节点处有效电平信号的控制将第一驱动时钟信号输入端CLKE所提供 信号写入至第一驱动信号输出端OUT2。
其中，感测控制电路1包括第一晶体管M1，该第一晶体管M1的控制极与随机信号输入端OE连接，第一晶体管M1的第一极与感测信号输入端INPUT2连接，第一晶体管M1的第二极与第一感测控制节点H1连接。
在移位寄存器单元的工作过程中包括向第一感测控制节点H1写入有效电平信号以对第一感测控制节点H1进行充电的过程，以及向第一感测控制节点写入非有效电平信号以对第一感测控制节点进行复位的过程。其中，在向第一感测控制节点H1写入有效电平信号之后且在向第一感测控制节点H1进行复位之前的很长一个时段，第一感测控制节点H1会处于有效电平状态且处于浮接状态(floating)，此时由于感测控制电路1内部结构简单(仅包括第一晶体管)，因此第一感测控制节点H1处电压极其容易通过感测控制电路1和感测信号输入端INPUT2产生漏电，从而导致第一感测控制节点H1处电压向非有效电平状态的方向偏移，一旦漏电过于严重，则会导致第一感测控制节点H1处电压偏移至非有效电平状态，进而导致移位寄存器单元工作异常。
由此可见，如何有效改善第一感测控制节点H1处电压通过感测控制电路1产生漏电的问题，是本领域亟需解决的技术问题。
为有效改善第一感测控制节点通过感测控制电路产生漏电的技术问题，本公开提供了一种新的移位寄存器单元。下面将结合附图和实施例来对本公开的技术方案进行示例性描述。
图4为本公开实施例中移位寄存器单元的一种电路结构示意图，如图4所示，如图4所示，该移位寄存器单元包括：感测控制电路1、第一感测输入电路2和第一驱动输出电路5。
其中，感测控制电路1与第一感测控制节点H1、感测信号输入端INPUT2、随机信号输入端OE和感测有效电平供给端INT连接，配置为响应于第一感测控制节点H1所提供有效电平信号和感测信号输入端 INPUT2所提供有效电平信号的控制将感测有效电平供给端INT所提供的有效电平信号写入至第一感测控制节点H1。
第一感测输入电路2与第一感测控制节点H1、时钟控制信号输入端CLKA和第一上拉节点PU1连接，配置为响应于第一感测控制节点H1处有效电平信号和时钟控制信号所提供有效电平信号的控制将有效电平信号写入至第一上拉节点PU1。
第一驱动输出电路5与第一上拉节点PU1、第一驱动时钟信号输入端CLKE和第一驱动信号输出端OUT2连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第一驱动时钟信号输入端CLKE所提供信号写入至第一驱动信号输出端OUT2。
与相应技术中感测控制电路1仅受控于随机信号输入端OE所不同，在本公开实施例中，感测控制电路1同时受控于感测信号输入端INPUT2和随机信号输入端OE，因此本申请中感测控制电路1内且串联于感测有效电平供给端INT与第一感测控制节点H1之间的晶体管数量，必然多于相关技术中串联于感测信号输入端INPUT2与第一感测控制节点H1之间的晶体管数量，本申请中第一感测控制节点通过感测控制电路产生漏电的风险小于相关技术中一感测控制节点通过感测控制电路产生漏电的风险，且即便本申请中第一感测控制节点通过感测控制电路产生了漏电，该漏电流也会小于相关技术中所产生的漏电流。
由此可见，本公开的技术方案可以有效改善第一感测控制节点处电压通过感测控制电路产生漏电的问题。
在一些实施例中，感测控制电路1包括：第一控制输入电路101和第二控制输入电路102。
其中，第一控制输入电路101与感测有效电平供给端INT、感测控制中间节点K1和第一控制信号输入端连接，配置为响应于第一控制信号输入端所提供有效电平信号的控制将感测有效电平供给端INT所提供信 号写入至感测控制中间节点K1。
第二控制输入电路102，与感测控制中间节点K1、第一感测控制节点H1和第二控制信号输入端，配置为响应于第二控制信号输入端所提供有效电平信号的控制将感测控制中间节点K1处信号写入至第一感测控制节点H1；
第一控制信号输入端和第二控制信号输入端二者中之一为感测信号输入端INPUT2，二者中另一为随机信号输入端OE。
在一些实施例中，感测控制电路1还与控制复位信号输入端H-RST和第二电源端连接，感测控制电路1还配置为至少响应于控制复位信号输入端H-RST所提供有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一感测控制节点H1。
也就是说，在本申请中感测控制电路1可以通过两条不同的支路来对第一感测控制节点H1分别进行充电和复位。其中，一条支路响应于感测信号输入端INPUT2和随机信号输入端OE的控制以对第一感测控制节点H1进行充电，另一条支路至少响应于控制复位信号输入端H-RST的控制以对第一感测控制节点H1进行复位。
再次参见图3所示，在相关技术所提供的感测控制电路1中，在需要对第一感测控制节点H1进行充电时，可控制第一晶体管M1导通且使得感测信号输入端INPUT2提供有效电平信号；在需要对第一感测控制节点H1进行复位时，可控制第一晶体管M1导通且使得感测信号输入端INPUT2提供非有效电平信号。由此可见，相关技术所涉及移位寄存器单元内的感测控制电路1对第一感测控制节点H1的充电和复位，均是依靠感测信号输入端INPUT2所提供信号。因此，对于感测信号输入端INPUT2的时序要求较高。而基于感测信号输入端INPUT2的时序要求，相关技术中一般地会选取位于本级移位寄存器单元前c级或后c级(c为正整数)的某个移位寄存器单元的级联信号输出端，以作为本级移位寄存器单元 的感测信号输入端。然而，在实际应用中发现，由于移位寄存器单元的级联信号输出端的输出能力较弱，故相关技术中利用前a级或后a级的移位寄存器单元的级联信号输出端所输出信号来对本级移位寄存器单元内的第一感测控制节点H1进行充电或复位，会存在充/放电速度较慢的问题。
与相关技术中利用感测信号输入端INPUT2所提供信号来对第一感测控制节点H1进行充电和复位所不同，在本公开实施例中，感测控制电路1响应于感测信号输入端INPUT2和随机信号输入端OE的控制并利用感测有效电平供给端INT所提供信号对第一感测控制节点H1进行充电，另外感测控制电路1响应于控制复位信号输入端H-RST所提供信号的控制并利用第二电源端所提供电压对第一感测控制节点H1进行复位；即，感测控制电路1利用感测有效电平供给端INT和第二电源端来分别对第一感测控制节点H1进行充电和复位。
在本公开实施例中，由于感测有效电平供给端INT所提供信号仅需对第一感测控制节点H1进行充电，而无需对第一感测控制节点H1进行复位，故对于感测有效电平供给端INT的时序要求较低，此时可选择具有较强输出能力的端子来作为感测有效电平供给端INT，例如感测有效电平供给端INT可以为持续提供有效电平电压的电源端、其他级移位寄存器单元(例如，前一级移位寄存器单元或后一级移位寄存器单元)内的第一上拉节点PU1等，故感测控制电路1能够很快的实现对第一感测控制节点H1的充电。在本公开实施例中，仅需保证感测有效电平供给端INT能够在感测信号输入端INPUT2和随机信号输入端OE均提供有效电平信号的时段能够提供有效电平信号即可。
另外，在本公开实施例中，利用第二电源端所提供的非有效电平信号来对第一感测控制节点H1进行复位处理；由于第二电源端具有较强的输出能力，故感测控制电路1能够很快的实现对第一感测控制节点H1 的复位。
由此可见，相较于相关技术所涉及移位寄存器单元内的感测控制电路1，本公开实施例所提供移位寄存器单元内的感测控制电路1能够快速的对第一感测控制节点H1进行充电和复位；即，本公开实施例所提供移位寄存器单元内的感测控制电路1向第一感测控制节点H1输入信号的能力较强，有利于提升移位寄存器单元的工作稳定性。
图5A为本公开实施例中感测控制电路的一种电路结构示意图，图5B为本公开实施例中感测控制电路1的另一种电路结构示意图，如图5A和图5B所示，在一些实施例中，感测控制电路1包括：第一控制输入电路101、第二控制输入电路102和控制复位电路103。
其中，第一控制输入电路101与感测有效电平供给端INT、感测控制中间节点K1和第一控制信号输入端连接，配置为响应于第一控制信号输入端所提供有效电平信号的控制将感测有效电平供给端INT所提供信号写入至感测控制中间节点K1。
第二控制输入电路102，与感测控制中间节点K1、第一感测控制节点H1和第二控制信号输入端，配置为响应于第二控制信号输入端所提供有效电平信号的控制将感测控制中间节点K1处信号写入至第一感测控制节点H1；
控制复位电路103，与第二电源端、第一感测控制节点H1和控制复位信号输入端H-RST连接，配置为响应于控制复位信号输入端H-RST所提供有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一感测控制节点H1；
第一控制信号输入端和第二控制信号输入端二者中之一为感测信号输入端INPUT2，二者中另一为随机信号输入端OE。
在一些实施例中，第二电源端提供低电平电压VGL1。
需要说明的是，图5A中示意出了第一控制信号输入端为感测信号输 入端INPUT2，第二控制信号输入端为随机信号输入端OE的情况；图5B中示意出了第一控制信号输入端为随机信号输入端OE，第二控制信号输入端为感测信号输入端INPUT2的情况。
在一些实施例中，控制复位电路103包括：第六晶体管M6；第六晶体管M6的控制极与控制复位信号输入端H-RST连接，第六晶体管M6的第一极与第一感测控制节点H1连接，第六晶体管M6的第二极与第二电源端连接。
图5C为本公开实施例中感测控制电路的一种电路结构示意图，如图5C所示，与图5A和图5B中控制复位电路103与第一感测控制节点H1相连的情况不同，在本公开实施例中，第一控制信号输入端为感测信号输入端INPUT2，第二控制信号输入端为随机信号输入端OE，控制复位电路103与感测控制中间节点K1相连。
具体地，控制复位电路103与第二电源端、感测控制中间节点K1和控制复位信号输入端H-RST连接，配置为响应于控制复位信号输入端H-RST所提供有效电平信号的控制将第二电源端提供的非有效电平信号写入至感测控制中间节点K1。
在一些实施例中，控制复位电路103包括：第六晶体管M6；第六晶体管M6的控制极与控制复位信号输入端H-RST连接，第六晶体管M6的第一极与控制中间节点连接，第六晶体管M6的第二极与第二电源端连接。
继续参见图4、图5A～图5C所示，在一些实施例中，第一控制输入电路101包括：第四晶体管M4，第二控制输入电路102包括：第一晶体管M1。
第四晶体管M4的控制极与第一控制信号输入端连接，第四晶体管M4的第一极与感测有效电平供给端INT连接，第四晶体管M4的第二极与感测控制中间节点K1连接。
第一晶体管M1的控制极与第二控制信号输入端连接，第一晶体管M1的第一极与感测控制中间节点K1连接，第一晶体管M1的第二极与第一感测控制节点H1连接。
在一些实施例中，移位寄存器单元还包括：第一电容；第一电容的第一端与第一感测控制节点H1连接，第一电容的第二端与第三电源端连接，第一电容可起到对第一感测控制节点H1处电压进行稳压的作用。其中，第三电源端可以提供恒定的高电平电压VDD或恒定的低电平电压VGL。
为方便本领域技术人员更好的理解本公开的技术方案，下面将结合具体示例来进行详细描述。
图6为本公开实施例中移位寄存器单元的另一种电路结构示意图，如图6所示，在一些实施例中，移位寄存器单元还包括：第一全局复位电路6。第一全局复位电路6与全局复位信号输入端T-RST、第二电源端、第一上拉节点PU1连接，配置为响应于全局复位信号输入端T-RST所提供有效电平信号的控制将第二电源端所提供的非有效电平信号写入至第一上拉节点PU1。
在一些实施例中，控制复位信号输入端H-RST与全局复位信号输入端T-RST为同一信号端；也就是说，全局复位信号输入端T-RST可作为控制复位信号输入端H-RST来使用；通过该设计，可减少移位寄存器单元内所需配置的信号输入端的种类数量。
在图6所示情况中，移位寄存器单元内的感测控制电路1采用图5A所示，感测控制电路1包括第一晶体管M1、第四晶体管M4和第六晶体管M6。当然，图6中的感测控制电路1也可以采用图5B和图5C中所示情况。
在一些实施例中，第一感测输入电路2包括：第一输入响应电路201和第二输入响应电路202。
其中，第一输入响应电路201与输入有效电平供给端、第一感测控制节点H1和感测输入中间节点K2连接，配置为响应于第一感测控制节点H1处有效电平信号的控制将输入有效电平供给端所提供信号写入至感测输入中间节点K2。
第二输入响应电路202与感测输入中间节点K2、时钟控制信号输入端CLKA和第一上拉节点PU1连接，配置为响应于时钟控制信号输入端CLKA所提供有效电平信号的控制感测输入中间节点K2处电压写入至第一上拉节点PU1。
在一些实施例中，第一输入响应电路201包括：第二晶体管M2和第三晶体管M3。
其中，第二晶体管M2的控制极与第一感测控制节点H1连接，第二晶体管M2的第一极与输入有效电平供给端连接，第二晶体管M2的第二极与感测输入中间节点K2连接。其中，输入有效电平供给端可以为时钟控制信号输入端CLKA或第一电源端(提供高电平电压VDD1)。
第三晶体管M3的控制极与时钟控制信号输入端CLKA连接，第三晶体管M3的第一极与感测输入中间节点K2连接，第三晶体管M3的第二极与第一上拉节点PU1连接。
在一些实施例中，第一驱动输出电路5包括：第五晶体管M5；第五晶体管M5的控制极与第一上拉节点PU1连接，第五晶体管M5的第一极与第一驱动时钟信号输入端CLKE连接，第五晶体管M5的第二极与第一驱动信号输出端OUT2连接。
在一些实施例中，第一全局复位电路6包括：第七晶体管M7；第七晶体管M7的控制极与全局复位信号输入端T-RST连接，第七晶体管M7的第一极与第一上拉节点PU1连接，第七晶体管M7的第二极与第二电源端连接。
在一些实施例中，在第一感测控制节点H1处配置有能够使得第一感 测控制节点H1处电压稳定的第一电容。在第一驱动信号输出端OUT2处配置有能够使得第一驱动信号输出端OUT2稳定输出的第二电容。
图7A为图6所示移位寄存器单元的一种工作时序图，如图7A所示，在一些实施例中，该移位寄存器单元的工作过程包括如下几个阶段：
在p1阶段，感测信号输入端INPUT2提供高电平信号，随机信号输入端OE提供高电平信号，时钟控制信号输入端CLKA提供低电平信号，全局复位信号输入端T-RST(控制复位信号输入端H-RST)提供低电平信号。
此时，第一晶体管M1和第四晶体管M4均导通，感测有效电平供给端INT所提供的高电平信号通过第四晶体管M4和第一晶体管M1写入至第一感测控制节点H1，第一感测控制节点H1处的电压处于高电平状态，相应地第二晶体管M2导通。
由于时钟控制信号输入端CLKA提供低电平信号，故第三晶体管M3截止；由于全局复位信号输入端T-RST(控制复位信号输入端H-RST)提供低电平信号，故第六晶体管M6和第七晶体管M7均截止。
需要说明的是，阶段p1位于一帧中的显示驱动阶段，第一上拉节点PU1和第一驱动信号输出端OUT2在显示驱动阶段所加载电压情况，可参见后面实施例中的描述。
在阶段p2，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供高电平信号，全局复位信号输入端T-RST(控制复位信号输入端H-RST)提供低电平信号。
由于第一感测控制节点H1处电压维持前一阶段的高电平状态，故第二晶体管M2维持导通，时钟控制信号输入端CLKA或第一电源端提供的高电平信号通过第二晶体管M2写入至感测输入中间节点K2，感测输入中间节点K2处电压处于高电平状态。与此同时，由于时钟控制信号输入 端CLKA所提供高电平信号使得第三晶体管M3导通，故感测输入中间节点K2处的高电平信号会写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态。相应地，第五晶体管M5导通，第一驱动时钟信号输入端CLKE提供的低电平信号通过第五晶体管M5写入至第一驱动信号输出端OUT2。
由于第一驱动时钟信号输入端CLKE在阶段p2提供低电平信号，故此时第一驱动信号输出端OUT2输出低电平信号。
需要说明的是，阶段p1与阶段p2之间存在一个时间间隔，为保证感测控制节点处电压在该时间间隔内保持稳定，故在第一感测控制节点H1处可以增设上述第一电容。
在阶段p3，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供低电平信号，全局复位信号输入端T-RST(控制复位信号输入端H-RST)提供低电平信号。
第一驱动时钟信号输入端CLKE先提供高电平信号后提供低电平信号(提供高电平信号的时长可根据实际需要来进行预先设定)，第一驱动时钟信号输入端CLKE所提供的信号通过第五晶体管M5写入至第一驱动信号输出端OUT2，第一驱动信号输出端OUT2先输出高电平信号，后输出低电平信号。
需要说明的是，在第一驱动信号输出端OUT2由输出低电平信号切换至输出高电平信号的过程中，在第二电容的自举作用下，第一上拉节点PU1处电压被上拉至更高水平；在第一驱动信号输出端OUT2由输出高电平信号切换至输出低电平信号的过程中，在第二电容的自举作用下，第一上拉节点PU1处电压被下拉至初始高电平状态。
在阶段p4，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供高电平信号，时钟控制信号输入端CLKA提供低电平信号， 全局复位信号输入端T-RST(控制复位信号输入端H-RST)提供高电平信号。
由于随机信号输入端OE提供高电平信号，故第一晶体管M1导通；但是，又由于感测信号输入端INPUT2提供低电平信号使得第四晶体管M4截止，故感测有效电平供给端INT与第一感测控制节点H1之间形成断路。
与此同时，由于全局复位信号输入端T-RST提供高电平信号，故第六晶体管M6和第七晶体管M7均导通。第二电源端提供的低电平电压VGL1通过第六晶体管M6写入至第一感测控制节点H1，以对第一感测控制节点H1进行复位，第一感测控制节点H1处电压处于低电平状态，相应地第二晶体管M2截止；第二电源端提供的低电平电压VGL1通过第七晶体管M7写入至第一上拉节点PU1，以对第一上拉节点PU1进行复位，第一上拉节点PU1处电压处于低电平状态，相应地第五晶体管M5截止。
基于上述内容可见，本公开实施例所提供移位寄存器单元内的感测控制电路1能够分别利用感测有效电平供给端INT和第二电源端快速的对第一感测控制节点H1进行充电和复位；即，本公开实施例所提供移位寄存器单元内的感测控制电路1向第一感测控制节点H1输入信号的能力较强，有利于提升移位寄存器单元的工作稳定性。
图7B为图6所示移位寄存器单元的一种工作时序图，如图7B所示，与图7A中所示工作时序不同之处在于，图8中所示随机信号输入端OE在阶段p4提供低电平信号，也就是说图6中第一晶体管M1在阶段p4可以处于截止状态。
需要说明的是，当移位寄存器单元内的感测控制电路1采用图5A和图5B中所示情况时，移位寄存器可采样上述图7A和图7B所示工作时序，即第一晶体管M1在阶段p4可以处于导通状态也可以处于截止状态。
当移位寄存器单元内的感测控制电路1采用图5C所示情况时，为保 证在阶段p4时第二电源端提供的低电平电压VGL1能够写入至第一感测控制节点H1以对第一感测控制节点H1进行复位，则需要感测控制中间节点K1与第一感测控制节点H1之间形成通路，即需要第一晶体管M1在阶段p4处于导通状态，也就是说需要随机信号输入端OE在阶段p4提供高电平信号。此时，移位寄存器可采用上述图7A所示工作时序。
在本公开实施例中，可以仅通过控制复位信号输入端H-RST的控制来实现对第一感测控制节点H1的复位，此时控制复位电路103与第一感测控制节点H1直接相连(图5A和图5B中所示情况)，控制复位电路103能够直接将第二电源端提供的非有效电平信号写入至第一感测控制节点H1。
在本公开实施例中，还可以通过控制复位信号输入端H-RST和随机信号输入端OE的控制来实现对第一感测控制节点H1的复位，此时控制复位电路103与感测控制中间节点K1相连(图5C中所示情况)，控制复位电路103将第二电源端提供的非有效电平信号写入感测控制中间节点K1，然后利用随机信号输入端OE控制第二控制输入电路102将感测控制中间节点K1处的非有效电平信号写入至第一感测控制节点H1。
另外，上述控制复位信号输入端H-RST与全局复位信号输入端T-RST为同一信号端，第一感测控制节点H1的复位过程与第一上拉节点PU1的复位过程同步进行的情况，仅为本公开实施例中的一种可选实施方案，其不会对本公开的技术方案产生限制。在本公开实施例中，控制复位信号输入端H-RST与全局复位信号输入端T-RST可以两个不同的信号端，第一感测控制节点H1的复位过程可以位于第一上拉节点PU1的复位过程之前执行，也可以位于第一上拉节点PU1的复位过程之后执行，还可以与第一上拉节点PU1的复位过程同步执行。在本公开实施例中，仅需保证第一感测控制节点H1的复位过程位于阶段p2之后执行，第一上拉节点PU1的复位过程位于阶段p3之后执行即可。
图8A～图8C分别为图5A～图5B所示感测控制电路1配置有第三控压电压时的示意图，如图8A～图8C所示，在一些实施例中，移位寄存器单元还包括：第三控压电路，与第一感测控制节点H1、感测控制中间节点K1和第一电源端连接，配置为响应于第一感测控制节点H1处有效电平信号的控制将第一电源端所提供有效电平信号写入至感测控制中间节点K1。
基于前面时序可见，在阶段p1与阶段p2之间的时间间隔内，第一感测控制节点H1处于浮接状态，此时会存在第一感测控制节点H1通过第二控制输入电路102产生漏电的风险，当漏电问题严重时，第一感测控制节点H1处电压会下降过低，从而会导致移位寄存器单元工作异常。针对上述问题，在本公开实施例中设置上述第三控压电路，该第三控压电压可在第一感测控制节点H1处电压处于有效电平状态时将第一电源端所提供有效电平信号写入至感测控制中间节点K1，以使得第二控制输入电路102的两端(感测控制中间节点K1处和第一感测控制节点H1处)电压基本保持一致，可有效避免第一感测控制节点H1通过第二控制输入电路102产生漏电，有利于维持第一感测控制节点H1处电压的稳定。
在一些实施例中，第三控压电路包括：第七十一晶体管M71；第七十一晶体管M71的控制极与第一感测控制节点H1连接，第七十一晶体管M71的第一极与第一电源端连接，第七十一晶体管M71的第二极与感测控制中间节点K1连接。
图8D～图8E分别为图8A～图8B所示感测控制电路1和第三控压电压配置有控制复位防漏电电路时的示意图，如图8D～图8E所示，移位寄存器单元还包括：控制复位防漏电电路4；控制复位电路103通过控制复位防漏电电路4与第二电源端连接，控制复位电路103与控制复位防漏电电路4连接于控制复位防漏电节点，控制复位防漏电节点与感测控制中间节点K1连接；控制复位防漏电电路还与控制复位信号输入端 H-RST连接，控制复位防漏电电路4配置为响应于控制复位信号输入端H-RST所提供有效电平信号的控制使得复位防漏电节点与第二电源端之间形成通路，以及响应于控制复位信号输入端H-RST所提供非有效电平信号的控制使得复位防漏电节点与第二电源端之间形成断路。
在控制复位电路103与第一感测控制节点H1相连时(图5A、图5B、图7A和图7B中所示情况)，在阶段p1与阶段p2之间的时间间隔内，处于浮接状态的第一感测控制节点H1也存在通过控制复位电路103和第二电源端产生漏电的风险。
针对上述问题，在本公开实施例中设置上述控制复位防漏电电路4，在控制复位信号输入端H-RST处信号处于有效电平状态时，可使得复位防漏电节点与第二电源端之间形成通路，以保证第二电源端所提供的非有效电平信号能够通过控制复位防漏电电路4和控制复位电路103写入至第一感测控制节点H1；在控制复位信号输入端H-RST处信号处于非有效电平状态时，可使得复位防漏电节点与第二电源端之间形成断路，感测控制中间节点K1处的有效电平信号可写入至复位防漏电节点，以使得控制复位电路103的两端(复位防漏电节点和第一感测控制节点H1处)电压基本保持一致，可有效避免第一感测控制节点H1通过控制复位电路103产生漏电，有利于维持第一感测控制节点H1处电压的稳定。
在一些实施例中，控制复位防漏电电路4包括：第七十二晶体管M72；第七十二晶体管M72的控制极与控制复位信号输入端H-RST连接，第七十二晶体管M72的第一极与复位防漏电节点连接，第七十二晶体管M72的第二极与第二电源端连接。
图9为本公开实施例中移位寄存器单元的又一种电路结构示意图，如图9所示，在一些实施例中，移位寄存器单元还包括：第一控压电路14，第一控压电路14与第一电源端、第一上拉节点PU1、第一控压节点OFF1连接，第一控压电路配置为响应于第一上拉节点PU1处有效电平信 号的控制将第一电源端所提供有效电平信号写入至第一控压节点。
移位寄存器单元还包括：第一感测输入防漏电电路2'；第一感测输入电路2通过第一感测输入防漏电电路2'与第一上拉节点PU1连接，第一感测输入电路2与第一感测输入防漏电电路2'连接于第一感测输入防漏电节点，第一感测输入防漏电节点与第一控压节点OFF1连接，第一感测输入防漏电电路2'与时钟控制信号输入端CLKA连接，第一感测输入防漏电电路2'配置为响应于时钟控制信号输入端CLKA处有效电平信号的控制使得第一感测输入防漏电节点与第一上拉节点PU1之间形成通路，以及响应于时钟控制信号输入端CLKA处非有效电平信号的控制使得第一感测输入防漏电节点与第一上拉节点PU1之间形成断路。
通过上述第一控压电路14和第一感测输入防漏电电路2'的设计，可在第一上拉节点PU1处电压为有效电平电压且第一上拉节点PU1处于浮接状态时，有效避免第一上拉节点PU1通过第一感测输入电路2产生漏电。
在一些实施例中，第一控压电路14包括：第二十晶体管M20；第二十晶体管M20的控制极与第一上拉节点PU1连接，第二十晶体管M20的第一极与第一电源端连接，第二十晶体管M20的第二极与第一控压节点OFF1连接。
在一些实施例中，第一感测输入防漏电电路2'包括：第八晶体管M8；第八晶体管M8的控制极与时钟控制信号输入端CLKA连接，第八晶体管M8的第一极与第一感测输入电路2连接，第八晶体管M8的第二极与第一上拉节点PU1连接。
需要说明的是，图9中感测控制电路1、第一感测输入电路2、第一驱动输出电路5的具体电路结构可采用前面实施例中所示；另外，图9中也可以选择性的包括前面实施例中的第一全局复位电路、第三控压电路，或者是同时包括前面实施例中的第三控压电路和控制复位防漏电电 路。这些通过不同实施例的组合所得到的技术方案，也应属于本公开的保护范围。
图10为本公开实施例中移位寄存器单元的再一种电路结构示意图，如图10所示，在一些实施例中，移位寄存器单元还包括：第一显示输入电路7、第一显示复位电路8和第一级联输出电路13。
其中，第一显示输入电路7与显示信号输入端INPUT1、第一电源端和第一上拉节点PU1连接，配置为响应于显示信号输入端INPUT1所提供有效电平信号的控制将第一电源端所提供有效电平信号写入至第一上拉节点PU1。
第一显示复位电路8与显示复位信号输入端RST、第二电源端、第一上拉节点PU1连接，配置为响应于显示复位信号输入端RST所提供有效电平信号的控制，将第二电源端所提供的非有效电平信号写入至第一上拉节点PU1。
第一级联输出电路13与第一上拉节点PU1、第一级联时钟信号输入端CLKC、第一级联信号输出端CR连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第一级联时钟信号输入端CLKC所提供信号写入至第一级联信号输出端CR。
在一些实施例中，感测信号输入端INPUT2与第一级联信号输出端CR为同一信号端。通过该设计，可减少移位寄存器单元内所需配置的信号输入端的种类数量。
需要说明的是，虽然级联信号输出端的输出能力较弱，但是本申请中感测信号输入端INPUT2仅用作对感测控制电路1进行控制，而非用作对某个节点进行充电或复位处理，故级联信号输出端CR能够作为感测信号输入端INPUT2来使用。
在一些实施例中，移位寄存器单元还包括：第二驱动输出电路9，与第一上拉节点PU1、第二驱动时钟信号输入端CLKD和第二驱动信号输 出端OUT1连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第二驱动时钟信号输入端CLKD所提供信号写入至第二驱动信号输出端OUT1。
图10所示移位寄存器单元不但具备感测驱动功能，即向图1中第二栅线G2提供驱动信号，同时还具备显示驱动功能，即向图1中第一栅线G1提供驱动信号)。也就是说，针对显示面板内的第一栅线G1和第二栅线G2可以使用同一栅极驱动电路进行驱动，可有效降低显示面板所配置栅极驱动电路的数量，有利于产品的窄边框设计。
在一些实施例中，移位寄存器单元还包括：第一下拉控制电路11、第一上拉降噪电路12。
其中，第一下拉控制电路11与第二电源端、第五电源端、第一上拉节点PU1和第一下拉节点PD1连接，配置为向第一下拉节点PD1处写入与第一上拉节点PU1处电压反相的电压。
第一上拉降噪电路12与第二电源端、第一上拉节点PU1和第一下拉节点PD1连接，配置为响应于第一下拉节点PD1处有效电平信号的控制将第二电源端所提供非有效电平信号写入至第一上拉节点PU1。
此时，第一级联输出电路13还与第一下拉节点PD1和第二电源端连接，第一级联输出电路13还配置为响应于第一下拉节点PD1处有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一级联信号输出端CR。
第一驱动输出电路5还与第一下拉节点PD1和第四电源端连接，第一驱动输出电路5还配置为响应于第一下拉节点PD1处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第一驱动信号输出端OUT2。
第二驱动输出电路9还与第一下拉节点PD1和第四电源端连接，第二驱动输出电路9还配置为响应于第一下拉节点PD1处有效电平信号的 控制将第四电源端提供的非有效电平信号写入至第二驱动信号输出端OUT1。
图11为本公开实施例中移位寄存器单元的再一种电路结构示意图，如图11所示，图11所示移位寄存器单元为图9所示移位寄存器单元的一种具体化可选实施方案，其中图10中所示移位寄存器单元内感测控制电路1的可采用前面实施例中图5A～图5C中所示，图10中所示移位寄存器单元内的第一感测输入电路2、第一全局复位电路可采用图6中所示。以图10中所示移位寄存器单元内感测控制电路1、第一感测输入电路2、第一全局复位电路6采用图6中所示情况为例。
在一些实施例中，第一显示输入电路7包括第九晶体管M9，第一显示复位电路8包括第十晶体管M10，第一下拉控制电路11包括第十二晶体管M12和第十三晶体管M13，第一上拉降噪电路12包括第十四晶体管M14，第一驱动输出电路5包括第五晶体管M5和第十七晶体管M17，第二驱动输出电路9包括第十五晶体管M15和第十八晶体管M18，第一级联输出电路13包括第十六晶体管M16和第十九晶体管M19。
其中，第九晶体管M9的控制极与显示信号输入端INPUT1连接，第九晶体管M9的第一极与第一电源端连接，第九晶体管M9的第二极与第一上拉节点PU1连接。
第十晶体管M10的控制极与显示复位信号输入端RST连接，第十晶体管M10的第一极与第一上拉节点PU1连接，第十晶体管M10的第二极与第二电源端连接。
第十二晶体管M12的控制极与第五电源端连接，第十二晶体管M12的第一极与第五电源端连接，第十二晶体管M12的第二极与第一下拉节点PD1连接。
第十三晶体管M13的控制极与第一上拉节点PU1连接，第十三晶体管M13的第一极与第一下拉节点PD1连接，第十三晶体管M13的第二极 与第二电源端连接。
第十四晶体管M14的控制极与第一下拉节点PD1连接，第十四晶体管M14的第一极与第一上拉节点PU1连接，第十四晶体管M14的第二极与第二电源端连接。
第五晶体管M5的控制极与第一上拉节点PU1连接，第五晶体管M5的第一极与第一驱动时钟信号输入端CLKE连接，第五晶体管M5的第二极与第一驱动信号输出端OUT2连接。
第十七晶体管M17的控制极与第一下拉节点PD1连接，第十七晶体管M17的第一极与第一驱动信号输出端OUT2连接，第十七晶体管M17的第二极与第四电源端连接。
第十五晶体管M15的控制极与第一上拉节点PU1连接，第十五晶体管M15的第一极与第二驱动时钟信号输入端CLKD连接，第十五晶体管M15的第二极与第二驱动信号输出端OUT1连接。
第十八晶体管M18的控制极与第一下拉节点PD1连接，第十八晶体管M18的第一极与第二驱动信号输出端OUT1连接，第十八晶体管M18的第二极与第四电源端连接。
第十六晶体管M16的控制极与第一上拉节点PU1连接，第十六晶体管M16的第一极与级联驱动时钟信号输入端连接，第十六晶体管M16的第二极与第一级联信号输出端CR连接。
第十九晶体管M19的控制极与第一下拉节点PD1连接，第十九晶体管M19的第一极与第一级联信号输出端CR连接，第十九晶体管M19的第二极与第四电源端连接。
在一些实施例中，第一电源端提供高电平电压VDD1，第二电源端提供低电平电压VGL1，第三电源端提供高电平电压VDD或低电平VGL，第四电源端提供低电平电压VGL2，第五电源端提供高电平电压VDDA。
在一些实施例中，第三电源端可以为第一电源端或者是第二电源端。
图12为图11所示移位寄存器单元的一种工作时序图，如图12所示，该移位寄存器单元的工作过程包括：显示驱动过程、感测驱动过程和全局复位过程s1。
其中，显示驱动阶段包括：显示输入阶段t1、显示输出阶段t2和显示复位阶段t3；感测驱动过程包括：感测准备阶段p1、感测输入阶段p2、感测输出阶段p3、感测控制复位阶段p4。
在显示输入阶段t1，显示信号输入端INPUT1提供高电平信号，第九晶体管M9导通，第一电源端提供的高电平电压VDD1通过第九晶体管M9写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态，相应地，第五晶体管M5、第十五晶体管M15、第十六晶体管M16均导通。
在第一上拉节点PU1处于高电平状态时，第十三晶体管M13导通，第二电源端通过的低电平电压VGL1通过第十三晶体管M13写入至第一下拉节点PD1，第一下拉节点PD1处于低电平状态，第十七晶体管M17、第十八晶体管M18和第十九晶体管M19均处于截止状态。
此时，第一驱动时钟信号输入端CLKE通过第五晶体管M5向第一驱动信号输出端OUT2写入低电平信号；第二驱动时钟信号输入端CLKD通过第十五晶体管M15向第二驱动信号输出端OUT1写入低电平信号；第一级联时钟信号输入端CLKC通过第十六晶体管M16向第一级联信号输出端CR写入低电平信号。即，第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
在显示输出阶段t2，显示信号输入端INPUT1提供低电平信号，第九晶体管M9截止，第一上拉节点PU1处于浮接状态并维持前一阶段的高电平；第五晶体管M5、第十五晶体管M15、第十六晶体管M16均维持导通。
其中，在显示输出阶段t2的初始时刻，第一驱动时钟信号输入端CLKE提供的信号由低电平信号变为高电平信号，在第二电容C2的自举 作用下，第一上拉节点PU1处电压被上拉至更高水平，第一驱动信号输出端OUT2输出高电平信号。在显示输出阶段t2开始且经过一段时间后，第一驱动时钟信号输入端CLKE提供的信号由高电平信号变为低电平信号，在第二电容的自举作用下，第一上拉节点PU1处电压被下拉至初始的高电平电压，第五晶体管M5维持导通，第一驱动信号输出端OUT2输出低电平信号。
同理，在整个显示输出阶段t2中，第二驱动信号输出端OUT1和第一级联信号输出端CR也均是先输出高电平信号，再输出低电平信号。
在显示复位阶段t3，显示复位信号输入端RST提供高电平信号，第十晶体管M10导通，第二电源端提供的低电平信号通过第十晶体管M10写入至第一上拉节点PU1，第一上拉节点PU1处于低电平状态，第五晶体管M5、第十五晶体管M15、第十六晶体管M16均截止。
此时，第十三晶体管M13也截止，第五电源端通过的高电平电压VDDA通过第十二晶体管M12写入至第一下拉节点PD1，第一下拉节点PD1处于高电平状态，第十七晶体管M17、第十八晶体管M18和第十九晶体管M19均处于导通状态。
此时，第四电源端通过第十七晶体管M17向第一驱动信号输出端OUT2写入低电平信号；第四电源端通过第十八晶体管M18向第二驱动信号输出端OUT1写入低电平信号；第二电源端通过第十九晶体管M19向第一级联信号输出端CR写入低电平信号。即，第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
另外，由于第一下拉节点PD1处于高电平状态，故第十四晶体管M14也导通，第二电源端提供的低电平电压VGL1通过第十四晶体管M14写入至第一上拉节点PU1，以对第一上拉节点PU1进行降噪处理。
在感测准备阶段p1，感测信号输入端INPUT2和随机信号输入端OE均提供高电平信号，此时第一晶体管M1和第四晶体管M4均导通；感测 有效电平供给端INT也提供高电平信号，故感测有效电平供给端INT提供的高电平信号会通过第一晶体管M1和第四晶体管M4写入至第一感测控制节点H1，以对第一感测控制节点H1进行充电，第一感测控制节点H1处的电压处于高电平状态。相应地，第二晶体管M2导通；但是，由于时钟控制信号输入端CLKA提供低电平信号，因此第三晶体管M3截止，故感测有效电平供给端INT与第一上拉节点PU1之间断路。
在感测输入阶段p2，第一时钟控制信号输入端CLKA提供高电平信号，故第三晶体管M3导通。此时，又因为第一感测控制节点H1处电压处于高电平状态会使得第二晶体管M2维持导通，故感测有效电平供给端INT提供的高电平信号可通过第二晶体管M2、第三晶体管M3写入至第一上拉节点PU1，即第一上拉节点PU1处电压处于高电平状态。
相应地，第五晶体管M5、第十五晶体管M15、第十六晶体管M16均导通。
在第一上拉节点PU1处于高电平状态时，第十三晶体管M13导通，第二电源端通过的低电平电压VGL1通过第十三晶体管M13写入至第一下拉节点PD1，第一下拉节点PD1处于低电平状态，第十七晶体管M17、第十八晶体管M18和第十九晶体管M19均处于截止状态。
此时，第一驱动时钟信号输入端CLKE通过第五晶体管M5向第一驱动信号输出端OUT2写入低电平信号；第二驱动时钟信号输入端CLKD通过第十五晶体管M15向第二驱动信号输出端OUT1写入低电平信号；第一级联时钟信号输入端CLKC通过第十六晶体管M16向第一级联信号输出端CR写入低电平信号。即，第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
在感测输出阶段p3，第一时钟控制信号输入端CLKA提供低电平信号，故第三晶体管M3截止，感测有效电平供给端INT与第一上拉节点PU1之间再次形成断路。第一上拉节点PU1处于浮接状态并维持前一阶 段的高电平；第五晶体管M5、第十五晶体管M15、第十六晶体管M16均维持导通。
其中，在感测输出阶段p3的初始时刻，第一驱动时钟信号输入端CLKE提供的信号由低电平信号变为高电平信号，在第二电容C2的自举作用下，第一上拉节点PU1处电压被上拉至更高水平，第一驱动信号输出端OUT2输出高电平信号。在显示输出阶段t2开始且经过一段时间后，第一驱动时钟信号输入端CLKE提供的信号由高电平信号变为低电平信号，在第二电容的自举作用下，第一上拉节点PU1处电压被下拉至初始的高电平电压，第五晶体管M5维持导通，第一驱动信号输出端OUT2输出低电平信号。
同理，由于第一驱动时钟信号输入端CLKE在整个感测输出阶段p3过程中也是先提供高电平信号后提供低电平信号，故在整个感测输出阶段p3中，第二驱动信号输出端OUT1先输出高电平信号，再输出低电平信号。而第一级联信号输出端CR在整个感测输出阶段p3过程中提供低电平信号，故在整个感测输出阶段p3中，第一级联信号输出端CR始终输出低电平信号。
在感测控制复位阶段p4，控制复位信号输入端H-RST提供高电平信号，第六晶体管M6导通，第二电源端提供的低电平电压VGL1通过第六晶体管M6写入至第一感测控制节点H1，以对第一感测控制节点H1进行复位。
在全局复位过程s1中，全局复位信号输入端T-RST通过高电平信号，第七晶体管M7导通，第二电源端提供的低电平电压VGL1通过第七晶体管M7写入至第一上拉节点PU1，以对第一上拉节点PU1进行复位。
其中，在第一上拉节点PU1处于高电平状态时，第五电源端通过的高电平电压VDDA通过第十二晶体管M12写入至第一下拉节点PD1，第一下拉节点PD1处于高电平状态，第十七晶体管M17、第十八晶体管M18 和第十九晶体管M19均处于导通状态。
需要说明的是，上述感测信号输入端INPUT2与第一级联信号输出端CR为同一信号端，控制复位信号输入端H-RST与全局复位信号输入端T-RST为同一信号端的情况，仅为本公开实施例中的一种可选实施方案，其不会对本公开的技术方案产生现在。
在本公开实施例中，感测信号输入端INPUT2和随机信号输入端OE同时提供有效电平信号的时段为感测准备阶段p1；控制复位信号输入端H-RST提供有效电平信号的时段为感测控制复位阶段p4(在感测控制电路1采用图5C中方案时，控制复位信号输入端H-RST和随机信号输入端OE同时提供有效电平信号的时段为感测控制复位阶段p4)。
当控制复位信号输入端H-RST与全局复位信号输入端T-RST为不同信号端时，可根据需要来对感测准备阶段p1的位置作调整，例如感测准备阶段p1可以位于显示输出阶段t2之前，也可以位于显示输出阶段t2中，还可以位于显示输出阶段t2之后，仅需保证感测准备阶段p1位于感测输入阶段p2之前即可。
当控制复位信号输入端H-RST与全局复位信号输入端T-RST为不同信号端时，可根据需要来对感测控制复位阶段p4的位置作调整，例如感测控制复位阶段p4可以位于感测输入阶段p2中，也可以位于感测输出阶段p3中，还可以位于感测输出阶段p3之后。而对于感测控制复位阶段p4与全局复位过程s1的先后顺序，本公开也不作限定，例如，感测控制复位阶段p4可以位于全局复位过程s1之前，也可以与全局复位过程s1同步进行，还可以位于全局复位过程s1之后。在本公开实施例中，仅需保证感测控制复位阶段p4位于感测输入阶段p2之后且全局复位过程s1位于感测输出阶段p3之后即可。
图13为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图13所示，与前面实施例中不同的是，本公开实施例所提供的 移位寄存器单元还包括：第一控压电路14；第一控压电路14与第一电源端、第一上拉节点PU1、第一控压节点OFF1连接，第一控压电路14配置为响应于第一上拉节点PU1处有效电平信号的控制将第一电源端所提供有效电平信号写入至第一控压节点OFF1。
该移位寄存器单元还包括第一防漏电电路15、第二防漏电电路16、第三防漏电电路17中至少之一。
其中，第一全局复位电路6通过第一防漏电电路15与第二电源端连接，第一全局复位电路6与第一防漏电电路15连接于第一防漏电节点Q1，第一防漏电节点Q1与第一控压节点OFF1连接，第一防漏电电路15与全局复位信号输入端T-RST连接，第一防漏电电路15配置为响应于全局复位信号输入端T-RST所提供有效电平信号的控制使得第一防漏电节点Q1与第二电源端之间形成通路，以及响应于全局复位信号输入端T-RST所提供非有效电平信号的控制使得第一防漏电节点Q1与第二电源端之间断路。
可选地，在同一栅极驱动电路内，位于不同级的移位寄存器所配置的全局复位信号输入端T-RST连接同一条全局复位信号输入线TRST’。具体内容可参见后面描述。
第一显示复位电路8通过第一防漏电电路16与第二电源端连接，第一显示复位电路8与第一防漏电电路16连接于第二防漏电节点Q2，第二防漏电节点Q2与第一控压节点OFF1连接，第一防漏电电路16与显示复位信号输入端RST连接，第一防漏电电路16配置为响应于显示复位信号输入端RST所提供有效电平信号的控制使得第二防漏电节点Q2与第二电源端之间形成通路，以及响应于显示复位信号输入端RST所提供非有效电平信号的控制使得第二防漏电节点Q2与第二电源端之间断路。
可选地，在同一栅极驱动电路内，除最后两级移位寄存器单元之外的其他任意一级移位寄存器单元所配置的显示复位信号输入端RST与自 身后两级移位寄存器单元的级联信号输出端连接。具体内容可参见后面描述。
第一上拉降噪电路12通过第三防漏电电路17与第二电源端连接，第一上拉降噪电路12与第三防漏电电路17连接于第三防漏电节点Q3，第三防漏电节点Q3与第一控压节点OFF1连接，第三防漏电电路17与第一下拉节点PD1连接，第三防漏电电路17配置为响应于第一下拉节点PD1处有效电平信号的控制使得第三防漏电节点Q3与第二电源端之间形成通路，以及响应于第一下拉节点PD1处非有效电平信号的控制使得第三防漏电节点Q3与第二电源端之间断路。
在一些实施例中，第一控压电路14包括第二十晶体管M20，第二十晶体管M20的控制极与第一上拉节点PU1连接，第二十晶体管M20的第一极与第一电源端连接，第二十晶体管M20的第二极与第一控压节点OFF1连接。
在一些实施例中，第一防漏电电路15包括第二十一晶体管M21，第二十一晶体管M21的控制极与全局复位信号输入端T-RST连接，第二十一晶体管M21的第一极与全局复位电路和第一控压节点OFF1连接，第二十二晶体管M22的第二极与第二电源端连接。
在一些实施例中，第一防漏电电路16包括第二十二晶体管M22，第二十二晶体管M22的控制极与显示复位信号输入端RST连接，第二十二晶体管M22的第一极与显示复位电路和第一控压节点OFF1连接，第二十二晶体管M22的第二极与第二电源端连接。
在一些实施例中，第三防漏电电路17包括：第二十三晶体管M23，第二十三晶体管M23的控制极与第一下拉节点PD1连接，第二十三晶体管M23的第一极与第一下拉控电路和第一控压节点OFF1连接，第二十三晶体管M23的第二极与第二电源端连接。
需要说明的是，图13中示例性给出了移位寄存器单元同时包括第一 防漏电电路15、第一防漏电电路16、第三防漏电电路17的情况。在实际应用中，可根据实际需要来设置第一防漏电电路15、第一防漏电电路16、第三防漏电电路17中至少之一。
需要说明的是，需要说明的是，图11和图13中可以选择性的包括前面实施例中的第三控压电路，或者是同时包括前面实施例中的第三控压电路和控制复位防漏电电路，也可以选择性包括第一感测输入防漏电电路。这些通过不同实施例的组合所得到的技术方案，也应属于本公开的保护范围。
图14为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图14所示，在一些实施例中，移位寄存器单元还包括：第一下拉降噪电路18和/或第二下拉降噪电路19。
其中，第一下拉降噪电路18与第一下拉节点PD1、第二电源端、第一感测控制节点H1和时钟控制信号输入端CLKA连接，第一下拉降噪电路18配置为响应于第一感测控制节点H1处有效电平信号和时钟控制信号输入端CLKA所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
第二下拉降噪电路19与第一下拉节点PD1、第二电源端和下拉降噪信号输入端INPUT3连接，第二下拉降噪电路19配置为响应于下拉降噪信号输入端INPUT3所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
在一些实施例中，下拉降噪信号输入端INPUT3可以为前一级移位寄存器单元的第一级联信号输出端。
在一些实施例中，第一下拉降噪电路18包括第二十九晶体管M29和第三十晶体管M30，第二下拉降噪电路19包括第三十一晶体管M31。
其中，第二十九晶体管M29的控制极与时钟控制信号输入端CLKA连接，第二十九晶体管M29的第一极与第一下拉节点PD1连接，第二十九晶体管M29的第二极与第三十晶体管M30的第一极连接。
第三十晶体管M30的控制极与第一感测控制节点H1连接，第三十晶体管M30的第二极与第二电源端连接。
第三十一晶体管M31的控制极与下拉降噪信号输入端INPUT3连接，第三十一晶体管M31的第一极与第一下拉节点PD1连接，第三十一晶体管M31的第二极与第二电源端连接。
图15为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图15所示，在一些实施例中，第一感测输入电路2包括：第一输入响应电路201和第二输入响应电路202。
其中，第一输入响应电路201与输入有效电平供给端、第一感测控制节点H1和感测输入中间节点K2连接，配置为响应于第一感测控制节点H1处有效电平信号的控制将输入有效电平供给端所提供信号写入至感测输入中间节点K2；
第二输入响应电路202与感测输入中间节点K2、时钟控制信号输入端CLKA和第一上拉节点PU1连接，配置为响应于时钟控制信号输入端CLKA所提供有效电平信号的控制感测输入中间节点K2处电压写入至第一上拉节点PU1。
移位寄存器单元还包括：第二感测输入电路23和第三驱动输出电路25。
其中，第二感测输入电路23与感测输入中间节点K2、时钟控制信号输入端CLKA和第二上拉节点PU2连接，配置为响应于时钟控制信号输入端CLKA所提供有效电平信号的控制感测输入中间节点K2处电压写入至第二上拉节点PU2；
第三驱动输出电路25与第二上拉节点PU2、第三驱动时钟信号输入 端CLKE’和第三驱动信号输出端OUT2’连接，配置为响应于第二上拉节点PU2处有效电平信号的控制将第三驱动时钟信号输入端CLKE’所提供信号写入至第三驱动信号输出端OUT2’。
在一些实施例中，第二感测输入电路23包括：第八十一晶体管M81；
第八十一晶体管M81的控制极与时钟控制信号输入端CLKA连接，第八十一晶体管M81的第一极与感测输入中间节点K2连接，第八十一晶体管M81的第二极与第二上拉节点PU2连接。
在本公开实施例中，通过设置上述第二感测输入电路23和第三驱动输出电路25，可实现利用第三驱动输出电路25向显示面板内除与前述第一驱动输出电路5相连的一个第二栅线之外的其他一条第二栅线提供驱动信号。可就是说，本公开实施例可用于为显示面板内不同的两条第二栅线分别通过驱动信号，即能够驱动两行像素单元。通过该设计，可有效减少栅极驱动电路内移位寄存器单元的级数，降低栅极驱动电路所占用尺寸，有利于产品的窄边框设计。
图16为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图16所示，与图15中第二感测输入电路23与感测输入中间节点K2相连的情况所不同，在图16所示实施例中移位寄存器单元内配置有第二感测控制节点H2。
第二感测输入电路23与第二感测控制节点H2、时钟控制信号输入端CLKA和第二上拉节点PU2连接，配置为响应于第二感测控制节点H2处有效电平信号和时钟控制信号所提供有效电平信号的控制将有效电平信号写入至第二上拉节点PU2；第二感测控制节点H2与第一感测控制节点H1连接。
第三驱动输出电路25与第二上拉节点PU2、第三驱动时钟信号输入端CLKE’和第三驱动信号输出端OUT2’连接，配置为响应于第二上拉节点PU2处有效电平信号的控制将第三驱动时钟信号输入端CLKE’所提供 信号写入至第三驱动信号输出端OUT2’。
需要说明的是，在本实施例中，利用控制复位电路103对第一感测控制节点H1进行复位时，由于第一感测控制节点H1与第二感测控制节点H2，故能够对第二感测控制节点H2进行同步复位。
在一些实施例中，第二感测输入电路23包括：第八十一晶体管M81和第八十二晶体管M82。
第八十一晶体管M81的控制极与时钟控制信号输入端CLKA连接，第八十一晶体管M81的第一极与第八十二晶体管M82的第二极连接，第八十一晶体管M81的第二极与第二上拉节点PU2连接；
第八十二晶体管M82的控制极与第二感测控制节点H2连接，第八十二晶体管M82的第一极与输入有效电平供给端连接。
图17A和图17B为本公开实施例提供的移位寄存器单元的再两种电路结构示意图，如图17A和图17B所示，与图16中第二感测输入电路23与感测输入中间节点K2相连、且第二感测控制节点H2与第一感测控制节点H1直接相连的情况所不同，在图17A和图17B所示移位寄存器单元内也配置有第二感测控制节点H2，但是第二感测控制节点H2不与第一感测控制节点H1直接相连，而是第二感测控制节点H2通过第三控制输入电路1’与感测控制电路1内的感测控制中间节点K1相连。
具体地，感测控制电路1包括：第一控制输入电路101和第二控制输入电路102。
其中，第一控制输入电路101与感测有效电平供给端INT、感测控制中间节点K1和第一控制信号输入端连接，配置为响应于第一控制信号输入端所提供有效电平信号的控制将感测有效电平供给端INT所提供信号写入至感测控制中间节点K1。第一控制信号输入端为感测信号输入端INPUT2。
第二控制输入电路102与感测控制中间节点K1、第一感测控制节点 H1和第二控制信号输入端，配置为响应于第二控制信号输入端所提供有效电平信号的控制将感测控制中间节点K1处信号写入至第一感测控制节点H1；第二控制信号输入端为随机信号输入端OE。
移位寄存器单元还包括：第三控制输入电路1’、第二感测输入电路23和第三驱动输出电路25。
第三控制输入电路1’，与感测控制中间节点K1、第二感测控制节点H2和随机信号输入端OE，配置为响应于随机信号输入端OE所提供有效电平信号的控制将感测控制中间节点K1处信号写入至第二感测控制节点H2。
第二感测输入电路23，与第二感测控制节点H2、时钟控制信号输入端CLKA和第二上拉节点PU2连接，配置为响应于第二感测控制节点H2处有效电平信号和时钟控制信号所提供有效电平信号的控制将有效电平信号写入至第二上拉节点PU2；第二感测控制节点H2与第一感测控制节点H1连接。
第三驱动输出电路25，与第二上拉节点PU2、第三驱动时钟信号输入端CLKE’和第三驱动信号输出端OUT2’连接，配置为响应于第二上拉节点PU2处有效电平信号的控制将第三驱动时钟信号输入端CLKE’所提供信号写入至第三驱动信号输出端OUT2’。
感测控制电路1还包括：控制复位电路103；控制复位电路103与第二电源端、预设端子和控制复位信号输入端H-RST连接，配置为响应于控制复位信号输入端H-RST所提供有效电平信号的控制将第二电源端提供的非有效电平信号写入至预设端子。其中，预设端子为感测控制中间节点K1、第一感测控制节点H1、第二感测控制节点H2中之一；需要说明的是，图17A中示意出预设端子为第一感测控制节点H1的情况(即控制复位电路103与第一感测控制节点H1相连)，图17B中示意出预设端子为第二感测控制节点H2的情况(即控制复位电路103与第二感测控 制节点H2相连)。
需要说明的是，当控制复位电路103与第一感测控制节点H1相连时(图17A中所示)，在利用控制复位电路103对第一感测控制节点H1进行复位过程中，可同步利用随机信号输入端OE控制第二控制输入电路102和第三控制输入电路1’导通，以使得第一感测控制节点H1与第二感测控制节点H2之间形成通路，从而能够对第二感测控制节点H2进行同步复位。
当控制复位电路103与第二感测控制节点H2相连时，需要利用随机信号输入端OE控制第二控制输入电路102和第三控制输入电路1’导通，以使得第一感测控制节点H1与第二感测控制节点H2之间形成通路，此时控制复位电路103所输出的非有效电平信号可通过第二感测控制节点H2、第三控制输入电路1’、第二控制输入电路102写入至第一感测控制节点H1，从而能够对第一感测控制节点H1和第二感测控制节点H2进行同步复位。
在一些实施例中，第二感测输入电路23包括：第八十一晶体管M81和第八十二晶体管M82。第八十一晶体管M81的控制极与时钟控制信号输入端CLKA连接，第八十一晶体管M81的第一极与第八十二晶体管M82的第二极连接，第八十一晶体管M81的第二极与第二上拉节点PU2连接。第八十二晶体管M82的控制极与第二感测控制节点H2连接，第八十二晶体管M82的第一极与输入有效电平供给端连接；
第三控制输入电路1’包括：第八十三晶体管M83。第八十三晶体管M83的控制极与随机信号输入端OE连接，第八十三晶体管M83的第一极与感测控制中间节点K1连接，第八十三晶体管M83的第二极与第二感测控制节点H2连接。
需要说明的是，图17A和图17B中示例性给出了控制复位电路103包括第六晶体管M6的情况；其中，第六晶体管M6的控制极与控制复位 信号输入端H-RST连接，第六晶体管M6的第一极与第一感测控制节点H1(图17A中所示)或第二感测控制节点H2(图17B中所示)连接，第六晶体管M6的第二极与第二电源端连接。
图18A～图18D为本公开实施例提供的移位寄存器单元的再四种电路结构示意图，如图18A～图18D所示，图18A～图18分别示意出了图15、图16、图17A、图17B中配置有第二控压电路和第二感测输入防漏电电路的情况。
在一些实施例中，移位寄存器单元包括：第二控压电路34和第二感测输入防漏电电路23’。
其中，第二控压电路34与第一电源端、第二上拉节点PU2、第二控压节点OFF2连接，第二控压电路34配置为响应于第二上拉节点PU2处有效电平信号的控制将第一电源端所提供有效电平信号写入至第二控压节点OFF2。
移位寄存器单元还包括：第二感测输入防漏电电路23’。
其中，第二感测输入电路23通过第二感测输入防漏电电路23’与第二上拉节点PU2连接，第二感测输入电路23与第二感测输入防漏电电路23’连接于第二感测输入防漏电节点，第二感测输入防漏电节点与第二控压节点OFF2连接，第二感测输入防漏电电路23’与时钟控制信号输入端CLKA连接，第二感测输入防漏电电路23’配置为响应于时钟控制信号输入端CLKA处有效电平信号的控制使得第二感测输入防漏电节点与第二上拉节点PU2之间形成通路，以及响应于时钟控制信号输入端CLKA处非有效电平信号的控制使得第二感测输入防漏电节点与第二上拉节点PU2之间形成断路。
与前面实施例中所设置的第二控压电路34和第一感测输入防漏电电路的作用类型，本公开实施例中通过设置第二控压电路34和第二感测输入防漏电电路23’，可有效防止第一上拉节点PU1通过第二感测输入 电路23产生漏电。
在一些实施例中，第二控压电路34包括：第五十晶体管M50；第五十晶体管M50的控制极与第二上拉节点PU2连接，第五十晶体管M50的第一极与第一电源端连接，第五十晶体管M50的第二极与第二控压节点OFF2连接。
第二感测输入防漏电电路23’包括：第三十八晶体管M38；第三十八晶体管M38的控制极与时钟控制信号输入端CLKA连接，第三十八晶体管M38的第一极与第二感测输入电路23连接，第三十八晶体管M38的第二极与第二上拉节点PU2连接。
图19为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图19所示，在一些实施例中，移位寄存器单元还包括：第二显示输入电路27、第二显示复位电路28和第三驱动输出电路25。
其中，第二显示输入电路27与显示信号输入端INPUT1和第二上拉节点PU2连接，配置为响应于显示信号输入端INPUT1所提供有效电平信号的控制将有效电平信号写入至第二上拉节点PU2。
第二显示复位电路28与显示复位信号输入端RST、第二电源端、第二上拉节点PU2连接，配置为响应于显示复位信号输入端RST所提供有效电平信号的控制，将第二电源端所提供的非有效电平信号写入至第二上拉节点PU2。
第四驱动输出电路29与第二上拉节点PU2、第四驱动时钟信号输入端CLKD’、第四驱动信号输出端OUT1’连接，配置为响应于第二上拉节点PU2处有效电平信号的控制将第四驱动时钟信号输入端CLKD’所提供信号写入至第四驱动信号输出端OUT1’。
其中，第四驱动输出电路29可以为显示面板上处与第二驱动输出电路9相连的一条第一栅线G1外的另一条第一栅线G1提供驱动信号。
在本公开实施例中，在移位寄存器单元内同时包括第一驱动输出电 路5、第二驱动输出电路9、第三驱动输出电路25、第四驱动输出电路29时，第一驱动输出电路5和第二驱动输出电路9可分别用于向显示面板内某一行像素单元所配置的一条第一栅线和一条第二栅线提供相应驱动信号，与此同时，第三驱动输出电路25和第四驱动输出电路29可分别用于向显示面板内另一行像素单元所配置的一条第一栅线和一条第二栅线提供相应驱动信号。也就是说，本实施例所提供的移位寄存器单元可用于驱动两行像素单元(例如相邻两行像素单元)所配置的四条栅线。通过该设计，可有效减少栅极驱动电路内移位寄存器单元的级数，降低栅极驱动电路所占用尺寸，有利于产品的窄边框设计。
图20为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如如图20所示，在一些实施例中，移位寄存器单元还包括：第二全局复位电路26、第二下拉控制电路31、第二上拉降噪电路32。
其中，第二全局复位电路26与全局复位信号输入端T-RST、第二电源端、第二上拉节点PU2连接，配置为响应于全局复位信号输入端T-RST所提供有效电平信号的控制将第二电源端所提供的非有效电平信号写入至第二上拉节点PU2；
第二下拉控制电路31与第二电源端、第六电源端、第二上拉节点PU2和第二下拉节点PD2连接，配置为向第二下拉节点PD2处写入与第二上拉节点PU2处电压反相的电压；
第二上拉降噪电路32与第二电源端、第二上拉节点PU2和第二下拉节点PD2连接，配置为响应于第二下拉节点PD2处有效电平信号的控制将第二电源端所提供非有效电平信号写入至第二上拉节点PU2。
第三驱动输出电路25还与第二下拉节点PD2和第四电源端连接，第三驱动输出电路25还配置为响应于第二下拉节点PD2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第三驱动信号输出端OUT2’；
第四驱动输出电路29还与第二下拉节点PD2和第四电源端连接，第四驱动输出电路29还配置为响应于第二下拉节点PD2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第四驱动信号输出端OUT1’。
在一些实施例中，第二显示输入电路27包括第三十九晶体管M39。
第三十九晶体管M39的控制极与显示信号输入端INPUT1连接，第三十九晶体管M39的第一极与第一电源端连接，第三十九晶体管M39的第二极与第二上拉节点PU2连接。
第三驱动输出电路25包括第三十五晶体管M35和第四十七晶体管M47，第四驱动输出电路29包括第四十五晶体管M45和第四十八晶体管M48；
其中，第三十五晶体管M35的控制极与第二上PU2连接，第三十五晶体管M35的第一极与第三驱动时钟信号输入端CLKE’连接，第三十五晶体管M35的第二极与第三驱动信号输出端OUT2’连接。
第四十七晶体管M47的控制极与第二下拉节点PD2连接，第四十七晶体管M47的第一极与第三驱动信号输出端OUT2’连接，第四十七晶体管M47的第二极与第四电源端连接。
第四十五晶体管M45的控制极与第二上拉节点PU2连接，第四十五晶体管M45的第一极与第四驱动时钟信号输入端CLKD’连接，第四十五晶体管M45的第二极与第四驱动信号输出端OUT1’连接。
第四十八晶体管M48的控制极与第二下拉节点PD2连接，第四十八晶体管M48的第一极与第四驱动信号输出端OUT1’连接，第四十八晶体管M48的第二极与第四电源端连接。
在一些实施例中，针对第三驱动信号输出端OUT2’配置有第四电容C4。
在一些实施例中，第二全局复位电路26包括第三十七晶体管M37， 第二显示复位电路28包括第四十晶体管M40，第二下拉控制电路31包括第四十二晶体管M42和第四十三晶体管M43，第二上拉降噪电路32包括第四十四晶体管M44。
第三十七晶体管M37的控制极与全局复位信号输入端T-RST连接，第三十七晶体管M37的第一极与第二上拉节点PU2连接，第三十七晶体管M37的第二极与非有效电平供给端连接。
第四十晶体管M40的控制极与显示复位信号输入端RST连接，第四十晶体管M40的第一极与第二上拉节点PU2连接，第四十晶体管M40的第二极与非有效电平供给端连接。
第四十二晶体管M42的控制极与第六电源端连接，第四十二晶体管M42的第一极与第六电源端(第六电源端提供电压VDDB)连接，第四十二晶体管M42的第二极与第二下拉节点PD2连接。
第四十三晶体管M43的控制极与第二上拉节点PU2连接，第四十三晶体管M43的第一极与第二下拉节点PD2连接，第四十三晶体管M43的第二极与非有效电平供给端连接。
第四十四晶体管M44的控制极与第二下拉节点PD2连接，第四十四晶体管M44的第一极与第二上拉节点PU2接，第四十四晶体管M44的第二极与非有效电平供给端连接。
在一些实施例中，第五电源端提供电压VDDA与第六电源端提供电VDDB，VDDA和VDDB可以在高电平电压和低电平电压之间进行切换(例如，每1帧或几帧就进行一次切换)，且在任意时刻VDDA和VDDB二者中之一为高电平电压，另一为低电平电压。
在一些实施例中，移位寄存器单元中还可以包括第二级联输出电路(未示出)。第二级联输出电路与第二上拉节点PU2、第二级联时钟信号输入端、第二级联信号输出端连接，第二级联输出电路配置为响应于第二上拉节点PU2处有效电平信号的控制将第二级联时钟信号输入端所 提供信号写入至第二级联信号输出端。
在一些实施实施例中，第二级联输出电路还可与第二电源端和第二下拉节点PD2连接，第二级联输出电路配置为响应于第二下拉节点PD2处有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第二级联信号输出端。
图21为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图21所示，在一些实施例中，在移位寄存器单元内包括有第二全局复位电路26、第二显示复位电路28和第二上拉降噪电路32时，可针对第二全局复位电路26、第二显示复位电路28和第一上拉降噪电路32中的至少之一进行防漏电设计。
在一些实施例中，移位寄存器单元还包括：第二控压电路34；第二控压电路34与第一电源端、第二上拉节点PU1、第二控压节点OFF2连接，第二控压电路34配置为响应于第二上拉节点PU2处有效电平信号的控制将第一电源端所提供有效电平信号写入至第二控压节点OFF2。
移位寄存器单元还包括：第四防漏电电路35、第五防漏电电路36、第六防漏电电路37中至少之一。
其中，第二全局复位电路26通过第四防漏电电路35与第二电源端连接，第二全局复位电路26与第四防漏电电路35连接于第四防漏电节点Q4，第四防漏电节点Q4与第二控压节点OFF2连接，第四防漏电电路35与感测复位信号输入端T-RST连接，第四防漏电电路35配置为响应于感测复位信号输入端T-RST所提供有效电平信号的控制使得第四防漏电节点Q4与第二电源端之间形成通路，以及响应于级联复位信号输入端所提供非有效电平信号的控制使得第四防漏电节点Q4与第二电源端之间断路。
第二显示复位电路28通过第五防漏电电路36与第二电源端连接，第二显示复位电路28与第五防漏电电路36连接于第五防漏电节点Q5， 第五防漏电节点Q5与第二控压节点OFF2连接，第五防漏电电路36与显示复位信号输入端RST连接，第五防漏电电路36配置为响应于显示复位信号输入端RST所提供有效电平信号的控制使得第五防漏电节点Q5与第二电源端之间形成通路，以及响应于级联复位信号输入端所提供非有效电平信号的控制使得第五防漏电节点Q5与第二电源端之间断路。
第二上拉降噪电路32通过第六防漏电电路37与第二电源端连接，第二上拉降噪电路32与第六防漏电电路37连接于第六防漏电节点Q6，第六防漏电节点Q6与第二控压节点OFF2连接，第六防漏电电路37与第二下拉节点PD2连接，第六防漏电电路37配置为响应于第二下拉节点PD2处有效电平信号的控制使得第六防漏电节点Q6与第二电源端之间形成通路，以及响应于第二下拉节点PD2处非有效电平信号的控制使得第六防漏电节点Q6与第二电源端之间断路。
在一些实施例中，第二控压电路34包括第五十晶体管M50，第五十晶体管M50的控制极与第一上拉节点PU1连接，第五十晶体管M50的第一极与第一电源端连接，第五十晶体管M50的第二极与第二控压节点OFF2连接。
在一些实施例中，第四防漏电电路35包括第五十一晶体管M51，第五十一晶体管M51的控制极与感测复位信号输入端T-RST连接，第五十一晶体管M51的第一极与感测复位电路和第二控压节点OFF2连接，第五十二晶体管M52的第二极与第二电源端连接。
在一些实施例中，第五防漏电电路36包括第五十二晶体管M52，第五十二晶体管M52的控制极与显示复位信号输入端RST连接，第五十二晶体管M52的第一极与显示复位电路和第二控压节点OFF2连接，第五十二晶体管M52的第二极与第二电源端连接。
在一些实施例中，第六防漏电电路37包括：第五十三晶体管M53，第五十三晶体管M53的控制极与第二下拉节点PD2连接，第五十三晶体 管M53的第一极与第二下拉控电路和第二控压节点OFF2连接，第五十三晶体管M53的第二极与第二电源端连接。
图21中示例性给出了移位寄存器单元同时包括第四防漏电电路35、第五防漏电电路36、第六防漏电电路37的情况。在实际应用中，可根据实际需要来设置第四防漏电电路35、第五防漏电电路36、第六防漏电电路37中至少之一。
继续参见图21所示，在一些实施例中，移位寄存器单元还包括有第三下拉降噪电路38和/或第四下拉降噪电路39。
其中，第三下拉降噪电路38与第二下拉节点PD2、第二电源端、第一感测控制节点和时钟控制信号输入端CLKA连接，第一下拉降噪电路18配置为响应于第一感测控制节点处有效电平信号和时钟控制信号输入端CLKA所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
第四下拉降噪电路39与第二下拉节点PD2、第二电源端和下拉降噪信号输入端INPUT3连接，第二下拉降噪电路19配置为响应于下拉降噪信号输入端INPUT3所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第二下拉节点PD2，以对第二下拉节点PD2处电压进行降噪处理。
在一些实施例中，第三下拉降噪电路38包括第五十九晶体管M59和第六十晶体管M60，第四下拉降噪电路39包括第六十一晶体管M61。
其中，第五十九晶体管M59的控制极与第一时钟控制信号输入端CLKA连接，第五十九晶体管M59的第一极与第二下拉节点PD2连接，第五十九晶体管M59的第二极与第六十晶体管M60的第一极连接。
第六十晶体管M60的控制极与第一感测控制节点连接，第六十晶体管M60的第二极与第二电源端连接。
第六十一晶体管M61的控制极与下拉降噪信号输入端INPUT3连接，第六十一晶体管M61的第一极与第二下拉节点PD2连接，第六十一晶体管M61的第二极与第二电源端连接。
图22为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图22所示，在移位寄存器单元内同时配置有第一下拉节点PD1和第二下拉节点PD2时，在一些实施例中，第三防漏电电路17、第一上拉降噪电路12、第一级联输出电路13、第一驱动输出电路5、第二驱动输出电路9还与第二下拉节点PD2连接。
第三防漏电电路17还配置为响应于第二下拉节点PD2处有效电平信号的控制，将非有效电平信号写入至第三防漏点节点。可选地，第三防漏电电路17包括第二十三晶体管M23和第二十八晶体管M28，其中第二十三晶体管M23的控制极与第一下拉节点PD1连接，第二十八晶体管M28的控制极与第二下拉节点PD2连接。
第一上拉降噪电路12还配置为响应于第二下拉节点PD2处有效电平信号的控制，将非有效电平信号写入至第一上拉节点PU1。可选地，第一上拉降噪电路12包括第十四晶体管M14和第二十七晶体管M27，其中第十四晶体管M14的控制极与第一下拉节点PD1连接，第二十七晶体管M27的控制极与第二下拉节点PD2连接。
第一级联输出电路13还配置为响应于第二下拉节点PD2处有效电平信号的控制，将非有效电平信号写入至第一级联信号输出端CR。可选地，级联输出电路13包括第十九晶体管M19和第二十四晶体管M24，其中第十九晶体管M19的控制极与第一下拉节点PD1连接，第二十四晶体管M24的控制极与第二下拉节点PD2连接。
第一驱动输出电路5还配置为响应于第二下拉节点PD2处有效电平信号的控制，将非有效电平信号写入至第一驱动信号输出端OUT2。可选地，第一驱动输出电路5内还包括有第十七晶体管M17和第二十六晶体 管M26，其中第十七晶体管M17的控制极与第一下拉节点PD1连接，第二十六晶体管M26的控制极与第二下拉节点PD2连接。
第二驱动输出电路9还配置为响应于第二下拉节点PD2处有效电平信号的控制，将非有效电平信号写入至第二驱动信号输出端OUT1。可选地，第二驱动输出电路9内还包括有第十八晶体管M18和第二十五晶体管M25，其中第十八晶体管M18的控制极与第一下拉节点PD1连接，第二十五晶体管M25的控制极与第二下拉节点PD2连接。
在一些实施例中，第六防漏电电路37、第二上拉降噪电路32、第三驱动输出电路25、第四驱动输出电路29与第一下拉节点PD1连接。
第六防漏电电路37还配置为响应于第一下拉节点PD1处有效电平信号的控制，将非有效电平信号写入至第六防漏点节点。可选地，第六防漏电电路37包括第五十三晶体管M53和第五十八晶体管M58，其中第五十三晶体管M53的控制极与第二下拉节点PD2连接，第五十八晶体管M58的控制极与第一下拉节点PD1连接。
第二上拉降噪电路32还配置为响应于第一下拉节点PD1处有效电平信号的控制，将非有效电平信号写入至第二上拉节点PU2。可选地，第二上拉降噪电路32包括第四十四晶体管M44和第五十七晶体管M57，其中第四十四晶体管M44的控制极与第二下拉节点PD2连接，第五十七晶体管M57的控制极与第一下拉节点PD1连接。
第三驱动输出电路25还配置为响应于第一下拉节点PD1处有效电平信号的控制，将非有效电平信号写入至第三驱动信号输出端。可选地，第三驱动输出电路25内还包括有第四十七晶体管M47和第五十六晶体管M56，其中第四十七晶体管M47的控制极与第二下拉节点PD2连接，第五十六晶体管M56的控制极与第一下拉节点PD1连接。
第四驱动输出电路29还配置为响应于第一下拉节点PD1处有效电平信号的控制，将非有效电平信号写入至第四驱动信号输出端。可选地， 第四驱动输出电路29内还包括有第四十八晶体管M48和第五十五晶体管M55，其中第四十八晶体管M48的控制极与第二下拉节点PD2连接，第五十五晶体管M55的控制极与第一下拉节点PD1连接。
需要说明的是，上述实施例中仅示例性画出了第二感测输入电路23配置有第二感测控制节点H2且第二感测控制节点H2与第一感测控制节点H1相连的情况(图16中所示)；当然，还可以将这些实施例中的感测控制电路1、第一感测输入电路2、第二感测输入电路23采用图15、图17A、图17B中所示，这些情况也应属于本公开的保护范围。
对于图15至图22中所示移位寄存器单元的工作时序可参见前面实施例中所示，具体过程此处不再赘述。
图23为本公开实施例提供的栅极驱动电路的一种电路结构示意图，图24为图23所示栅极驱动电路的一种工作时序图，如图23和图24所示，该栅极驱动电路包括级联的多个移位寄存器单元SRU1～SRU3，其中该移位寄存器单元SRU1～SRU3可采用前面任一实施例所提供的移位寄存器单元，对于该移位寄存器单元的具体描述，可参见前面实施例中的内容，此处不再赘述。
在一些实施例中，每个移位寄存器单元SRU1～SRU3用于驱动两行像素单元所对应的栅线时，也就是说移位寄存器单元内包括有第一驱动输出电路5、第二驱动输出电路9、第三驱动输出电路25、第四驱动输出电路29和第一级联输出电路13，此时每一级移位寄存器单元SRU1～SRU3可看作是两个移位寄存器电路，例如移位寄存器单元SRU1包含移位寄存器电路SR1、SR2，移位寄存器单元SRU2包含移位寄存器电路SR3、SR4，移位寄存器单元SRU3包含移位寄存器电路SR5、SR6。
作为一个示例，显示面板内设置有2N行像素单元，则栅极驱动电路内可配置N个移位寄存器单元，N个移位寄存器单元级联，可看作是2N个移位寄存器电路级联，其中位于奇数位次的移位寄存器电路SR2n-1 配置有感测信号输入端INPUT2、随机信号输入端OE、级联信号输出端CR，而位于偶数位次的移位寄存器电路SR2n未配置有感测信号输入端INPUT2和第一级联信号输出端CR，其中1≤n≤N且n为整数。
图23中仅示例性画出了3级移位寄存器单元SRU1～SRU3(6级移位寄存器电路SR1～SR6)的情况，该情况仅起到示例性作用。
在一些实施例中，各级移位寄存器单元SRU1～SRU3的感测信号输入端INPUT2与自身所配置的第一级联信号输出端CR相连接；各级移位寄存器单元SRU1～SRU3的时钟控制信号输入端CLKA与时钟控制信号线CKA连接，各级移位寄存器单元SRU1～SRU3的全局复位信号输入端T-RST与全局复位信号输入线TRST’连接，各级移位寄存器单元的随机信号输入端OE与随机信号输入线OE’连接。
在一些实施例中，除位于前a级的移位寄存器单元外的任意一个移位寄存器单元，移位寄存器单元的感测有效电平供给端与位于自身前a级的一个移位寄存器单元内的第一上拉节点连接；或者，除位于最后a级的移位寄存器单元外的任意一级移位寄存器单元，移位寄存器单元的感测有效电平供给端与位于自身后a级的一个移位寄存器单元内的第一上拉节点连接；其中，a为正整数(例如，a为1)。也就是说，本级移位寄存器单元可利用位于自身前a级或后a级的一个位寄存器单元内的第一上拉节点处电压，来完成对本级移位寄存器单元内第一感测控制节点的充电。
当然，本公开实施例中，移位寄存器单元的感测信号输入端还可以与其他端子相连；例如，本级移位寄存器单元的感测信号输入端与自身前b级或后b级(b为正整数)的某个移位寄存器单元的级联信号输出端相连。
本公开的技术方案对移位寄存器单元的感测信号输入端所连接端子不作限定。当然，为保证感测信号输入端具有较佳的充电能力；优选地， 感测信号输入端与第三电源端相连。
位于第一极移位寄存器单元SRU1的显示信号输入端INPUT1与帧起始信号输入端STV相连，除位于第一级移位寄存器单元SRU1之外的其他任意一级移位寄存器单元，该移位寄存器单元的显示信号输入端INPUT1与自身前一级移位寄存器单元的第一级联信号输出端CR连接；各级移位寄存器单元的全局复位信号输入端T-RST与全局复位信号线连接；位于第N级的移位寄存器单元和位于第N-1级的移位寄存器单元的显示复位信号输入端RST与帧结束复位信号线相连，除位于第N级和第N-1级的移位寄存器单元之外的其他任意一级移位寄存器单元，该移位寄存器单元的显示复位信号输入端RST与自身后两级移位寄存器的第一级联信号输出端CR连接。
当然，在实际应用中，可以根据实际需要来对具体的级联方式进行调整。
在一些实施例中，针对该栅极驱动电路配置有6条第一驱动时钟信号线CKE1～CKE6和6条第二驱动时钟信号线CKD1～CKD6；
位于第3i+1级移位寄存器单元SRU3i+1的第一驱动时钟信号输入端CLKE与第一驱动时钟信号线CKE1连接，位于第3i+1级移位寄存器单元SRU3i+1的第二驱动时钟信号输入端CLKD与第二驱动时钟信号线CKD1连接，位于第3i+1级移位寄存器单元SRU3i+1的第三驱动时钟信号输入端CLKE’与第二驱动时钟信号线CKE2连接，位于第3i+1级移位寄存器单元SRU3i+1的第四驱动时钟信号输入端CLKD’与第二驱动时钟信号线CKD2连接，位于第3i+1级移位寄存器单元SRU3i+1的级联时钟信号输入端(图23中未示出)与第二驱动时钟信号线CKD2连接。
位于第3i+2级移位寄存器单元SRU3i+2的第一驱动时钟信号输入端CLKE与第一驱动时钟信号线CKE3连接，位于第3i+2级移位寄存器单元SRU3i+2的第二驱动时钟信号输入端CLKD与第二驱动时钟信号线CKD3 连接，位于第3i+2级移位寄存器单元SRU3i+2的第三驱动时钟信号输入端CLKE’与第二驱动时钟信号线CKE4连接，位于第3i+2级移位寄存器单元SRU3i+2的第四驱动时钟信号输入端CLKD’与第二驱动时钟信号线CKD4连接，位于第3i+2级移位寄存器单元SRU3i+2的级联时钟信号输入端(图23中未示出)与第二驱动时钟信号线CKD4连接。
位于第3i+3级移位寄存器单元SRU3i+3的第一驱动时钟信号输入端CLKE与第一驱动时钟信号线CKE5连接，位于第3i+3级移位寄存器单元SRU3i+3的第二驱动时钟信号输入端CLKD与第二驱动时钟信号线CKD5连接，位于第3i+3级移位寄存器单元SRU3i+3的第三驱动时钟信号输入端CLKE’与第二驱动时钟信号线CKE6连接，位于第3i+3级移位寄存器单元SRU3i+3的第四驱动时钟信号输入端CLKD’与第二驱动时钟信号线CKD6连接，位于第3i+3级移位寄存器单元SRU3i+3的级联时钟信号输入端(图23中未示出)与第二驱动时钟信号线CKD6连接。其中，i为正整数且3i+3≤N。
基于同一发明构思，本公开实施例还提供了一种显示面板，其中该显示面板包括前面实施例所提供栅极驱动电路，对于该栅极驱动电路的具体描述，可参见前面实施例中的内容，此处不再赘述。
在一些实施例中，栅极驱动电路采用GOA方式制备于显示面板的阵列基板上。
基于同一发明构思，本公开实施例还提供了一种显示装置，该显示装置包括前面实施例所提供的显示面板，对于该显示面板的具体描述，可参见前面实施例中的内容，此处不再赘述。
本公开实施例所提供的显示装置可以为：液晶显示屏、可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也 不应作为对本公开的限制。
基于同一发明构思，本公开实施例还提供了一种栅极驱动方法，该栅极驱动方法基于前面实施例提供的移位寄存器单元，对于该移位寄存器单元的具体描述可参见前面实施例中的内容，此处不再赘述。图25为本公开实施例提供的一种栅极驱动方法的方法流程图，如图25所示，该栅极驱动方法包括：
步骤S101、感测控制电路响应于第一感测控制节点所提供有效电平信号和感测信号输入端所提供有效电平信号的控制将感测有效电平供给端所提供的有效电平信号写入至第一感测控制节点。
步骤S102、第一感测输入电路响应于第一感测控制节点处有效电平信号和时钟控制信号所提供有效电平信号的控制将有效电平信号写入至第一上拉节点。
步骤S103、第一驱动输出电路响应于第一上拉节点处有效电平信号的控制将第一驱动时钟信号输入端所提供信号写入至第一驱动信号输出端。
步骤S104、感测控制电路至少响应于控制复位信号输入端所提供有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一感测控制节点。
对于上述步骤S101～步骤S104的具体描述，可参见前面实施例中的内容，此处不再赘述。
本公开实施例所提供移位寄存器单元内的感测控制电路能够分别利用感测有效电平供给端和第二电源端快速的对第一感测控制节点进行充电和复位；即，本公开实施例所提供移位寄存器单元内的感测控制电路向第一感测控制节点输入信号的能力较强，有利于提升移位寄存器单元的工作稳定性。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (35)

  1. 一种移位寄存器单元，其中，包括：
    感测控制电路，与第一感测控制节点、感测信号输入端、随机信号输入端和感测有效电平供给端连接，配置为响应于所述第一感测控制节点所提供有效电平信号和所述感测信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供的有效电平信号写入至所述第一感测控制节点；
    第一感测输入电路，与所述第一感测控制节点、时钟控制信号输入端和第一上拉节点连接，配置为响应于所述第一感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第一上拉节点；
    第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端和第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述感测控制电路包括：
    第一控制输入电路，与所述感测有效电平供给端、感测控制中间节点和第一控制信号输入端连接，配置为响应于所述第一控制信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供信号写入至所述感测控制中间节点；
    第二控制输入电路，与所述感测控制中间节点、所述第一感测控制节点和第二控制信号输入端，配置为响应于所述第二控制信号输入端所提供有效电平信号的控制将所述感测控制中间节点处信号写入至所述第 一感测控制节点；
    第一控制信号输入端和所述第二控制信号输入端二者中之一为所述感测信号输入端，二者中另一为随机信号输入端。
  3. 根据权利要求2所述的移位寄存器单元，其中，所述感测控制电路还与控制复位信号输入端和第二电源端连接，所述感测控制电路还配置为至少响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点。
  4. 根据权利要求3所述的移位寄存器单元，其中，所述感测控制电路还包括：
    控制复位电路，与所述第二电源端、所述第一感测控制节点和所述控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点。
  5. 根据权利要求4所述的移位寄存器单元，其中，所述控制复位电路包括：第六晶体管；
    所述第六晶体管的控制极与所述控制复位信号输入端连接，所述第六晶体管的第一极与所述第一感测控制节点连接，所述第六晶体管的第二极与所述第二电源端连接。
  6. 根据权利要求3所述的移位寄存器单元，其中，所述第一控制信号输入端为所述感测信号输入端，第二控制信号输入端为所述随机信号输入端；
    所述感测控制电路配置为响应于所述控制复位信号输入端所提供有 效电平信号和所述随机信号输入端所提供的有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点；
    所述感测控制电路还包括：
    控制复位电路，与所述第二电源端、所述感测控制中间节点和所述控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述感测控制中间节点。
  7. 根据权利要求6所述的移位寄存器单元，其中，所述控制复位电路包括：第六晶体管；
    所述第六晶体管的控制极与所述控制复位信号输入端连接，所述第六晶体管的第一极与所述控制中间节点连接，所述第六晶体管的第二极与所述第二电源端连接。
  8. 根据权利要求2至7中任一所述的移位寄存器单元，其中，所述第一控制输入电路包括：第四晶体管，所述第二控制输入电路包括：第一晶体管；
    所述第四晶体管的控制极与所述第一控制信号输入端连接，所述第四晶体管的第一极与所述感测有效电平供给端连接，所述第四晶体管的第二极与所述感测控制中间节点连接；
    所述第一晶体管的控制极与所述第二控制信号输入端连接，所述第一晶体管的第一极与所述感测控制中间节点连接，所述第一晶体管的第二极与第一感测控制节点连接。
  9. 根据权利要求2至8中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第三控压电路，与所述第一感测控制节点、感测控制中间节点和第一电源端连接，配置为响应于所述第一感测控制节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述感测控制中间节点。
  10. 根据权利要求9所述的移位寄存器单元，其中，所述第三控压电路包括：第七十一晶体管；
    所述第七十一晶体管的控制极与所述第一感测控制节点连接，所述第七十一晶体管的第一极与所述第一电源端连接，所述第七十一晶体管的第二极与所述感测控制中间节点连接。
  11. 根据权利要求9所述的移位寄存器单元，其中，所述感测控制电路还包括：控制复位电路，控制复位电路与所述第二电源端、所述第一感测控制节点和所述控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点；
    所述移位寄存器单元还包括：控制复位防漏电电路；
    所述控制复位电路通过所述控制复位防漏电电路与所述第二电源端连接，所述控制复位电路与所述控制复位防漏电电路连接于控制复位防漏电节点，所述控制复位防漏电节点与所述感测控制中间节点连接；
    所述控制复位防漏电电路还与所述控制复位信号输入端连接，所述控制复位防漏电电路配置为响应于所述控制复位信号输入端所提供有效电平信号的控制使得所述复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述控制复位信号输入端所提供非有效电平信号的控制使得所述复位防漏电节点与所述第二电源端之间形成断路。
  12. 根据权利要求11所述的移位寄存器单元，其中，所述控制复位防漏电电路包括：第七十二晶体管；
    所述第七十二晶体管的控制极与所述控制复位信号输入端连接，所述第七十二晶体管的第一极与所述复位防漏电节点连接，所述第七十二晶体管的第二极与所述第二电源端连接。
  13. 根据权利要求1至12中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第一控压电路，与第一电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第一控压节点；
    所述移位寄存器单元还包括：第一感测输入防漏电电路；
    所述第一感测输入电路通过所述第一感测输入防漏电电路与所述第一上拉节点连接，所述第一感测输入电路与所述第一感测输入防漏电电路连接于第一感测输入防漏电节点，所述第一感测输入防漏电节点与所述第一控压节点连接，所述第一感测输入防漏电电路与所述时钟控制信号输入端连接，所述第一感测输入防漏电电路配置为响应于所述时钟控制信号输入端处有效电平信号的控制使得所述第一感测输入防漏电节点与所述第一上拉节点之间形成通路，以及响应于所述时钟控制信号输入端处非有效电平信号的控制使得所述第一感测输入防漏电节点与所述第一上拉节点之间形成断路。
  14. 根据权利要求1至13中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第一全局复位电路，与全局复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电 平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点。
  15. 根据权利要求14所述的移位寄存器单元，其中，在所述感测控制电路还与控制复位信号输入端连接时，所述控制复位信号输入端与所述全局复位信号输入端为同一信号端。
  16. 根据权利要求14或15所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第一显示输入电路，与显示信号输入端、第一电源端和第一上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第一上拉节点；
    第一显示复位电路，与显示复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制，将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
    第一级联输出电路，与所述第一上拉节点、第一级联时钟信号输入端、第一级联信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一级联时钟信号输入端所提供信号写入至所述第一级联信号输出端。
  17. 根据权利要求16所述的移位寄存器单元，其中，所述感测信号输入端与所述第一级联信号输出端为同一信号端。
  18. 根据权利要求16或17所述的位移寄存器单元，其中，所述移位寄存器单元还包括：
    第二驱动输出电路，与所述第一上拉节点、第二驱动时钟信号输入端和第二驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端。
  19. 根据权利要求18所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第一下拉控制电路，与第二电源端、第五电源端、所述第一上拉节点和第一下拉节点连接，配置为向所述第一下拉节点处写入与所述第一上拉节点处电压反相的电压；
    第一上拉降噪电路，与所述第二电源端、所述第一上拉节点和第一下拉节点连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第一上拉节点；
    所述第一级联输出电路还与所述第一下拉节点和第二电源端连接，所述第一级联输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制，将所述第二电源端提供的非有效电平信号写入至所述第一级联信号输出端；
    所述第一驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第一驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第一驱动信号输出端；
    所述第二驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第二驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第二驱动信号输出端。
  20. 根据权利要求19所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第一控压电路，与第一电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第一控压节点；
    所述移位寄存器单元还包括：第一防漏电电路、第二防漏电电路、第三防漏电电路中至少之一；
    所述第一全局复位电路通过所述第一防漏电电路与第二电源端连接，所述第一全局复位电路与所述第一防漏电电路连接于第一防漏电节点，所述第一防漏电节点与所述第一控压节点连接，所述第一防漏电电路与全局复位信号输入端连接，所述第一防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间断路；
    所述第一显示复位电路通过所述第二防漏电电路与第二电源端连接，所述第一显示复位电路与所述第二防漏电电路连接于第二防漏电节点，所述第二防漏电节点与所述第一控压节点连接，所述第二防漏电电路与显示复位信号输入端连接，所述第二防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间断路；
    所述第一上拉降噪电路通过所述第三防漏电电路与第二电源端连接，所述第一上拉降噪电路与所述第三防漏电电路连接于第三防漏电节点，所述第三防漏电节点与所述第一控压节点连接，所述第三防漏电电 路与第一下拉节点连接，所述第三防漏电电路配置为响应于所述第一下拉节点处有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一下拉节点处非有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间断路。
  21. 根据权利要求1至20中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：第一电容；
    所述第一电容的第一端与所述第一感测控制节点连接，所述第一电容的第二端与第三电源端连接。
  22. 根据权利要求1至21中任一所述的移位寄存器单元，其中，所述第一感测输入电路包括：
    所述第一输入响应电路，与输入有效电平供给端、所述第一感测控制节点和感测输入中间节点连接，配置为响应于所述第一感测控制节点处有效电平信号的控制将输入有效电平供给端所提供信号写入至所述感测输入中间节点；
    所述第二输入响应电路，与所述感测输入中间节点、所述时钟控制信号输入端和所述第一上拉节点连接，配置为响应于所述时钟控制信号输入端所提供有效电平信号的控制所述感测输入中间节点处电压写入至所述第一上拉节点；
    所述移位寄存器单元还包括：
    所述第二感测输入电路，与所述感测输入中间节点、所述时钟控制信号输入端和第二上拉节点连接，配置为响应于所述时钟控制信号输入端所提供有效电平信号的控制所述感测输入中间节点处电压写入至所述第二上拉节点；
    第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入 端和第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端。
  23. 根据权利要求22所述的移位寄存器单元，其中，所述第二感测输入电路包括：第八十一晶体管；
    所述第八十一晶体管的控制极与所述时钟控制信号输入端连接，所述第八十一晶体管的第一极与所述感测输入中间节点连接，所述第八十一晶体管的第二极与所述第二上拉节点连接。
  24. 根据权利要求1至21中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第二感测输入电路，与第二感测控制节点、时钟控制信号输入端和第二上拉节点连接，配置为响应于所述第二感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；所述第二感测控制节点与所述第一感测控制节点连接；
    第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端和第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端。
  25. 根据权利要求24所述的移位寄存器单元，其中，所述第二感测输入电路包括：第八十一晶体管和第八十二晶体管；
    所述第八十一晶体管的控制极与所述时钟控制信号输入端连接，所述第八十一晶体管的第一极与所述第八十二晶体管的第二极连接，所述 第八十一晶体管的第二极与所述第二上拉节点连接；
    所述第八十二晶体管的控制极与所述第二感测控制节点连接，所述第八十二晶体管的第一极与输入有效电平供给端连接；
  26. 根据权利要求1至21中任一所述的移位寄存器单元，其中，所述感测控制电路包括：
    第一控制输入电路，与所述感测有效电平供给端、感测控制中间节点和第一控制信号输入端连接，配置为响应于所述第一控制信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供信号写入至所述感测控制中间节点；
    第二控制输入电路，与所述感测控制中间节点、所述第一感测控制节点和第二控制信号输入端，配置为响应于所述第二控制信号输入端所提供有效电平信号的控制将所述感测控制中间节点处信号写入至所述第一感测控制节点；
    所述第一控制信号输入端为所述感测信号输入端，所述第二控制信号输入端为所述随机信号输入端；
    所述移位寄存器单元还包括：
    第三控制输入电路，与所述感测控制中间节点、所述第二感测控制节点和所述随机信号输入端，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测控制中间节点处信号写入至所述第二感测控制节点；
    第二感测输入电路，与第二感测控制节点、时钟控制信号输入端和第二上拉节点连接，配置为响应于所述第二感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；所述第二感测控制节点与所述第一感测控制节点连接；
    第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端和第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端；
    所述感测控制电路还包括：
    控制复位电路，与所述第二电源端、预设端子和控制复位信号输入端连接，配置为响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述预设端子；
    所述预设端子为所述感测控制中间节点、所述第一感测控制节点、所述第二感测控制节点中之一。
  27. 根据权利要求26所述的移位寄存器单元，其中，所述第二感测输入电路包括：第八十一晶体管和第八十二晶体管；
    所述第八十一晶体管的控制极与所述时钟控制信号输入端连接，所述第八十一晶体管的第一极与所述第八十二晶体管的第二极连接，所述第八十一晶体管的第二极与所述第二上拉节点连接；
    所述第八十二晶体管的控制极与所述第二感测控制节点连接，所述第八十二晶体管的第一极与输入有效电平供给端连接；
    所述第三控制输入电路包括：第八十三晶体管；
    所述第八十三晶体管的控制极与所述随机信号输入端连接，所述第八十三晶体管的第一极与所述感测控制中间节点连接，所述第八十三晶体管的第二极与所述第二感测控制节点连接。
  28. 根据权利要求22至27中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第二控压电路，与第一电源端、第二上拉节点、第二控压节点连接， 所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述第一电源端所提供有效电平信号写入至所述第二控压节点；
    所述移位寄存器单元还包括：第二感测输入防漏电电路；
    所述第二感测输入电路通过所述第二感测输入防漏电电路与所述第二上拉节点连接，所述第二感测输入电路与所述第二感测输入防漏电电路连接于第二感测输入防漏电节点，所述第二感测输入防漏电节点与所述第二控压节点连接，所述第二感测输入防漏电电路与所述时钟控制信号输入端连接，所述第二感测输入防漏电电路配置为响应于所述时钟控制信号输入端处有效电平信号的控制使得所述第二感测输入防漏电节点与所述第二上拉节点之间形成通路，以及响应于所述时钟控制信号输入端处非有效电平信号的控制使得所述第二感测输入防漏电节点与所述第二上拉节点之间形成断路。
  29. 根据权利要求22至28中任一所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第二显示输入电路，与显示信号输入端和第二上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；
    第二显示复位电路，与显示复位信号输入端、第二电源端、所述第二上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制，将所述第二电源端所提供的非有效电平信号写入至所述第二上拉节点；
    第四驱动输出电路，与所述第二上拉节点、第四驱动时钟信号输入端、第四驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第四驱动时钟信号输入端所提供信号写入至所述第四驱动信号输出端。
  30. 根据权利要求29所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第二全局复位电路，与全局复位信号输入端、第二电源端、所述第二上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第二上拉节点；
    第二下拉控制电路，与第二电源端、第六电源端、所述第二上拉节点和第二下拉节点连接，配置为向所述第二下拉节点处写入与所述第二上拉节点处电压反相的电压；
    第二上拉降噪电路，与所述第二电源端、所述第二上拉节点和第二下拉节点连接，配置为响应于所述第二下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第二上拉节点。
  31. 根据权利要求30所述的移位寄存器单元，其中，所述移位寄存器单元还包括：
    第二控压电路，与第三电源端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第二控压节点；
    所述移位寄存器单元还包括：第四防漏电电路、第五防漏电电路、第六防漏电电路中至少之一；
    所述第二全局复位电路通过所述第四防漏电电路与第二电源端连接，所述第二全局复位电路与所述第四防漏电电路连接于第四防漏电节点，所述第四防漏电节点与所述第二控压节点连接，所述第四防漏电电路与全局复位信号输入端连接，所述第四防漏电电路配置为响应于所述 全局复位信号输入端所提供有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间断路；
    所述第二显示复位电路通过所述第五防漏电电路与第二电源端连接，所述第二显示复位电路与所述第五防漏电电路连接于第五防漏电节点，所述第五防漏电节点与所述第二控压节点连接，所述第五防漏电电路与显示复位信号输入端连接，所述第五防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间断路；
    所述第二上拉降噪电路通过所述第六防漏电电路与第二电源端连接，所述第二上拉降噪电路与所述第六防漏电电路连接于第六防漏电节点，所述第六防漏电节点与所述第二控压节点连接，所述第六防漏电电路与第二下拉节点连接，所述第六防漏电电路配置为响应于所述第二下拉节点处有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二下拉节点处非有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间断路。
  32. 一种栅极驱动电路，其中，包括：级联的多个移位寄存器单元，所述移位寄存器单元采用上述权利要求1至31中任一所述移位寄存器单元。
  33. 根据权利要求32所述的栅极驱动电路，其中，除位于前a级的移位寄存器单元外的任意一个所述移位寄存器单元，所述移位寄存器单 元的感测有效电平供给端与位于自身前a级的一个移位寄存器单元内的所述第一上拉节点连接；
    或者，除位于最后a级的移位寄存器单元外的任意一级所述移位寄存器单元，所述移位寄存器单元的感测有效电平供给端与位于自身后a级的一个移位寄存器单元内的所述第一上拉节点连接；
    其中，a为正整数。
  34. 一种栅极驱动方法，其中，所述栅极驱动方法基于权利要求1至32中任一所述的移位寄存器单元，所述栅极驱动方法包括：
    所述感测控制电路响应于所述第一感测控制节点所提供有效电平信号和所述感测信号输入端所提供有效电平信号的控制将所述感测有效电平供给端所提供的有效电平信号写入至所述第一感测控制节点；
    第一感测输入电路响应于所述第一感测控制节点处有效电平信号和所述时钟控制信号所提供有效电平信号的控制将有效电平信号写入至所述第一上拉节点；
    第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
  35. 根据权利要求34所述的栅极驱动方法，其中，所述移位寄存器单元为权利要求3中所述移位寄存器单元，在第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端的步骤之后，还包括：
    所述感测控制电路至少响应于所述控制复位信号输入端所提供有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一感测控制节点。
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