CN117678006A - 移位寄存器单元、栅极驱动电路和栅极驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路和栅极驱动方法 Download PDF

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CN117678006A CN202280001388.XA CN202280001388A CN117678006A CN 117678006 A CN117678006 A CN 117678006A CN 202280001388 A CN202280001388 A CN 202280001388A CN 117678006 A CN117678006 A CN 117678006A
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pull
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冯雪欢
张大成
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Hefei BOE Zhuoyin Technology Co Ltd
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BOE Technology Group Co Ltd
Hefei BOE Zhuoyin Technology Co Ltd
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Abstract

一种移位寄存器单元，包括：感测控制电路(1)，与感测信号输入端(INPUT2)、随机信号输入端(OE)、感测控制节点(H)连接，配置为响应于随机信号输入端(OE)所提供有效电平信号的控制将感测信号输入端(INPUT2)所提供信号写入至感测控制节点(H)；第一感测输入电路(2)，与时钟控制信号输入端(CLKA)、感测控制节点(H)、第一上拉节点(PU1)连接，第一感测输入电路(2)配置为仅响应于感测控制节点(H)处有效电平信号的控制将时钟控制信号输入端(CLKA)所提供信号写入至第一上拉节点(PU1)；第一驱动输出电路(5)，与第一上拉节点(PU1)、第一驱动时钟信号输入端(CLKE)、第一驱动信号输出端(OUT2)连接，配置为响应于第一上拉节点(PU1)处有效电平信号的控制将第一驱动时钟信号输入端(CLKE)所提供信号写入至第一驱动信号输出端(OUT2)。

Description

移位寄存器单元、栅极驱动电路和栅极驱动方法 技术领域
本发明涉及显示领域，特别涉及一种移位寄存器单元、栅极驱动电路和栅极驱动方法。
背景技术
有源矩阵有机发光二极体面板(Active Matrix Organic Light Emitting Diode，简称：AMOLED)的应用越来越广泛。AMOLED的像素显示器件为有机发光二极管(Organic Light-Emitting Diode,简称OLED)，AMOLED能够发光是通过驱动薄膜晶体管在饱和状态下产生驱动电流，该驱动电流驱动发光器件发光。
发明内容
第一方面，本公开实施例提供了一种移位寄存器单元，其中，包括：
感测控制电路，与感测信号输入端、随机信号输入端、感测控制节点连接，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
第一感测输入电路，与时钟控制信号输入端、所述感测控制节点、第一上拉节点连接，所述第一感测输入电路配置为仅响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号写入至所述第一上拉节点；
第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端、第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
在一些实施例中，所述第一感测输入电路包括：第二晶体管；
所述第二晶体管的控制极与所述感测控制节点连接，所述第二晶体管的第一极与所述时钟控制信号输入端连接，所述第二晶体管的第二极与所述第一上拉节点连接。
在一些实施例中，移位寄存器单元还包括：
第一显示输入电路，与显示信号输入端、第三电源端和第一上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一上拉节点；
第二驱动输出电路，与所述第一上拉节点、第二驱动时钟信号输入端、第二驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端；
第一级联输出电路，与所述第一上拉节点、第一级联时钟信号输入端、第一级联信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一级联时钟信号输入端所提供信号写入至所述第一级联信号输出端。
在一些实施例中，移位寄存器单元还包括：
第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
所述移位寄存器单元还包括：第一感测输入防漏电电路，所述第一感测输入电路通过所述第一感测输入防漏电电路与时钟控制信号输入端连接，所述第一感测输入电路与所述第一感测输入防漏电电路连接于第一感测输入防漏电节点，所述第一感测输入防漏电节点与所述第一控压节点连接；
所述第一感测输入防漏电电路与所述感测控制节点连接，所述第 一感测输入防漏电电路配置为响应于所述感测控制节点处有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间形成通路，以及响应于所述感测控制节点处非有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间断路。
在一些实施例中，第一控压电路包括：第二十晶体管；
所述第二十晶体管的控制极与所述第一上拉节点连接，所述第二十晶体管的第一极与所述第三电源端连接，所述第二十晶体管的第二极与所述第一控压节点连接；
所述第一感测输入防漏电电路包括：第三晶体管；
所述第三晶体管的控制极与所述感测控制节点连接，所述第三晶体管的第一极与所述时钟控制信号输入端连接，所述第三晶体管的第二极与所述第一感测输入防漏电节点连接。
在一些实施例中，移位寄存器单元还包括：第一感测输入防漏电电路，所述第一感测输入电路通过所述第一感测输入防漏电电路与时钟控制信号输入端连接，所述第一感测输入电路与所述第一感测输入防漏电电路连接于第一感测输入防漏电节点；
所述第一感测输入防漏电电路与预设输入控制信号输入端和所述第一级联信号输出端连接，所述第一感测输入防漏电电路配置为响应于所述预设输入控制信号输入端所提供有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间形成通路，以及响应于所述预设输入控制信号输入端所提供非有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间断路，以及在所述第一感测输入防漏电节点与所述时钟控制信号输入端之间断路时响应于所述第一级联信号输出端所提供有效电平信号的控制将有效电平信号写入至所述第一感测输入防漏电节点。
在一些实施例中，所述第一感测输入防漏电电路包括：第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述预设输入控制信号输入端连接， 所述第三晶体管的第一极与所述时钟控制信号输入端连接，所述第三晶体管的第二极与所述第一感测输入防漏电节点连接；
所述第四晶体管的控制极和第一极均与所述第一级联信号输出端连接，所述第四晶体管的第二极与所述第一感测输入防漏电节点连接。
在一些实施例中，移位寄存器单元还包括：
第一全局复位电路，与全局复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
第一显示复位电路，与显示复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
第一下拉控制电路，与第二电源端、第五电源端、所述第一上拉节点和第一下拉节点连接，配置为向所述第一下拉节点处写入与所述第一上拉节点处电压反相的电压；
第一上拉降噪电路，与所述第二电源端、所述第一上拉节点和第一下拉节点连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第一上拉节点；
第一级联输出电路还与所述第一下拉节点和第二电源端连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一级联信号输出端；
所述第一驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第一驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第一驱动信号输出端；
所述第二驱动输出电路还与所述第一下拉节点和第四电源端连 接，所述第二驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第二驱动信号输出端。
在一些实施例中，移位寄存器单元还包括：
第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
所述移位寄存器单元还包括：第一防漏电电路、第二防漏电电路、第三防漏电电路中至少之一；
所述第一全局复位电路通过所述第一防漏电电路与第二电源端连接，所述第一全局复位电路与所述第一防漏电电路连接于第一防漏电节点，所述第一防漏电节点与所述第一控压节点连接，所述第一防漏电电路与全局复位信号输入端连接，所述第一防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间断路；
所述第一显示复位电路通过所述第二防漏电电路与第二电源端连接，所述第一显示复位电路与所述第二防漏电电路连接于第二防漏电节点，所述第二防漏电节点与所述第一控压节点连接，所述第二防漏电电路与显示复位信号输入端连接，所述第二防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间断路；
所述第一上拉降噪电路通过所述第三防漏电电路与第二电源端连接，所述第一上拉降噪电路与所述第三防漏电电路连接于第三防漏电节点，所述第三防漏电节点与所述第一控压节点连接，所述第三防漏 电电路与第一下拉节点连接，所述第三防漏电电路配置为响应于所述第一下拉节点处有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一下拉节点处非有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间断路。
在一些实施例中，移位寄存器单元还包括：
第一感测复位电路，与感测复位信号输入端、所述感测控制节点、所述第一上拉节点和第二电源端连接，配置为响应于所述感测复位信号输入端所提供信号和所述感测控制节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一上拉节点。
在一些实施例中，所述第一感测复位电路包括：
第一感测复位控制电路，与所述感测复位信号输入端、所述第一感测复位控制节点、感测控制节点和第二电源端连接，配置为响应于所述感测复位信号输入端所提供非有效电平信号和所述感测控制节点处有效电平信号的控制将所述感测控制节点处有效电平信号写入至所述第一感测复位控制节点；
第一开关电路，与所述第一感测复位控制节点、第一上拉节点和第二电源端连接，配置为响应于所述第一感测复位控制节点处有效电平信号的控制使得所述第二电源端与所述第一上拉节点之间形成通路，以及响应于第一感测复位控制节点处非有效电平信号的控制使得所述第二电源端与所述第一上拉节点之间形成断路。
在一些实施例中，所述第一感测复位控制电路包括：第七十一晶体管和第七十二晶体管，所述第一开关电路包括：第七十三晶体管；
所述第七十一晶体管的控制极和第一极均与所述感测控制节点连接，所述第七十一晶体管的第二极与所述第一感测复位控制节点连接；
所述第七十二晶体管的控制极与所述感测复位信号输入端连接，所述第七十二晶体管的第一极与所述第一感测复位控制节点连接，所述第七十二晶体管的第二极与所述第二电源端连接；
所述第七十三晶体管的控制极与所述第一感测复位控制节点连 接，所述第七十三晶体管的第一极与所述第一上拉节点连接，所述第七十三晶体管的第二极与所述第二电源端连接。
在一些实施例中，移位寄存器单元还包括：
第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
所述移位寄存器单元还包括：第一感测复位防漏电电路，所述第一开关电路通过所述第一感测复位防漏电电路与所述第二电源端连接，所述第一开关电路与所述第一感测复位防漏电电路连接于第一感测复位防漏电节点，所述第一感测复位防漏电节点与所述第一控压节点连接；
所述第一感测复位防漏电电路与所述第一感测复位控制节点连接，所述第一感测复位防漏电电路配置为响应于所述第一感测复位控制节点处有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一感测复位控制节点处非有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成断路。
在一些实施例中，所述第一控压电路包括：第二十晶体管；
所述第二十晶体管的控制极与所述第一上拉节点连接，所述第二十晶体管的第一极与所述第三电源端连接，所述第二十晶体管的第二极与所述第一控压节点连接；
所述第一感测复位防漏电电路包括：第七十四晶体管；
所述第七十四晶体管的控制极与所述第一感测复位控制节点连接，所述第七十四晶体管的第一极与所述第一感测复位防漏电节点连接，所述第七十四晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述第一感测复位电路包括：串联在所述第一上拉节点与所述第二电源端之间的第二开关电路和第三开关电路，其 中所述第二开关电路位于所述第三开关电路与所述第一上拉节点之间；
所述第二开关电路和所述第三开关电路二者中之一与所述感测复位信号输入端连接，另一与所述感测控制节点连接；
所述第二开关电路和所述第三开关电路配置为响应于所述感测复位信号输入端所提供有效电平信号和所述感测控制节点处有效电平信号的控制使得所述第二电源端提供与所述第一上拉节点之间形成通路，以及响应于所述感测复位信号输入端和所述感测控制节点二者中至少之一所提供低电平信号的控制使得所述第二电源端提供与所述第一上拉节点之间形成断路。
在一些实施例中，所述第二开关电路包括：第七十一晶体管，所述第三开关电路包括：第七十二晶体管；
所述第七十一晶体管和所述第七十二晶体管二者中之一的控制极与所述感测复位信号输入端，另一的控制极与所述感测控制节点连接；
所述第七十一晶体管的第一极与所述第一上拉节点连接，所述第七十一晶体管的第二极与所述第七十二晶体管的第一极连接，所述第七十二晶体管的第二极与所述第二电源端连接。
在一些实施例中，移位寄存器单元还包括：
第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
所述移位寄存器单元还包括：第一感测复位防漏电电路；
所述第二开关电路与所述感测复位信号输入端连接，所述第二开关电路通过所述第一感测复位防漏电电路与所述第三开关电路连接，所述第二开关电路与所述第一感测复位防漏电电路连接于第一感测复位防漏电节点，所述第一感测复位防漏电节点与所述第一控压节点连接；
所述第一感测复位防漏电电路与所述感测复位信号输入端连接，所述第一感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第一感测复位防漏电节点与所述第三开关电路之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第一感测复位防漏电节点与所述第三开关电路之间形成断路；
或者，所述第三开关电路与所述感测复位信号输入端连接，所述第三开关电路通过所述第一感测复位防漏电电路与所述第二电源端连接，所述第三开关电路与所述第一感测复位防漏电电路连接于第一感测复位防漏电节点，所述第一感测复位防漏电节点与所述第一控压节点连接；
所述第一感测复位防漏电电路与所述感测复位信号输入端连接，所述第一感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成断路。
在一些实施例中，所述第一控压电路包括：第二十晶体管；
所述第二十晶体管的控制极与所述第一上拉节点连接，所述第二十晶体管的第一极与所述第三电源端连接，所述第二十晶体管的第二极与所述第一控压节点连接；
所述第一感测复位防漏电电路包括：第七十四晶体管，所述第七十四晶体管的控制极与所述感测复位信号输入端连接，所述第七十四晶体管的第一极与所述第一感测复位防漏电节点连接；
在所述第二开关电路与所述感测复位信号输入端连接时，所述第七十四晶体管的第二极与所述第三开关电路连接；
在所述第三开关电路与所述感测复位信号输入端连接时，所述第七十四晶体管的第二极与所述第二电源端连接。
在一些实施例中，移位寄存器单元还包括：
第二感测输入电路，与所述时钟控制信号输入端、感测控制节点、第二上拉节点连接，配置为响应于感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号写入至所述第二上拉节点；
第二显示输入电路，与显示信号输入端和第二上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；
第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端、第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端；
第四驱动输出电路，与所述第二上拉节点、第四驱动时钟信号输入端、第四驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第四驱动时钟信号输入端所提供信号写入至所述第四驱动信号输出端。
在一些实施例中，所述第二感测输入电路包括：第三十二晶体管；
所述第三十二晶体管的控制极与所述感测控制节点连接，所述第三十二晶体管的第一极与所述时钟控制信号输入端连接，所述第三十二晶体管的第二极与所述第二上拉节点连接。
在一些实施例中，在所述移位寄存器单元内设置有第一感测输入防漏电电路时，所述第二感测输入电路与第一感测输入防漏电节点连接，以通过所述第一感测输入防漏电节点和所述第一感测输入防漏电电路与所述时钟控制信号输入端连接。
在一些实施例中，移位寄存器单元还包括：
第二级联输出电路，与所述第二上拉节点、第二级联时钟信号输入端、第二级联信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第二级联时钟信号输入端所提供信号写入至所述第二级联信号输出端；
所述移位寄存器单元还包括：第二感测输入防漏电电路，所述第 二感测输入电路通过所述第二感测输入防漏电电路与时钟控制信号输入端连接，所述第二感测输入电路与所述第二感测输入防漏电电路连接于第二感测输入防漏电节点；
所述第二感测输入防漏电电路与预设输入控制信号输入端和所述第二级联信号输出端连接，所述第二感测输入防漏电电路配置为响应于所述预设输入控制信号输入端所提供有效电平信号的控制使得所述第二感测输入防漏电节点与所述时钟控制信号输入端之间形成通路，以及响应于所述预设输入控制信号输入端所提供非有效电平信号的控制使得所述第二感测输入防漏电节点与所述时钟控制信号输入端之间断路，以及在所述第二感测输入防漏电节点与所述时钟控制信号输入端之间断路时响应于所述第二级联信号输出端所提供有效电平信号的控制将有效电平信号写入至所述第二感测输入防漏电节点。
在一些实施例中，所述第二感测输入防漏电电路包括：第三十三晶体管和第三十四晶体管；
所述第三十三晶体管的控制极与所述预设输入控制信号输入端连接，所述第三十三晶体管的第一极与所述时钟控制信号输入端连接，所述第三十三晶体管的第二极与所述第二感测输入防漏电节点连接；
所述第三十四晶体管的控制极和第一极均与所述第二级联信号输出端连接，所述第三十四晶体管的第二极与所述第二感测输入防漏电节点连接。
在一些实施例中，移位寄存器单元还包括：
第二全局复位电路，与全局复位信号输入端、第一非有效电平供给端、所述第二上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第一非有效电平供给端所提供的非有效电平信号写入至所述第二上拉节点；
第二显示复位电路，与显示复位信号输入端、第一非有效电平供给端、所述第二上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制将所述第一非有效电平供给端提供的非有效电平信号写入至所述第二上拉节点；
第二下拉控制电路，与第二电源端、第六电源端、所述第二上拉节点和第二下拉节点连接，配置为向所述第二下拉节点处写入与所述第二上拉节点处电压反相的电压；
第二上拉降噪电路，与第一非有效电平供给端、所述第二上拉节点和第二下拉节点连接，配置为响应于所述第二下拉节点处有效电平信号的控制将所述第一非有效电平供给端所提供非有效电平信号写入至所述第二上拉节点；
所述第三驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第三驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第三驱动信号输出端；
所述第四驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第四驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第四驱动信号输出端。
在一些实施例中，所述第一非有效电平供给端为所述第二电源端；
或者，所述移位寄存器单元包括有第一控压电路，所述第一非有效电平供给端为所述第一控压电路所连接的第一控压节点。
在一些实施例中，所述第一非有效电平供给端为所述第二电源端；
所述移位寄存器单元还包括：
第二控压电路，与有效电平供给端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第二控压节点；
所述移位寄存器单元还包括：第四防漏电电路、第五防漏电电路、第六防漏电电路中至少之一；
所述第二全局复位电路通过所述第四防漏电电路与第二电源端连接，所述第二全局复位电路与所述第四防漏电电路连接于第四防漏电 节点，所述第四防漏电节点与所述第二控压节点连接，所述第四防漏电电路与全局复位信号输入端连接，所述第四防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间断路；
所述第二显示复位电路通过所述第五防漏电电路与第二电源端连接，所述第二显示复位电路与所述第五防漏电电路连接于第五防漏电节点，所述第五防漏电节点与所述第二控压节点连接，所述第五防漏电电路与显示复位信号输入端连接，所述第五防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间断路；
所述第二上拉降噪电路通过所述第六防漏电电路与第二电源端连接，所述第二上拉降噪电路与所述第六防漏电电路连接于第六防漏电节点，所述第六防漏电节点与所述第二控压节点连接，所述第六防漏电电路与第二下拉节点连接，所述第六防漏电电路配置为响应于所述第二下拉节点处有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二下拉节点处非有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间断路。
在一些实施例中，所述移位寄存器单元包括有第一感测复位电路且所述第一感测复位电路包括有第一感测复位控制电路和第一开关电路；
所述移位寄存器单元还包括：第二感测复位电路，所述第二感测复位电路包括：
所述第二感测复位控制电路，与所述感测复位信号输入端、所述第二感测复位控制节点、第二电源端和第二感测复位控制节点连接，配置为响应于所述感测复位信号输入端所提供非有效电平信号和所述 感测控制节点处有效电平信号的控制将所述感测控制节点处有效电平信号写入至所述第二感测复位控制节点；
所述第四开关电路，与所述第二感测复位控制节点、第二上拉节点和第二非有效电平供给端连接，所述第四开关电路配置为响应于所述第二感测复位控制节点处有效电平信号的控制使得所述第二非有效电平供给端与所述第二上拉节点之间形成通路，以及响应于所述第二感测复位控制节点处非有效电平信号的控制使得所述第二非有效电平供给端与所述第二上拉节点之间形成断路。
在一些实施例中，所述第二感测复位控制电路包括：第八十一晶体管和第八十二晶体管，所述第四开关电路包括：第八十三晶体管；
所述第八十一晶体管的控制极和第一极均与所述感测控制节点连接，所述第八十一晶体管的第二极与所述第二感测复位控制节点连接；
所述第八十二晶体管的控制极与所述感测复位信号输入端连接，所述第八十二晶体管的第一极与所述第二感测复位控制节点连接，所述第八十二晶体管的第二极与所述第二电源端连接；
所述第八十三晶体管的控制极与所述第二感测复位控制节点连接，所述第八十三晶体管的第一极与所述第二上拉节点连接，所述第八十三晶体管的第二极与所述第二非有效电平供给端连接。
在一些实施例中，所述第二非有效电平供给端为第二电源端；
所述移位寄存器单元还包括：
第二控压电路，与第三电源端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第二控压节点；
所述移位寄存器单元还包括：第二感测复位防漏电电路，所述第四开关电路通过所述第二感测复位防漏电电路与所述第二电源端连接，所述第四开关电路与所述第二感测复位防漏电电路连接于第二感测复位防漏电节点，所述第二感测复位防漏电节点与所述第二控压节 点连接；
所述第二感测复位防漏电电路与所述第二感测复位控制节点连接，所述第二感测复位防漏电电路配置为响应于所述第二感测复位控制节点处有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二感测复位控制节点处非有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成断路。
在一些实施例中，所述第二控压电路包括：第五十晶体管；
所述第五十晶体管的控制极与所述第二上拉节点连接，所述第五十晶体管的第一极与所述第三电源端连接，所述第五十晶体管的第二极与所述第二控压节点连接；
所述第二感测复位防漏电电路包括：第八十四晶体管；
所述第八十四晶体管的控制极与所述第二感测复位控制节点连接，所述第八十四晶体管的第一极与所述第二感测复位防漏电节点连接，所述第八十四晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述移位寄存器单元包括有第一控压电路，所述第二非有效电平供给端为所述第一控压电路所连接的第一控压节点。
在一些实施例中，所述移位寄存器单元包括有第一感测复位电路且所述第一感测复位电路包括有所述第二开关电路和所述第三开关电路；
所述移位寄存器单元还包括：第二感测复位电路，所述第二感测复位电路包括：串联在所述第二上拉节点与所述第二电源端之间的第五开关电路和第六开关电路，所述第五开关电路位于所述第六开关电路与所述第二上拉节点之间；
所述第五开关电路和所述第六开关电路二者中之一与所述感测复位信号输入端连接，另一与所述感测控制节点连接；
所述第五开关电路和所述第六开关电路配置为响应于所述感测复 位信号输入端所提供有效电平信号和所述感测控制节点处有效电平信号的控制使得所述第二电源端提供与所述第二上拉节点之间形成通路，以及响应于所述感测复位信号输入端和所述感测控制节点二者中至少之一所提供低电平信号的控制使得所述第二电源端提供与所述第二上拉节点之间形成断路。
在一些实施例中，所述第五开关电路包括：第八十一晶体管，所述第六开关电路包括：第八十二晶体管；
所述第八十一晶体管和所述第八十二晶体管二者中之一的控制极与所述感测复位信号输入端，另一的控制极与所述感测控制节点连接；
所述第八十一晶体管的第一极与所述第一上拉节点连接，所述第八十一晶体管的第二极与所述第八十二晶体管的第一极连接，所述第八十二晶体管的第二极与所述第二电源端连接。
在一些实施例中，移位寄存器单元还包括：
第二控压电路，与第三电源端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第二控压节点；
所述移位寄存器单元还包括：第二感测复位防漏电电路；
所述第五开关电路与所述感测复位信号输入端连接，所述第五开关电路通过所述第二感测复位防漏电电路与所述第六开关电路连接，所述第二开关电路与所述第二感测复位防漏电电路连接于第二感测复位防漏电节点，所述第二感测复位防漏电节点与所述第二控压节点连接；
所述第二感测复位防漏电电路与所述感测复位信号输入端连接，所述第二感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第二感测复位防漏电节点与所述第六开关电路之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第二感测复位防漏电节点与所述第六开关电路之间形成断路；
或者，所述第五开关电路与所述感测复位信号输入端连接，所述第六开关电路通过所述第二感测复位防漏电电路与所述第二电源端连接，所述第六开关电路与所述第二感测复位防漏电电路连接于第二感测复位防漏电节点，所述第二感测复位防漏电节点与所述第二控压节点连接；
所述第二感测复位防漏电电路与所述感测复位信号输入端连接，所述第二感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成断路。
在一些实施例中，所述第二控压电路包括：第五十晶体管；
所述第五十晶体管的控制极与所述第二上拉节点连接，所述第五十晶体管的第一极与所述第三电源端连接，所述第五十晶体管的第二极与所述第二控压节点连接；
所述第二感测复位防漏电电路包括：第八十四晶体管，所述第八十四晶体管的控制极与所述第二感测复位控制节点连接，所述第八十四晶体管的第一极与所述第二感测复位防漏电节点连接；
在所述第五开关电路与所述感测复位信号输入端连接时，所述第八十四晶体管的第二极与所述第三开关电路连接；
在所述第六开关电路与所述感测复位信号输入端连接时，所述第八十四晶体管的第二极与所述第二电源端连接。
在一些实施例中，所述移位寄存器单元包括有第一感测复位电路且所述第一感测复位电路包括有所述第二开关电路和所述第三开关电路，且所述第一移位寄存器单元包括有第一控压电路；
所述移位寄存器单元还包括：第二感测复位电路，所述第二感测复位电路包括：
所述第七开关电路，与第二上拉节点、感测复位信号输入端、所 述第一控压电路所所连接的第一控压节点连接，所述第七开关电路配置为响应于所述感测复位信号输入端所提供的有效电平信号的控制使得所述第二上拉节点与所述第一控压节点之间形成通路，以及响应于所述感测复位信号输入端所提供的非有效电平信号的控制使得所述第二上拉节点与所述第一控压节点之间形成断路。
在一些实施例中，所述第七开关电路包括：第八十五晶体管；
所述第八十五晶体管的控制极与所述感测复位信号输入端连接，所述第八十五晶体管的第一极与所述第二上拉节点连接，所述第八十五晶体管的第二极与所述第一控压节点连接。
第二方面，本公开实施例提供了一种移位寄存器单元，其中，包括：
感测控制电路，与感测信号输入端、随机信号输入端、感测控制节点连接，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
第一感测输入电路，与有效电平供给端、时钟控制信号输入端、所述感测控制节点、第一上拉节点连接，所述第一感测输入电路受控于所述感测控制节点处信号和所述时钟控制信号输入端所提供信号的控制，所述第一感测输入电路配置为响应于所述感测控制节点处有效电平信号和所述时钟控制信号输入端所提供的有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第一上拉节点。
第一感测复位电路，与感测复位信号输入端、所述感测控制节点、所述第一上拉节点和第二电源端连接，配置为响应于所述感测复位信号输入端所提供信号和所述感测控制节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一上拉节点；
第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端、第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
在一些实施例中，所述有效电平供给端为所述时钟控制信号输入 端。
第三方面，本公开实施例提供了一种栅极驱动电路，其中，包括：级联的多个移位寄存器单元，所述移位寄存器单元采用上述第一方面中提供的所述移位寄存器单元。
第三方面，本公开实施例提供了一种栅极驱动方法，其中，所述栅极驱动方法基于第一方面中提供的所述移位寄存器单元，所述栅极驱动方法包括：
所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
所述第一感测输入电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号写入至所述第一上拉节点；
所述第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
在一些实施例中，所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点的步骤包括：
所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供有效电平信号写入至所述感测控制节点；
所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供非有效电平信号写入至所述感测控制节点；
在所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供有效电平信号写入至所述感测控制节点的步骤之前，还包括：
所述第一显示输入电路响应于所述显示信号输入端所提供有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一上拉节点；
所述第二驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端，所述第一级联输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一级联时钟信号输入端所提供信号写入至所述第一级联信号输出端；
从所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供有效电平信号写入至所述感测控制节点的步骤开始，至感测输出阶段开始的时段内，所述第一感测输入电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供非有效信号写入至所述第一上拉节点；
在感测输出阶段内，所述第一感测输入电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供有效信号写入至所述第一上拉节点；
所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供非有效电平信号写入至所述感测控制节点的步骤位于所述
在一些实施例中，在所述第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端的步骤之后，还包括：
所述第一感测复位电路响应于所述感测复位信号输入端所提供信号和所述感测控制节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一上拉节点。
附图说明
图1为有机发光二极管显示面板内的像素电路的电路结构示意 图；
图2为图1所示像素电路的一种工作时序图；
图3为本公开实施例提供的一种移位寄存器单元的电路结构示意图；
图4为本公开实施例提供的移位寄存器单元的另一种电路结构示意图；
图5为图4所示移位寄存器单元的一种工作时序图；
图6为本公开实施例提供的移位寄存器单元的又一种电路结构示意图；
图7为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图8为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图9为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图10为本公开实施例所提供移位寄存器单元的再一种电路结构示意图；
图11为图10所示移位寄存器单元的一种工作时序图；
图12为图10所示移位寄存器单元的另一种工作时序图；
图13为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图14为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图15为图14所示移位寄存器单元的一种工作时序图；
图16为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图17A为本公开实施例提供的移位寄存器单元的再一种电路结构 示意图；
图17B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图18A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图18B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图19为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图20为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图21为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图22为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图23为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图24为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图25为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图26为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图27A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图27B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图28A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图28B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图29为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图30为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图31为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图32为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图33为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图34为本公开实施例提供的移位寄存器单元的再一种电路结构示意图；
图35为本公开实施例提供的栅极驱动电路的一种电路结构示意图；
图36为图35所示栅极驱动电路的一种工作时序图；
图37为本公开实施例提供的一种栅极驱动方法的方法流程图；
图38为本公开实施例提供的另一种栅极驱动方法的方法流程图；
图39为本公开实施例提供的又一种栅极驱动方法的流程图；
图40为本公开实施例提供的再一种栅极驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器单元、栅极驱动电路、显示面板 和显示装置进行详细描述。
本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的连接，不管是直接的还是间接的。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明。
在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。
在下面描述中，将以晶体管为N型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用P型晶体管时，需要相应调整控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。
图1为有机发光二极管显示面板内的像素电路的电路结构示意图，图2为图1所示像素电路的一种工作时序图，如图1和图2所示，对于具有外部补偿功能的有机发光二极管显示面板而言，一帧画面可 划分为两个阶段：显示驱动阶段和感测阶段；在显示驱动阶段中，显示面板中的各行像素单元完成显示驱动；在感测阶段，显示面板中的某一行像素单元完成电流抽取(即感测)。
参见图1所示，像素电路包括显示开关晶体管QTFT(控制极连第一栅线G1)、驱动晶体管DTFT、感测开关晶体管STFT(控制极连第二栅线G2)和一个Cst。在需要对该像素电路进行外部补偿时，该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)。
在像素驱动阶段，需要将数据线Data中的数据电压Vdata写入至像素单元；在像素感测阶段，需要通过数据线Data将一个测试电压Vsence写入至像素单元，并通过感测开关晶体管STFT将驱动晶体管的漏极处的电信号读取至信号读取线Sence。其中，在电流读取过程中，需要通过对应的第二栅线G2向感测开关晶体管STFT的栅极写入有效电平电压。需要说明的是，对OLED显示面板中的像素单元进行外部补偿，具体补偿过程和原理，此处不再赘述。
针对用于控制感测开关晶体管STFT的第二栅线G2，在显示面板的周边区配置有对应的栅极驱动电路，该栅极驱动电路包括多个级联的移位寄存器单元。然而，目前相关技术所涉及的移位寄存器单元的电路结构均相对复杂、所包含晶体管数量较多。故，如何实现移位寄存器单元的电路结构简化，是本领域技术人员亟需解决的技术问题。
针对上述技术问题，本公开实施例提供了相应的解决方案，下面将结合附图来对各实施例进行详细描述。
图3为本公开实施例提供的一种移位寄存器单元的电路结构示意图，如图3所示，该移位寄存器单元包括：感测控制电路1、第一感测输入电路2和第一驱动输出电路5。
其中，感测控制电路1与感测信号输入端INPUT2、随机信号输入端OE、感测控制节点H连接，感测控制电路1配置为响应于随机信号输入端OE所提供有效电平信号的控制将感测信号输入端INPUT2所提供信号写入至感测控制节点H。
第一感测输入电路2与时钟控制信号输入端CLKA、感测控制节点H、第一上拉节点PU1连接，第一感测输入电路2配置为仅响应于感测控制节点H处有效电平信号的控制将时钟控制信号输入端CLKA所提供信号写入至第一上拉节点PU1。
第一驱动输出电路5与第一上拉节点PU1、第一驱动时钟信号输入端CLKE、第一驱动信号输出端OUT2连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第一驱动时钟信号输入端CLKE所提供信号写入至第一驱动信号输出端OUT2。
在相关技术中，第一感测输入电路2不仅受控于感测控制节点H处电压的控制，且还受控于时钟控制信号输入端所提供信号的控制，故在相关技术所涉及的第一感测输入电路2内不但需要配置至少一个栅极与感测控制节点H相连的晶体管，还需配置至少一个栅极与时钟控制信号输入端CLKA相连的晶体管，只有在感测控制节点H处电压处于有效电平状态且时钟控制信号输入端CLKA所提供信号处于有效电平状态时，第一感测输入电路2才会将有效电平信号(例如，时钟控制信号输入端CLKA所提供有效电平信号，或者是处于有效电平状态的工作电压)写入至第一上拉节点PU1。
而在本公开所提供的技术方案中，第一感测输入电路2仅受控于感测控制节点H处电压的控制，而不受控于时钟控制信号输入端CLKA，也就是说本公开所提供的第一感测输入电路2内无需配置栅极与时钟控制信号输入端CLKA相连的晶体管。故，与相关技术相比，本公开的技术方案可以有效减少第一感测输入电路2内晶体管的数量；因此，本公开的技术方案可以减少移位寄存器单元内晶体管的数量，简化移位寄存器单元的电路结构。
需要说明的是，与相关技术中第一感测输入电路2仅能将有效电平信号写入至第一上拉节点PU1，而无法将非有效电平信号写入至第一上拉节点PU1；而在公开中，第一感测输入电路2不但能够将有效电平信号(时钟控制信号输入端CLKA所提供的有效电平信号)写入至第一上拉节点PU1，还能将非有效电平信号(时钟控制信号输入端 CLKA所提供的非有效电平信号)写入至第一上拉节点PU1。后面将结合具体示例来进行详细描述。
图4为本公开实施例提供的移位寄存器单元的另一种电路结构示意图，如图4所示，在一些实施例中，第一感测输入电路2包括：第二晶体管M2；第二晶体管M2的控制极与感测控制节点H连接，第二晶体管M2的第一极与时钟控制信号输入端CLKA连接，第二晶体管M2的第二极与第一上拉节点PU1连接。
为便于本领域技术人员更清楚的了解本公开的技术方案，下面将结合具体示例来对本公开的技术方案进行详细描述。其中，第二电源端提供非有效电平电压VGL1。
在一些实施例中，感测控制电路1包括第一晶体管M1，第一晶体管M1的控制极与随机信号输入端OE连接，第一晶体管M1的第一极与感测信号输入端INPUT2连接，第一晶体管M1的第二极与感测控制节点H连接。
第一驱动输出电路5包括第五晶体管M5，第五晶体管M5的控制极与第一上拉节点PU1连接，第五晶体管M5的第一极与第一驱动时钟信号输入端CLKE连接，第五晶体管M5的第二极与第一驱动信号输出端OUT2连接。
在一些实施例中，在感测控制节点H处配置有能够使得感测控制节点H处电压稳定的第一电容C1。在第一驱动信号输出端OUT2处配置有能够使得第一驱动信号输出端OUT2稳定输出的第二电容C2。
图5为图4所示移位寄存器单元的一种工作时序图，如图5所示，在一些实施例中，该移位寄存器单元的工作过程包括如下几个阶段：
在p1阶段，感测信号输入端INPUT2提供高电平信号，随机信号输入端OE提供高电平信号，时钟控制信号输入端CLKA提供低电平信号。
此时，第一晶体管M1导通，感测信号输入端INPUT2提供的高电平信号写入至感测控制节点H，感测控制节点H处电压处于高电平状态。相应地，第二晶体管M2导通，时钟控制信号输入端CLKA提 供的低电平信号通过第二晶体管M2写入至第一上拉节点PU1。第一上拉节点PU1处于低电平状态，第五晶体管M5截止。
在p2阶段(也称为感测输出阶段)，包括p21阶段和p22阶段。
需要说明的是，p1阶段与p2阶段之间存在一个时间间隔，为保证感测控制节点H处电压在该时间间隔内保持稳定，故在感测控制节点H处可以增设上述第一电容C1。
在p21阶段，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供高电平信号，第一驱动时钟信号输入端CLKE提供低电平信号。
此时，第一晶体管截止，感测控制节点H处于浮接状态(Floating)，以维持高电平状态，第二晶体管维持导通，此时时钟控制信号输入端CLKA提供高电平信号写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态，第五晶体管M5导通，第一驱动时钟信号输入端CLKE提供的低电平信号通过第五晶体管M5写入至第一驱动信号输出端OUT2，第一驱动信号输出端OUT2输出低电平信号。
在p22阶段，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供高电平信号，第一驱动时钟信号输入端CLKE先提供高电平信号后提供低电平信号。
时钟控制信号输入端CLKA提供的高电平信号通过第二晶体管持续写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态，第五晶体管M5导通，第一驱动时钟信号输入端CLKE提供的信号通过第五晶体管M5写入至第一驱动信号输出端OUT2，第一驱动信号输出端OUT2先输出高电平信号，再输出低电平信号。
在p3阶段，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供低电平信号。
时钟控制信号输入端CLKA提供的低电平信号通过第二晶体管写入至第一上拉节点PU1，第一上拉节点PU1处于低电平状态，第五晶 体管M5截止，第一驱动信号输出端OUT2维持前一阶段的低电平状态。
在p4阶段，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供高电平信号，时钟控制信号输入端CLKA提供低电平信号。
此时，第一晶体管M1导通，感测信号输入端INPUT2提供的低电平信号写入至感测控制节点H，感测控制节点H处电压处于低电平状态。相应地，第二晶体管M2截止；相应地，第一上拉节点PU1处于浮接状态以维持前一阶段的低电平状态，第五晶体管M5截止，第一驱动信号输出端OUT2维持前一阶段的低电平状态。
基于上述内容可见，第一感测输入电路2不但可以有效电平信号(时钟控制信号输入端CLKA所提供的高电平信号)写入至第一上拉节点PU1，还能将非有效电平信号(时钟控制信号输入端CLKA所提供的低有效电平信号)写入至第一上拉节点PU1。
图6为本公开实施例提供的移位寄存器单元的又一种电路结构示意图，如图6所示，在一些实施例中，移位寄存器单元还包括：第一显示输入电路7、第二驱动输出电路9和第一级联输出电路13。
第一显示输入电路7与显示信号输入端INPUT1、第三电源端和第一上拉节点PU1连接，第一显示输入电路7配置为响应于显示信号输入端INPUT1所提供有效电平信号的控制将第三电源端所提供有效电平信号写入至第一上拉节点PU1。
第二驱动输出电路9与第一上拉节点PU1、第二驱动时钟信号输入端CLKD、第二驱动信号输出端OUT1连接，第二驱动输出电路9配置为响应于第一上拉节点PU1处有效电平信号的控制将第二驱动时钟信号输入端CLKD所提供信号写入至第二驱动信号输出端OUT1。
第一级联输出电路13与第一上拉节点PU1、第一级联时钟信号输入端CLKC、第一级联信号输出端CR连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第一级联时钟信号输入端CLKC所提供信号写入至第一级联信号输出端CR。
图6所示移位寄存器单元不但具备感测驱动功能，即向图1中第二栅线G2提供驱动信号，同时还具备显示驱动功能，即向图1中第一栅线G1提供驱动信号)。也就是说，针对显示面板内的第一栅线G1和第二栅线G2可以使用同一栅极驱动电路进行驱动，可有效降低显示面板所配置栅极驱动电路的数量，有利于产品的窄边框设计。
图7为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图7所示，作为第一感测输入电路2的一种防漏电设计，在一些实施例中，移位寄存器单元还包括：第一控压电路14和第一感测输入防漏电电路41。
其中，第一控压电路14与第三电源端、第一上拉节点PU1、第一控压节点OFF1连接，第一控压电路14配置为响应于第一上拉节点PU1处有效电平信号的控制将第三电源端所提供有效电平信号写入至第一控压节点OFF1。
第一感测输入电路2通过第一感测输入防漏电电路41与时钟控制信号输入端CLKA连接，第一感测输入电路2与第一感测输入防漏电电路41连接于第一感测输入防漏电节点IQ1，第一感测输入防漏电节点IQ1与第一控压节点OFF1连接。
第一感测输入防漏电电路41与感测控制节点H连接，第一感测输入防漏电电路41配置为响应于感测控制节点41处有效电平信号的控制使得第一感测输入防漏电节点IQ1与时钟控制信号输入端CLKA之间形成通路，以及响应于感测控制节点H处非有效电平信号的控制使得第一感测输入防漏电节点IQ1与时钟控制信号输入端CLKA之间断路。
在一些实施例中，第一控压电路14包括：第二十晶体管M20，第二十晶体管M20的控制极与第一上拉节点PU1连接，第二十晶体管M20的第一极与第三电源端连接，第二十晶体管M20的第二极与第一控压节点OFF1连接。
第一感测输入防漏电电路41包括：第三晶体管M3，第三晶体管M3的控制极与感测控制节点H连接，第三晶体管M3的第一极与时钟 控制信号输入端连接，第三晶体管M3的第二极与第一感测输入防漏电节点IQ1连接。
图8为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图8所示，作为第一感测输入电路2的另一种防漏电设计，移位寄存器单元还包括：第一感测输入防漏电电路41。第一感测输入电路2通过第一感测输入防漏电电路41与时钟控制信号输入端CLKA连接，第一感测输入电路2与第一感测输入防漏电电路41连接于第一感测输入防漏电节点IQ1。
第一感测输入防漏电电路41与预设输入控制信号输入端CLKB和第一级联信号输出端CR连接，第一感测输入防漏电电路41配置为响应于预设输入控制信号输入端CLKB所提供有效电平信号的控制使得第一感测输入防漏电节点IQ1与时钟控制信号输入端CLKA之间形成通路，以及响应于预设输入控制信号输入端CLKB所提供非有效电平信号的控制使得第一感测输入防漏电节点IQ1与时钟控制信号输入端CLKA之间断路，以及在第一感测输入防漏电节点IQ1与时钟控制信号输入端CLKA之间断路时响应于第一级联信号输出端CR所提供有效电平信号的控制将有效电平信号写入至第一感测输入防漏电节点IQ1。
在一些实施例中，第一感测输入防漏电电路41包括：第三晶体管M3和第四晶体管M4；第三晶体管M3的控制极与预设输入控制信号输入端CLKB连接，第三晶体管M3的第一极与时钟控制信号输入端CLKA连接，第三晶体管M3的第二极与第一感测输入防漏电节点IQ1连接；第四晶体管M4的控制极和第一极均与第一级联信号输出端CR连接，第四晶体管M4的第二极与第一感测输入防漏电节点IQ1连接。
其中，预设输入控制信号输入端CLKB在移位寄存器单元的显示输出阶段提供非有效电平信号，以使得第一感测输入防漏电节点IQ1与时钟控制信号输入端CLKA之间形成断路；而在移位寄存器单元的显示输出阶段之后(即从图5中的p1阶段开始至一帧结束)提供有效电平信号，以使得第一感测输入防漏电节点IQ1与时钟控制信号输入 端CLKA之间形成通路。
图9为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图9所示，在一些实施例中，移位寄存器单元不但包括前面实施例中的第一显示输入电路7、第二驱动输出电路9和第一级联输出电路13，还包括第一全局复位电路6、第一显示复位电路8、第一下拉控制电路11和第一上拉降噪电路12。
第一全局复位电路6与全局复位信号输入端T-RST、第二电源端、第一上拉节点PU1连接，第一全局复位电路6配置为响应于全局复位信号输入端T-RST所提供有效电平信号的控制将第二电源端所提供的非有效电平信号写入至第一上拉节点。
第一显示复位电路8与显示复位信号输入端RST、第二电源端、第一上拉节点PU1连接，第一显示复位电路8配置为响应于显示复位信号输入端RST所提供有效电平信号的控制将第二电源端所提供的非有效电平信号写入至第一上拉节点PU1。
第一下拉控制电路11与第二电源端、第五电源端、第一上拉节点PU1和第一下拉节点PD1连接，第一下拉控制电路11配置为向第一下拉节点PD1处写入与第一上拉节点PU1处电压反相的电压。
第一上拉降噪电路12与第二电源端、第一上拉节点PU1和第一下拉节点PD1连接，第一上拉降噪电路12配置为响应于第一下拉节点PD1处有效电平信号的控制将第二电源端所提供非有效电平信号写入至第一上拉节点PU1。
此时，第一级联输出电路13还与第一下拉节点PD1和第二电源端连接，第一级联还配置为响应于第一下拉节点PD1处有效电平信号的控制将第二电源端提供的非有效电平信号写入至级联信号输出端CR。
第一驱动输出电路5还与第一下拉节点PD1和第四电源端连接，第一驱动输出电路5还配置为响应于第一下拉节点PD1处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第一驱动信号输出端OUT2。
第二驱动输出电路9还与第二下拉节点PD2和第四电源端连接，第二驱动输出电路9还配置为响应于第二下拉节点PD2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第二驱动信号输出端OUT1。
图10为本公开实施例所提供移位寄存器单元的再一种电路结构示意图，如图10所示，图10所示移位寄存器单元为图9所示移位寄存器单元的一种具体化可选实施方案，其中图10所示移位寄存器单元内感测控制电路1、第一感测输入准备电路2均可采用图4中所示。
在一些实施例中，第一全局复位电路6包括第七晶体管M7，第一显示输入电路7包括第九晶体管M9，第一显示复位电路8包括第十晶体管M10，第一下拉控制电路11包括第十二晶体管M12和第十三晶体管M13，第一上拉降噪电路12包括第十四晶体管M14，第一驱动输出电路5包括第五晶体管M5和第十七晶体管M17，第二驱动输出电路9包括第十五晶体管M15和第十八晶体管M18，第一级联输出电路13包括第十六晶体管M16和第十九晶体管M19。
其中，第七晶体管M7的控制极与全局复位信号输入端T-RST连接，第七晶体管M7的第一极与第一上拉节点PU1连接，第七晶体管M7的第二极与第二电源端连接。
第九晶体管M9的控制极与显示信号输入端INPUT1连接，第九晶体管M9的第一极与第三电源端连接，第九晶体管M9的第二极与第一上拉节点PU1连接。
第十晶体管M10的控制极与显示复位信号输入端RST连接，第十晶体管M10的第一极与第一上拉节点PU1连接，第十晶体管M10的第二极与第二电源端连接。
第十二晶体管M12的控制极与第五电源端连接，第十二晶体管M12的第一极与第五电源端连接，第十二晶体管M12的第二极与第一下拉节点PD1连接。
第十三晶体管M13的控制极与第一上拉节点PU1连接，第十三晶体管M13的第一极与第一下拉节点PD1连接，第十三晶体管M13的 第二极与第二电源端连接。
第十四晶体管M14的控制极与第一下拉节点PD1连接，第十四晶体管M14的第一极与第一上拉节点PU1连接，第十四晶体管M14的第二极与第二电源端连接。
第五晶体管M5的控制极与第一上拉节点PU1连接，第五晶体管M5的第一极与第一驱动时钟信号输入端CLKE连接，第五晶体管M5的第二极与第一驱动信号输出端OUT2连接。
第十七晶体管M17的控制极与第一下拉节点PD1连接，第十七晶体管M17的第一极与第一驱动信号输出端OUT2连接，第十七晶体管M17的第二极与第四电源端连接。
第十五晶体管M15的控制极与第一上拉节点PU1连接，第十五晶体管M15的第一极与第二驱动时钟信号输入端CLKD连接，第十五晶体管M15的第二极与第二驱动信号输出端OUT1连接。
第十八晶体管M18的控制极与第一下拉节点PD1连接，第十八晶体管M18的第一极与第二驱动信号输出端OUT1连接，第十八晶体管M18的第二极与第四电源端连接。
第十六晶体管M16的控制极与第一上拉节点PU1连接，第十六晶体管M16的第一极与级联驱动时钟信号输入端CLKC连接，第十六晶体管M16的第二极与级联信号输出端CR连接。
第十九晶体管M19的控制极与第一下拉节点PD1连接，第十九晶体管M19的第一极与级联信号输出端CR连接，第十九晶体管M19的第二极与第四电源端连接。
在一些实施例中，第一驱动信号输出端OUT2和第二驱动信号输出端OUT1处分别配置有第二电容C2和第三电容C3。
图11为图10所示移位寄存器单元的一种工作时序图，如图11所示，其中第二电源端提供低电平电压VGL1，第三电源端提供高电平电压VDD1，第四电源端提供低电平电压VGL2，第五电源端提供高电平电压VDDA；该移位寄存器单元的工作过程包括：
全局复位阶段t0，显示信号输入端INPUT1提供低电平信号，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供高电平信号，时钟控制信号输入端CLKA提供低电平信号，显示复位信号输入端RST提供低电平信号，全局复位信号输入端T-RST提供高电平信号。
由于随机信号输入端OE提供高电平信号，因此第一晶体管M1导通，感测信号输入端INPUT2提供的低电平信号写入至感测控制节点H，以对感测控制节点H进行全局复位；由于全局复位信号输入端T-RST提供高电平信号，因此第七晶体管M7导通，第二电源端提供的低电平电压VGL1通过第七晶体管M7写入至第一上拉节点PU1，以对第一上拉节点PU1进行全局复位。
显示输入阶段t1，显示信号输入端INPUT1提供高电平信号，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供低电平信号，显示复位信号输入端RST提供低电平信号，全局复位信号输入端T-RST提供低电平信号。
由于显示信号输入端INPUT1提供高电平信号，因此第九晶体管M9导通，第三电源端提供的高电平电压VDD1通过第九晶体管M9写入至第一上拉节点PU1，第一上拉节点PU1处电压处于高电平状态，此时第十三晶体管M13、第五晶体管M5、第十五晶体管M15和第十六晶体管M16均导通，第二电源端提供的低电平信号通过第十三晶体管M13写入至第一下拉节点PD1，第一驱动时钟信号输入端CLKE提供的低电平信号通过第五晶体管M5写入至第一驱动信号输出端OUT2，第二驱动时钟信号输入端CLKD提供的低电平信号通过第十五晶体管M15写入至第二驱动信号输出端OUT1，第一级联时钟信号输入端CLKC提供的低电平信号通过第十六晶体管M16写入至第一级联信号输出端CR，也就是说第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
需要说明的是，由于随机信号输入端OE提供低电平信号，故第 一晶体管处于截止状态，感测控制节点H处于浮接状态，即维持前一阶段的低电平状态，此时第二晶体管维持截止状态。
显示输出阶段t2，显示信号输入端INPUT1提供低电平信号，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供低电平信号，显示复位信号输入端RST提供低电平信号，感测复位信号输入端T-RST提供低电平信号。
由于显示信号输入端INPUT1和感测信号输入端INPUT2均提供低电平信号，故第九晶体管M9和第一晶体管M1均截止，此时感测控制节点H也处于低电平状态，第二晶体管处于截止状态，故第一上拉节点处于浮接状态，即维持前一阶段的高电平状态。
由于第一上拉节点PU1处于高电平状态，故第十三晶体管M13、第五晶体管M5、第十五晶体管M15和第十六晶体管M16均维持导通，第一驱动时钟信号输入端CLKE持续向第一驱动信号输出端OUT2写入信号，第二驱动时钟信号输入端CLKD持续向第二驱动信号输出端OUT1写入信号，第一级联时钟信号输入端CLKC持续向第一级联信号输出端CR写入信号。
在该过程中，第一驱动时钟信号输入端CLKE、第二驱动时钟信号输入端CLKD和第一级联信号输入端CLKC均先输入高电平信号，后输入低电平信号，故第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR先输出高电平信号，后输出低电平信号。需要说明的是，在第一驱动信号输出端OUT2、第二驱动信号输出端OUT1由输出低电平信号切换至输出高电平信号的过程中，在第二电容C2和第三电容C3的自举作用下，第一上拉节点PU1处电压被上拉至更高水平；在第一驱动信号输出端OUT2、第二驱动信号输出端OUT1由输出高电平信号切换至输出低电平信号的过程中，在第二电容C2和第三电容C3的自举作用下，第一上拉节点PU1处电压被下拉至初始高电平状态。
显示复位阶段t3(对应图5中的p1阶段)，显示信号输入端INPUT1 提供低电平信号，感测信号输入端INPUT2提供高电平信号，随机信号输入端OE提供高电平信号，时钟控制信号输入端CLKA提供低电平信号，显示复位信号输入端RST提供高电平信号，全局复位信号输入端T-RST提供低电平信号。
由于显示复位信号输入端RST提供高电平信号，故第十晶体管M10导通，此时第二电源端提供的低电平信号通过第十晶体管M10写入至第一上拉节点PU1；与此同时，由于随机信号输入端OE提供高电平信号，故第一晶体管M1导通，感测信号输入端INPUT2提供的高电平信号通过第一晶体管写入至感测控制节点H，感测控制节点处于高电平状态，第二晶体管导通，时钟控制信号输入端CLKA提供的低电平信号通过第二晶体管M2写入至第一上拉节点PU1。由于第十晶体管M10和第二晶体管M2同时向第一上拉节点PU1写入低电平信号，故第一上拉节点PU1处电压能够很快下降至低电平状态。
此时，第十三晶体管M13截止，第五电源端提供的高电平信号通过第十二晶体管M12写入至第一下拉节点PD1，第一下拉节点PD1处于高电平状态，第十四晶体管M14、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19均导通。
其中，在第十四晶体管M14导通时，第二电源端提供的低电平信号通过第十四晶体管M14写入至第一上拉节点PU1，以对第一上拉节点PU1进行降噪。在第十七晶体管M17、第十八晶体管M18、第十九晶体管M19均导通时，第二电源端提供的低电平信号通过第十七晶体管M17和第十八晶体管M18分别写入至第一驱动信号输出端OUT2和第二驱动信号输出端OUT1，第四电源端提供的低电平信号通过第十九晶体管M19写入至第一级联信号输出端CR，也就是说，第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
感测输出阶段t4，显示信号输入端INPUT1提供低电平信号，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供高电平信号，显示复位信号 输入端RST提供低电平信号，全局复位信号输入端T-RST提供低电平信号。
由于感测控制节点H处电压维持前一阶段的高电平状态，故第二晶体管M2维持导通，时钟控制信号输入端CLKA提供高电平信号通过第二晶体管M2写入至第一上拉节点PU1。由于第一上拉节点PU1处于高电平状态，因此第十三晶体管M13、第五晶体管M5、第十五晶体管M15和第十六晶体管M16均导通，第二电源端提供的低电平信号通过第十三晶体管M13写入至第一下拉节点PD1。
感测输出阶段t4可划分为t41阶段(对应图5中的p21阶段)t42阶段(对应图5中的p22阶段)。
其中，在t41阶段第一驱动时钟信号输入端CLKE、第二驱动时钟信号输入端CLKD、第一级联时钟信号输入端CLKC均提供低电平信号。此时，第一驱动时钟信号输入端CLKE提供的低电平信号通过第五晶体管M5写入至第一驱动信号输出端OUT2，第二驱动时钟信号输入端CLKD提供的低电平信号通过第十五晶体管M15写入至第二驱动信号输出端OUT1，第一级联时钟信号输入端CLKC提供的低电平信号通过第十六晶体管M16写入至第一级联信号输出端CR，也就是说第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
在t42阶段，第一驱动时钟信号输入端CLKE先提供高电平信号后提供低电平信号，第二驱动时钟信号输入端CLKD、第一级联时钟信号输入端CLKC均提供低电平信号。
此时，第二驱动信号输出端OUT1和第一级联信号输出端CR持续输出低电平信号，第一驱动信号输出端OUT2先输出高电平信号后输出低电平信号。在第二电容C2的自举作用下，第一上拉节点PU1处电压先被上拉后被下拉。
后面进入下一帧的全局复位阶段t0，在下一帧的全局复位阶段t0(对应图5中的p4阶段)中，感测控制节点H和第一上拉节点处的电压均会被复位至低电平状态。
第十三晶体管M13截止，第五电源端提供的高电平信号通过第十二晶体管M12写入至第一下拉节点PD1，第一下拉节点PD1处于高电平状态，第十四晶体管M14、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19均导通。
其中，在第十四晶体管M14导通时，第二电源端提供的低电平信号通过第十四晶体管M14写入至第一上拉节点PU1，以对第一上拉节点PU1进行降噪。在第十七晶体管M17、第十八晶体管M18、第十九晶体管M19均导通时，第二电源端提供的低电平信号通过第十七晶体管M17和第十八晶体管M18分别写入至第一驱动信号输出端OUT2和第二驱动信号输出端OUT1，第四电源端提供的低电平信号通过第十九晶体管M19写入至第一级联信号输出端CR，也就是说，第一驱动信号输出端OUT2、第二驱动信号输出端OUT1和第一级联信号输出端CR均输出低电平信号。
在本公开实施例中，第一级联时钟信号输入端CLKC和第二驱动时钟信号输入端CLKD可以输入相同的时钟信号，故二者可以为同一时钟信号输入端。
在相关技术中，全局复位信号输入端T-RST一般是与显示面板中的帧起始信号输入端(一般也称为STV端，用于提供帧起始信号，表征一帧的开始)相连，也就是说将帧起始信号作为全局复位信号。在关机场景中，在最后一帧的感测输出阶段t4结束后，若直接采用全局复位信号输入端T-RST所提供的有效电平信号来控制第一全局复位电路对第一上拉节点PU1进行感测复位，则会导致栅极驱动电路内的显示信号输入端INPUT1与帧起始信号输入端相连的前1级或前几级移位寄存器单元(具体数量是实际需要来预先设定，该前1级或前几级移位寄存器单元一般是作为dummy GOA)，其第一显示输入电路7会向对应的第一上拉节点进行预充电。也就是说，在关机后前1级或前几级移位寄存器单元内的第一上拉节点会处于有效电平状态，控制极与第一上拉节点相连的晶体管(例如第五晶体管M5、第十五晶体管M6、第十六晶体管M7)会长时间处于高压(stress)状态并发生晶体 管电学特性(例如阈值电压)漂移，使得移位寄存器单元的信赖性变差。
针对上述问题，本公开的技术方案提供了一种移位寄存器单元的新工作时序。
图12为图10所示移位寄存器单元的另一种工作时序图，如图12所示，图12所示工作过程不但包括图11中的全局复位阶段t0、显示输入阶段t1、显示输出阶段t2、显示复位阶段t3和感测输出阶段t4，还在感测输出阶段t4之后且在下一帧的全局复位阶段t0之前包括感测复位阶段t5(对应图5中的p3阶段)。下面仅对感测复位阶段t5进行详细描述。
在感测复位阶段t5(对应图5中的p3阶段)中，显示信号输入端INPUT1提供低电平信号，感测信号输入端INPUT2提供低电平信号，随机信号输入端OE提供低电平信号，时钟控制信号输入端CLKA提供低电平信号，显示复位信号输入端RST提供低电平信号，全局复位信号输入端T-RST提供低电平信号。
由于第二晶体管M2维持导通，故时钟控制信号输入端CLKA提供低电平信号可通过第二晶体管M2写入至第一上拉节点PU1。
与图8中所示工作过程不同的是，在图12所示工作过程中，通过感测复位阶段t5可使得第一上拉节点PU1处电压可以在本帧内完成复位。
在关机场景中，在最后一帧的感测输出阶段t4结束后，会先进行感测复位阶段t5，以先对第一上拉节点PU1处电压进行复位(即对第一上拉节点进行感测复位)。然后，再利用随机信号输入端OE提供的有效电平信号控制感测控制电路1将非有效电平信号写入至感测控制节点H，以对感测控制节点H进行复位。
需要说明的是，虽然本公开的技术方案可通过设置上述“感测复位阶段t5”，并依靠时钟控制信号输入端CLKA所提供的非有效电平信号来在感测输出阶段之后对第一上拉节点PU1进行复位处理，但是其对于第一感测输入电路2的电路结构(例如，在某些电路结构下钟 控制信号输入端CLKA提供的非有效电平信号无法输出至第一上拉节点PU1)以及钟控制信号输入端CLKA所提供信号的精准控制有较高要求，使得产品信赖度不高。
为此，本公开提供了一种新的移位寄存器单元，通过在移位寄存器单元内增设第一感测复位电路3，可有效提升移位寄存器单元在感测复位阶段t5内对第一上拉节点PU2进行复位处理的信赖度。
图13为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图13所示，图13所提供的移位寄存器单元不但包括前面实施例中的感测控制电路1、第一感测输入电路2和第一驱动输出电路5，还包括：第一感测复位电路3，下面仅对第一感测复位电路3进行详细描述。
其中，第一感测复位电路3与感测复位信号输入端S-RST、感测控制节点H、第一上拉节点PU1和第二电源端连接，第一感测复位电路3配置为响应于感测复位信号输入端S-RST所提供信号和感测控制节点H处有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一上拉节点。
需要说明的是，本公开实施例中的第一感测复位电路3工作于图5中的p3阶段以及图9中的感测复位阶段t5。
图14为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图14所示，作为一种感测复位方案，第一感测复位电路3包括：第一感测复位控制电路301和第一开关电路302。
第一感测复位控制电路301与感测复位信号输入端S-RST、感测控制节点H、第一感测复位控制节点RSC1和第二电源端连接，第一感测复位控制电路301配置为响应于感测复位信号输入端S-RST所提供非有效电平信号和感测控制节点H处有效电平信号的控制将感测控制节点H处有效电平信号写入至第一感测复位控制节点RSC1。
第一开关电路302与第一感测复位控制节点RSC1、第一上拉节点PU1和第二电源端连接，第一开关电路302配置为响应于第一感测复位控制节点RSC1处有效电平信号的控制使得第二电源端与第一上拉 节点PU1之间形成通路，以及响应于第一感测复位控制节点RSC1处非有效电平信号的控制使得第二电源端与第一上拉节点PU1之间形成断路。
也就是说，在图14所示方案中，当感测复位信号输入端S-RST提供非有效电平信号且感测控制节点H提供有效电平信号时，第一感测复位控制节点RSC1处可提供有效电平信号，第一开关电路302导通，第二电源端提供的非有效电平信号可通过第一开关电路302写入至第一上拉节点PU1，以对第一上拉节点进行复位。
在一些实施例中，第一感测复位控制电路301包括：第七十一晶体管M71和第七十二晶体管M72，第一开关电路302包括：第七十三晶体管M73。
第七十一晶体管M71的控制极和第一极均与感测控制节点H连接，第七十一晶体管M71的第二极与第一感测复位控制节点RSC1连接。
第七十二晶体管M72的控制极与感测复位信号输入端S-RST连接，第七十二晶体管M72的第一极与第一感测复位控制节点RSC1连接，第七十二晶体管M72的第二极与第二电源端连接。
第七十三晶体管M73的控制极与第一感测复位控制节点RSC1连接，第七十三晶体管M73的第一极与第一上拉节点PU1连接，第七十三晶体管M73的第二极与第二电源端连接。
图15为图14所示移位寄存器单元的一种工作时序图，如图15所示，对于感测控制电路1、第一感测输入电路2和第一驱动输出电路5在p1阶段～p4阶段的具体描述，可参见前面对图5的描述。下面仅对第一感测复位电路3和感测复位信号输入端S-RST在各阶段的工作情况进行详细描述。
其中，在p3阶段感测复位信号输入端S-RST提供非有效电平信号(例如低电平信号)，而在其他阶段感测复位信号输入端S-RST提供有效电平信号(例如高电平信号)。
在p3阶段中，由于感测复位信号输入端S-RST提供非有效电平信 号，故第七十二晶体管M72处于截止状态，此时感测控制节点处的有效电平信号可提供给第七十一晶体管M71写入至第一感测复位控制节点RSC1，相应地第七十三晶体管M73导通，第二电源端提供的非有效电平信号通过第七十三晶体管M73写入至第一上拉节点，以对第一上拉节点进行复位。
需要说明的是，当图14中的移位寄存器单元采用图12中所示工作时序时，感测复位信号输入端S-RST仅在感测复位阶段t5(对应图15中的p3阶段)提供非有效电平信号，而在其他阶段均提供有效电平信号。
图16为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图16所示，作为图14中所示第一感测复位电路3的一种防漏电设计，在一些实施例中，移位寄存器单元还包括：第一控压电路14和第一感测复位防漏电电路51。
第一控压电路14与第三电源端、第一上拉节点PU1、第一控压节点OFF1连接，第一控压电路14配置为响应于第一上拉节点PU1处有效电平信号的控制将第三电源端所提供有效电平信号写入至第一控压节点OFF1。
第一开关电路302通过第一感测复位防漏电电路51与第二电源端连接，第一开关电路与第一感测复位防漏电电路51连接于第一感测复位防漏电节点RQ1，第一感测复位防漏电节点RQ1与第一控压节点OFF1连接。
第一感测复位防漏电电路51与第一感测复位控制节点RSC1连接，第一感测复位防漏电电路51配置为响应于第一感测复位控制节点RSC1处有效电平信号的控制使得第一感测复位防漏电节点RQ1与第二电源端之间形成通路，以及响应于第一感测复位控制节点RSC1处非有效电平信号的控制使得第一感测复位防漏电节点RQ1与第二电源端之间形成断路。
在一些实施例中，第一控压电路14包括：第二十晶体管M20；第二十晶体管M20的控制极与第一上拉节点PU1连接，第二十晶体管 M20的第一极与第三电源端连接，第二十晶体管M20的第二极与第一控压节点OFF1连接。
第一感测复位防漏电电路51包括：第七十四晶体管M74；第七十四晶体管M74的控制极与第一感测复位控制节点RSC1连接，第七十四晶体管M74的第一极与第一感测复位防漏电节点RQ1连接，第七十四晶体管M74的第二极与第二电源端连接。
图17A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，图17B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图17A本图17B所示，作为另一种感测复位方案，在一些实施例中，第一感测复位电路3包括：串联在第一上拉节点PU1与第二电源端之间的第二开关电路303和第三开关电路304，其中第二开关电路303位于第三开关电路304与第一上拉节点PU1之间。
第二开关电路303和第三开关电路304二者中之一与感测复位信号输入端S-RST连接，另一与感测控制节点H连接。
第二开关电路303和第三开关电路304配置为响应于感测复位信号输入端S-RST所提供有效电平信号和感测控制节点处有效电平信号的控制使得第二电源端提供与第一上拉节点PU1之间形成通路，以及响应于感测复位信号输入端S-RST和感测控制节点H二者中至少之一所提供低电平信号的控制使得第二电源端提供与第一上拉节点PU1之间形成断路。
其中，图17A中示意出了第二开关电路303与感测复位信号输入端S-RST相连，第三开关电路303与感测控制节点H相连的情况；图17B中示意出了第二开关电路303与感测复位信号输入端S-RST相连，第三开关电路304与感测控制节点H相连的情况.
也就是说，在图17A和图17B所示方案中，当感测复位信号输入端S-RST提供有效电平信号且感测控制节点H提供有效电平信号时，第二开关电路303和第三开关电路304都导通，第二电源端提供的非有效电平信号可通过第二开关电路303和第三开关电路304写入至第一上拉节点PU1，以对第一上拉节点进行复位。
在一些实施例中，第二开关电路303包括：第七十一晶体管M71，第三开关电路304包括：第七十二晶体管M72。第七十一晶体管M71和第七十二晶体管M72二者中之一的控制极与感测复位信号输入端S-RST，另一的控制极与感测控制节点H连接；第七十一晶体管M71的第一极与第一上拉节点连接，第七十一晶体管M71的第二极与第七十二晶体管M72的第一极连接，第七十二晶体管M72的第二极与第二电源端连接。
图18A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，图18B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图18A和图18B所示，作为图17A和图17B中所示第一感测复位电路3的一种防漏电设计，在一些实施例中，移位寄存器单元还包括：第一控压电路14和第一感测复位防漏电电路51。
第一控压电路14与第三电源端、第一上拉节点PU1、第一控压节点OFF1连接，第一控压电路14配置为响应于第一上拉节点PU1处有效电平信号的控制将第三电源端所提供有效电平信号写入至第一控压节点OFF1。
参见图18A所示，第二开关电路303与感测复位信号输入端S-RST连接，第二开关电路303通过第一感测复位防漏电电路51与第三开关电路304连接，第二开关电路303与第一感测复位防漏电电路51连接于第一感测复位防漏电节点RQ1，第一感测复位防漏电节点RQ1与第一控压节点OFF1连接。
第一感测复位防漏电电路51与感测复位信号输入端S-RST连接，第一感测复位防漏电电路51配置为响应于感测复位信号输入端S-RST处有效电平信号的控制使得第一感测复位防漏电节点RQ1与第三开关电路304之间形成通路，以及响应于感测复位信号输入端S-RST处非有效电平信号的控制使得第一感测复位防漏电节点RQ1与第三开关电路304之间形成断路。
参见图18B所示，第三开关电路304与感测复位信号输入端S-RST连接，第三开关电路304通过第一感测复位防漏电电路51与第二电源 端连接，第三开关电路304与第一感测复位防漏电电路51连接于第一感测复位防漏电节点RQ1，第一感测复位防漏电节点RQ1与第一控压节点OFF1连接。
第一感测复位防漏电电路51与感测复位信号输入端S-RST连接，第一感测复位防漏电电路51配置为响应于感测复位信号输入端S-RST处有效电平信号的控制使得第一感测复位防漏电节点RQ1与第二电源端之间形成通路，以及响应于感测复位信号输入端S-RST处非有效电平信号的控制使得第一感测复位防漏电节点RQ1与第二电源端之间形成断路。
在一些实施例中，第一控压电路14包括：第二十晶体管M20，第二十晶体管M20的控制极与第一上拉节点PU1连接，第二十晶体管M20的第一极与第三电源端连接，第二十晶体管M20的第二极与第一控压节点OFF1连接。
第一感测复位防漏电电路51包括：第七十四晶体管M74，第七十四晶体管M74的控制极与感测复位信号输入端S-RST连接，第七十四晶体管M74的第一极与第一感测复位防漏电节点RQ1连接；
参见图18A所示，在第二开关电路303与感测复位信号输入端S-RST连接时，第七十四晶体管M74的第二极与第三开关电路304连接。
参见图18B所示，在第三开关电路304与感测复位信号输入端S-RST连接时，第七十四晶体管M74的第二极与第二电源端连接。
图19为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图19所示，在一些实施例中，在移位寄存器单元内包括有第一全局复位电路6、第一显示复位电路8和第一上拉降噪电路12时，可针对第一全局复位电路6、第一显示复位电路8和第一上拉降噪电路12中的至少之一进行防漏电设计。
在一些实施例中，移位寄存器单元包括第一控压电路14；第一控压电路14与第三电源端、第一上拉节点PU1、第一控压节点OFF1连接，第一控压电路14配置为响应于第一上拉节点PU1处有效电平信 号的控制将有效电平供给端所提供有效电平信号写入至第一控压节点OFF1。
该移位寄存器单元还包括第一防漏电电路15、第二防漏电电路16、第三防漏电电路17中至少之一。
其中，第一全局复位电路6通过第一防漏电电路15与第二电源端连接，第一全局复位电路6与第一防漏电电路15连接于第一防漏电节点Q1，第一防漏电节点Q1与第一控压节点OFF1连接，第一防漏电电路15与全局复位信号输入端T-RST连接，第一防漏电电路15配置为响应于全局复位信号输入端T-RST所提供有效电平信号的控制使得第一防漏电节点Q1与第二电源端之间形成通路，以及响应于全局复位信号输入端T-RST所提供非有效电平信号的控制使得第一防漏电节点Q1与第二电源端之间断路。
第一显示复位电路8通过第一防漏电电路16与第二电源端连接，第一显示复位电路8与第一防漏电电路16连接于第二防漏电节点Q2，第二防漏电节点Q2与第一控压节点OFF1连接，第一防漏电电路16与显示复位信号输入端RST连接，第一防漏电电路16配置为响应于显示复位信号输入端RST所提供有效电平信号的控制使得第二防漏电节点Q2与第二电源端之间形成通路，以及响应于显示复位信号输入端RST所提供非有效电平信号的控制使得第二防漏电节点Q2与第二电源端之间断路。
第一上拉降噪电路12通过第三防漏电电路17与第二电源端连接，第一上拉降噪电路12与第三防漏电电路17连接于第三防漏电节点Q3，第三防漏电节点Q3与第一控压节点OFF1连接，第三防漏电电路17与第一下拉节点PD1连接，第三防漏电电路17配置为响应于第一下拉节点PD1处有效电平信号的控制使得第三防漏电节点Q3与第二电源端之间形成通路，以及响应于第一下拉节点PD1处非有效电平信号的控制使得第三防漏电节点Q3与第二电源端之间断路。
第三电源端提供有效电平信号；作为一个示例，第三电源端提供高电平电压VDD1。
在一些实施例中，第一控压电路14包括第二十晶体管M20，第二十晶体管M20的控制极与第一上拉节点PU1连接，第二十晶体管M20的第一极与有效电平供给端连接，第二十晶体管M20的第二极与第一控压节点OFF1连接。
在一些实施例中，第一防漏电电路15包括第二十一晶体管M21，第二十一晶体管M21的控制极与全局复位信号输入端T-RST连接，第二十一晶体管M21的第一极与第一防漏电节点Q1连接，第二十二晶体管M22的第二极与第二电源端连接。
在一些实施例中，第一防漏电电路16包括第二十二晶体管M22，第二十二晶体管M22的控制极与显示复位信号输入端RST连接，第二十二晶体管M22的第一极与第二防漏电节点Q2连接，第二十二晶体管M22的第二极与第二电源端连接。
在一些实施例中，第三防漏电电路17包括：第二十三晶体管M23，第二十三晶体管M23的控制极与第一下拉节点PD1连接，第二十三晶体管M23的第一极与第三防漏电节点Q3连接，第二十三晶体管M23的第二极与第二电源端连接。
需要说明的是，图19中示例性给出了移位寄存器单元同时包括第一防漏电电路15、第一防漏电电路16、第三防漏电电路17的情况。在实际应用中，可根据实际需要来设置第一防漏电电路15、第一防漏电电路16、第三防漏电电路17中至少之一。
继续参见图19所示，在一些实施例中，移位寄存器单元还包括有第一下拉降噪电路18和/或第二下拉降噪电路19。
其中，第一下拉降噪电路18与第一下拉节点PD1、第二电源端、感测控制节点H和时钟控制信号输入端CLKA连接，第一下拉降噪电路18配置为响应于感测控制节点H处有效电平信号和时钟控制信号输入端CLKA所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
第二下拉降噪电路19与第一下拉节点PD1、第二电源端和感测信 号输入端INPUT2连接，第二下拉降噪电路19配置为响应于感测信号输入端INPUT2所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
在一些实施例中，第一下拉降噪电路18包括第二十九晶体管M29和第三十晶体管M30，第二下拉降噪电路19包括第三十一晶体管M31。
其中，第二十九晶体管M29的控制极与时钟控制信号输入端CLKA连接，第二十九晶体管M29的第一极与第一下拉节点PD1连接，第二十九晶体管M29的第二极与第三十晶体管M30的第一极连接。
第三十晶体管M30的控制极与感测控制节点H连接，第三十晶体管M30的第二极与第二电源端连接。
第三十一晶体管M31的控制极与感测信号输入端INPUT2连接，第三十一晶体管M31的第一极与第一下拉节点PD1连接，第三十一晶体管M31的第二极与第二电源端连接。
图20为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图20所示，图20所示移位寄存器单元不但包括前面实施例中的第一显示输入电路7、第二驱动输出电路9和第一级联输出电路13，还包括：第二感测输入电路23、第二显示输入电路27、第三驱动输出电路25、第四驱动输出电路29。
其中，第二感测输入电路23与感测控制节点H、时钟控制信号输入端CLKA和第二上拉节点PU2连接，第二感测输入电路配置为响应于感测控制节点H处有效电平信号的控制将时钟控制信号输入端CLKA所提供信号写入至第二上拉节点PU2。
第二显示输入电路27与显示信号输入端INPUT1和第二上拉节点PU2连接，第二显示输入电路27配置为响应于显示信号输入端INPUT1所提供有效电平信号的控制将有效电平信号写入至第二上拉节点PU2；
第三驱动输出电路25与第二上拉节点PU2、第三驱动时钟信号输入端CLKE’、第三驱动信号输出端连接，第三驱动输出电路25配置 为响应于第二上拉节点PU2处有效电平信号的控制将第三驱动时钟信号输入端CLKE’所提供信号写入至第三驱动信号输出端；
第四驱动输出电路29与第二上拉节点PU2、第四驱动时钟信号输入端CLKD’、第四驱动信号输出端连接，第四驱动输出电路29配置为响应于第二上拉节点PU2处有效电平信号的控制将第四驱动时钟信号输入端CLKD’所提供信号写入至第四驱动信号输出端。
在本公开实施例中，第一驱动输出电路5和第二驱动输出电路9可分别用于向显示面板内某一行像素单元所配置的两条栅线G2和G1提供相应驱动信号，与此同时，第三驱动输出电路25和第四驱动输出电路29可分别用于向显示面板内另一行像素单元所配置的两条栅线G2和G1提供相应驱动信号。也就是说，本实施例所提供的移位寄存器单元可用于驱动两行像素单元(例如相邻两行像素单元)所配置的四条栅线。通过该设计，可有效减少栅极驱动电路内移位寄存器单元的级数，降低栅极驱动电路所占用尺寸，有利于产品的窄边框设计。
图21为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图21所示，在一些实施例中，第二感测输入电路23包括：第三十二晶体管M32；第三十二晶体管M32的控制极与感测控制节点H连接，第三十二晶体管M32的第一极与时钟控制信号输入端CLKA连接，第三十二晶体管M32的第二极与第二上拉节点PU2连接。
图22为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图22所示，作为第二感测输入电路23的一种防漏电设计，在一些实施例中，在第一感测输入电路2配置有第一感测输入防漏电电路41(例如，采用图7中所示电路结构)时，第二感测输入电路23与第一感测输入防漏电节点IQ1连接，以通过第一感测输入防漏电节点IQ1和第一感测输入防漏电电路41与时钟控制信号输入端CLKA连接。
也就是说，第一感测输入电路2和第二感测输入电路23共用同一防漏电结构，有利于简化移位寄存器单元的电路结构。
图23为本公开实施例提供的移位寄存器单元的再一种电路结构 示意图，如图23所示，作为第二感测输入电路23的另一种防漏电设计，在一些实施例中，移位寄存器单元包括第二级联输出电路22，第二级联输出电路22与第二上拉节点PU2、第二级联时钟信号输入端CLKC’、第二级联信号输出端CR’连接，第二级联输出电路22配置为响应于第二上拉节点PU2处有效电平信号的控制将第二级联时钟信号输入端CLKC’所提供信号写入至第二级联信号输出端CR’。
移位寄存器单元还包括：第二感测输入防漏电电路42，第二感测输入电路23通过第二感测输入防漏电电路42与时钟控制信号输入端CLKA连接，第二感测输入电路23与第二感测输入防漏电电路42连接于第二感测输入防漏电节点IQ2。
第二感测输入防漏电电路42与预设输入控制信号输入端CLKB和第二级联信号输出端CR’连接，第二感测输入防漏电电路42配置为响应于预设输入控制信号输入端CLKB所提供有效电平信号的控制使得第二感测输入防漏电节点IQ2与时钟控制信号输入端CLKA之间形成通路，以及响应于预设输入控制信号输入端CLKB所提供非有效电平信号的控制使得第二感测输入防漏电节点IQ2与时钟控制信号输入端CLKA之间断路，以及在第二感测输入防漏电节点IQ2与时钟控制信号输入端CLKA之间断路时响应于第二级联信号输出端CR'所提供有效电平信号的控制将有效电平信号写入至第二感测输入防漏电节点IQ2。
在一些实施例中，第二感测输入防漏电电路42包括：第三十三晶体管M33和第三十四晶体管M34；
第三十三晶体管M33的控制极与预设输入控制信号输入端CLKB连接，第三十三晶体管M33的第一极与时钟控制信号输入端CLKA连接，第三十三晶体管M33的第二极与第二感测输入防漏电节点IQ2连接；
第三十四晶体管M34的控制极和第一极均与第二级联信号输出端CR'连接，第三十四晶体管M34的第二极与第二感测输入防漏电节点IQ2连接。
同样地，为提升移位寄存器单元在在感测复位阶段t5内对第二上拉节点PU2进行复位处理的信赖度。本公开的技术方案在移位寄存器单元内设置有第二感测复位电路4。
图24为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图24所示，在一些实施例中，移位寄存器单元还包括第二感测复位电路4，其中，第二感测复位电路的电路结构需要与第一感测复位电路的电路结构相对应。
参见图24所示，其中第一感测复位电路3包括第一感测复位控制电路301和第一开关电路302(即第一感测复位电路3采用图14中所示)，此时第二感测复位电路4包括：第二感测复位控制电路401和第四开关电路402。
其中，第二感测复位控制电路401与感测复位信号输入端S-RST、感测控制节点H、第二感测复位控制节点RSC2和第二电源端连接，第二感测复位控制电路401配置为响应于感测复位信号输入端S-RST所提供非有效电平信号和感测控制节点H处有效电平信号的控制将感测控制节点H处有效电平信号写入至第二感测复位控制节点RSC2。
第四开关电路402与第二感测复位控制节点RSC2、第二上拉节点PU2和第二非有效电平供给端连接，第四开关电路402配置为响应于第二感测复位控制节点RSC2处有效电平信号的控制使得第二非有效电平供给端与第二上拉节点PU2之间形成通路，以及响应于第二感测复位控制节点RSC2处非有效电平信号的控制使得第二非有效电平供给端与第二上拉节点PU2之间形成断路。
也就是说，在图24所示方案中，当感测复位信号输入端S-RST提供非有效电平信号且感测控制节点H提供有效电平信号时，第二感测复位控制节点RSC2处可提供有效电平信号，第四开关电路402导通，第二非有效电平供给端的非有效电平信号可通过第四开关电路402写入至第二上拉节点PU2，以对第二上拉节点PU2进行复位。
在一些实施例中，第二感测复位控制电路401包括：第八十一晶体管M81和第八十二晶体管M82，第四开关电路402包括：第八十三 晶体管M83。
第八十一晶体管M81的控制极和第一极均与感测控制节点H连接，第八十一晶体管M81的第二极与第二感测复位控制节点RSC2连接。
第八十二晶体管M82的控制极与感测复位信号输入端S-RST连接，第八十二晶体管M82的第一极与第二感测复位控制节点RSC2连接，第八十二晶体管M82的第二极与第二电源端连接。
第八十三晶体管M83的控制极与第二感测复位控制节点RSC2连接，第八十三晶体管M83的第一极与第二上拉节点PU2连接，第八十三晶体管M83的第二极与第二非有效电平供给端连接。
图25为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图25所示，作为图24中所示第二感测复位电路4的一种防漏电设计，在一些实施例中，移位寄存器单元还包括：第二控压电路34和第二感测复位防漏电电路52。
此时，第二非有效电平供给端为第二电源端，第二电源端提供非有效电平信号。
第二控压电路34与第三电源端、第二上拉节点PU2、第二控压节点OFF2连接，第二控压电路34配置为响应于第二上拉节点PU2处有效电平信号的控制将第三电源端所提供有效电平信号写入至第二控压节点OFF2。
第四开关电路402通过第二感测复位防漏电电路52与第二电源端连接，第四开关电路402与第二感测复位防漏电电路52连接于第二感测复位防漏电节点RQ2，第二感测复位防漏电节点RQ2与第二控压节点OFF2连接。
第二感测复位防漏电电路52与第二感测复位控制节点RSC2连接，第二感测复位防漏电电路52配置为响应于第二感测复位控制节点RSC2处有效电平信号的控制使得第二感测复位防漏电节点RQ2与第二电源端之间形成通路，以及响应于第二感测复位控制节点RSC2处非有效电平信号的控制使得第二感测复位防漏电节点RQ2与第二电源 端之间形成断路。
在一些实施例中，第五十晶体管M50的控制极与第二上拉节点PU2连接，第五十晶体管M50的第一极与第三电源端连接，第五十晶体管M50的第二极与第二控压节点OFF2连接。
第二感测复位防漏电电路52包括：第八十四晶体管M84；第八十四晶体管M84的控制极与第二感测复位控制节点RSC2连接，第八十四晶体管M84的第一极与第二感测复位防漏电节点RQ2连接，第八十四晶体管M84的第二极与第二电源端连接。
图26为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图26所示，作为图24中所示第二感测复位电路4的另一种防漏电设计，移位寄存器内设置有前述的第一控压电路14，第二非有效电平供给端为第一控压电路14所连接的第一控压节点。也就是说，第四开关电路402可以与其他结构共用防漏电设计，有利于简化电路结构。
图27A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，图27B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图27A和图27B所示，其中移位寄存器单元内包括有第一感测复位电路3，且第一感测复位电路3包括第二开关电路303和第三开关电路304(即第一感测复位电路3采用图17A和图17B中所示)。此时第二感测复位电路4包括：串联在第二上拉节点PU2与第二电源端之间的第五开关电路403和第六开关电路404。
第五开关电路403位于第六开关电路404与第二上拉节点PU2之间；
第五开关电路403和第六开关电路404二者中之一与感测复位信号输入端S-RST连接，另一与感测控制节点H连接；
第五开关电路403和第六开关电路404配置为响应于感测复位信号输入端S-RST所提供有效电平信号和感测控制节点H处有效电平信号的控制使得第二电源端提供与第二上拉节点PU2之间形成通路，以及响应于感测复位信号输入端S-RST和感测控制节点H二者中至少之 一所提供低电平信号的控制使得第二电源端提供与第二上拉节点PU2之间形成断路。
在一些实施例中，第五开关电路403包括：第八十一晶体管M81，第六开关电路404包括：第八十二晶体管M82；第八十一晶体管M81和第八十二晶体管M82二者中之一的控制极与感测复位信号输入端S-RST，另一的控制极与感测控制节点H连接；第八十一晶体管M81的第一极与第二上拉节点PU2连接，第八十一晶体管M81的第二极与第八十二晶体管M82的第一极连接，第八十二晶体管M82的第二极与第二电源端连接。
图28A为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，图28B为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，作为第二感测复位电路4的一种防漏电设计，在一些实施例中，移位寄存器单元还包括：第二控压电路34和第二感测复位防漏电电路52。
第二控压电路34与第三电源端、第二上拉节点PU2、第二控压节点OFF2连接，第二控压电路34配置为响应于第二上拉节点PU2处有效电平信号的控制将第三电源端所提供有效电平信号写入至第二控压节点OFF2。
作为一种可选方案，参见图28A所示，第五开关电路403与感测复位信号输入端S-RST连接，第五开关电路403通过第二感测复位防漏电电路52与第六开关电路404连接，第五开关电路403与第二感测复位防漏电电路52连接于第二感测复位防漏电节点RQ2，第二感测复位防漏电节点RQ2与第二控压节点OFF2连接。
第二感测复位防漏电电路52与感测复位信号输入端S-RST连接，第二感测复位防漏电电路52配置为响应于感测复位信号输入端S-RST处有效电平信号的控制使得第二感测复位防漏电节点RQ2与第六开关电路404之间形成通路，以及响应于感测复位信号输入端S-RST处非有效电平信号的控制使得第二感测复位防漏电节点RQ2与第六开关电路404之间形成断路；
作为另一种可选方案，参见图28B所示，第六开关电路404与感测复位信号输入端S-RST连接，第六开关电路404通过第二感测复位防漏电电路52与第二电源端连接，第六开关电路404与第二感测复位防漏电电路52连接于第二感测复位防漏电节点RQ2，第二感测复位防漏电节点RQ2与第二控压节点OFF2连接。
第二感测复位防漏电电路52与感测复位信号输入端S-RST连接，第二感测复位防漏电电路52配置为响应于感测复位信号输入端处S-RST有效电平信号的控制使得第二感测复位防漏电节点RQ2与第二电源端之间形成通路，以及响应于感测复位信号输入端S-RST处非有效电平信号的控制使得第二感测复位防漏电节点RQ2与第二电源端之间形成断路。
在一些实施例中，第五十晶体管M50的控制极与第二上拉节点PU2连接，第五十晶体管M50的第一极与第三电源端连接，第五十晶体管M50的第二极与第二控压节点OFF2连接。
第二感测复位防漏电电路52包括：第八十四晶体管M84；第八十四晶体管M84的控制极与感测复位信号输入端S-RST连接，第八十四晶体管M84的第一极与第二感测复位防漏电节点RQ2连接。
参见图28A所示，当第五开关电路403与感测复位信号输入端S-RST连接时，第八十四晶体管M84的第二极与第三开关电路连接。
参见图28B所示，当第六开关电路404与感测复位信号输入端S-RST连接时，第八十四晶体管M84的第二极与第二电源端连接。
图29为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图29所示，作为第二感测复位电路的另一种方案，移位寄存器单元内包括有第一感测复位电路3，且第一感测复位电路3包括第二开关电路303和第三开关电路304(即第一感测复位电路3采用图17A和图17B中所示)，同时第一移位寄存器单元包括有上述第一控压电路14。此时，第二感测复位电路4包括：第七开关电路405。
其中，第七开关电路405与第二上拉节点PU2、感测复位信号输入端S-RST、第一控压电路4所所连接的第一控压节点OFF1连接， 第七开关电路405配置为响应于感测复位信号输入端S-RST所提供的有效电平信号的控制使得第二上拉节点PU2与第一控压节点OFF1之间形成通路，以及响应于感测复位信号输入端S-RST所提供的非有效电平信号的控制使得第二上拉节点PU2与第一控压节点OFF1之间形成断路。
在一些实施例中，第七开关电路405包括：第八十五晶体管M85；第八十五晶体管M85的控制极与感测复位信号输入端S-RST连接，第八十五晶体管M85的第一极与第二上拉节点PU2连接，第八十五晶体管M85的第二极与第一控压节点OFF连接。
在一些实施例中移位寄存器单元不但包括前面实施例中的第二感测输入电路23、第二显示输入电路27、第三驱动输出电路25、第四驱动输出电路29，还包括：第二全局复位电路26、第二显示复位电路28、第二下拉控制电路31和第二上拉降噪电路32。
其中，第二全局复位电路26与全局复位信号输入端T-RST、非有效电平供给端、第二上拉节点PU2连接，第二全局复位电路26配置为响应于全局复位信号输入端T-RST所提供有效电平信号的控制将非有效电平供给端所提供的非有效电平信号写入至第二上拉节点PU2。
第二显示复位电路28与显示复位信号输入端RST、非有效电平供给端、第二上拉节点PU2连接，第二显示复位电路28配置为响应于显示复位信号输入端RST所提供有效电平信号的控制将非有效电平供给端提供的非有效电平信号写入至第二上拉节点PU2。
第二下拉控制电路31与第二电源端、第六电源端、第二上拉节点PU2和第二下拉节点PD2连接，第二下拉控制电路31配置为向第二下拉节点PD2处写入与第二上拉节点PU2处电压反相的电压。第六电源端提供第六工作电压VDDB。
第二上拉降噪电路32与非有效电平供给端、第二上拉节点PU2和第二下拉节点PD2连接，第二上拉降噪电路32配置为响应于第二下拉节点PD2处有效电平信号的控制将非有效电平供给端所提供非有效电平信号写入至第二上拉节点PU2。
此时，第三驱动输出电路25还与第二下拉节点PD2和第四电源端连接，第三驱动输出电路25还配置为响应于第二下拉节点PD2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第三驱动信号输出端。
第四驱动输出电路29还与第二下拉节点PD2和第四电源端连接，第四驱动输出电路29还配置为响应于第二下拉节点PD2处有效电平信号的控制将第四电源端提供的非有效电平信号写入至第四驱动信号输出端。
图30为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图30所示，图30所示移位寄存器单元为基于前面所示移位寄存器单元的一种具体化可选实施方案，对于本实施例中感测控制电路1、第一感测输入电路2、第一驱动输出电路5、第一显示输入电路7、第二驱动输出电路9、第一级联输出电路13、第一全局复位电路6、第一显示复位电路8、第一下拉控制电路11、第一上拉降噪电路12和第二感测输入电路23的具体电路结构，可参见前面实施例中内容，此处不再赘述。
在一些实施例中，第二显示输入电路27包括第三十九晶体管M39，第三十九晶体管M39的控制极与显示信号输入端INPUT1连接，第三十九晶体管M39的第一极与第三电源端连接，第三十九晶体管M39的第二极与第二上拉节点PU2连接。
第三驱动输出电路25包括第三十五晶体管M35和第四十七晶体管M47，第四驱动输出电路29包括第四十五晶体管M45和第四十八晶体管M48。
其中，第三十五晶体管M35的控制极与第二上拉节点PU2连接，第三十五晶体管M35的第一极与第三驱动时钟信号输入端CLKE’连接，第三十五晶体管M35的第二极与第三驱动信号输出端OUT2’连接。
第四十七晶体管M47的控制极与第二下拉节点PD2连接，第四十七晶体管M47的第一极与第三驱动信号输出端OUT2’连接，第四十 七晶体管M47的第二极与第四电源端连接。
第四十五晶体管M45的控制极与第二上拉节点PU2连接，第四十五晶体管M45的第一极与第四驱动时钟信号输入端CLKD’连接，第四十五晶体管M45的第二极与第四驱动信号输出端OUT1’连接。
第四十八晶体管M48的控制极与第二下拉节点PD2连接，第四十八晶体管M48的第一极与第四驱动信号输出端OUT1’连接，第四十八晶体管M48的第二极与第四电源端连接。
在一些实施例中，针对第三驱动信号输出端OUT2’和第四驱动信号输出端OUT1’分别配置有第四电容C4和第五电容C5。
在一些实施例中，第二全局复位电路26包括第三十七晶体管M37，第二显示复位电路28包括第四十晶体管M40，第二下拉控制电路31包括第四十二晶体管M42和第四十三晶体管M43，第二上拉降噪电路32包括第四十四晶体管M44。
第三十七晶体管M37的控制极与全局复位信号输入端T-RST连接，第三十七晶体管M37的第一极与第二上拉节点PU2连接，第三十七晶体管M37的第二极与非有效电平供给端连接。
第四十晶体管M40的控制极与显示复位信号输入端RST连接，第四十晶体管M40的第一极与第二上拉节点PU2连接，第四十晶体管M40的第二极与非有效电平供给端连接。
第四十二晶体管M42的控制极与第六电源端连接，第四十二晶体管M42的第一极与第六电源端连接，第四十二晶体管M42的第二极与第二下拉节点PD2连接。
第四十三晶体管M43的控制极与第二上拉节点PU2连接，第四十三晶体管M43的第一极与第二下拉节点PD2连接，第四十三晶体管M43的第二极与非有效电平供给端连接。
第四十四晶体管M44的控制极与第二下拉节点PD2连接，第四十四晶体管M44的第一极与第二上拉节点PU2接，第四十四晶体管M44的第二极与非有效电平供给端连接。
图31为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图31所示，作为一种防漏电设计，在一些实施例中第一非有效电平供给端为第二电源端。
移位寄存器单元还包括：第二控压电路34；第二控压电路34与第三电源端、第二上拉节点PU1、第二控压节点OFF2连接，第二控压电路34配置为响应于第二上拉节点PU2处有效电平信号的控制将第三电源端所提供有效电平信号写入至第二控压节点OFF2。
移位寄存器单元还包括：第四防漏电电路35、第五防漏电电路36、第六防漏电电路37中至少之一。
其中，第二全局复位电路26通过第四防漏电电路35与第二电源端连接，第二全局复位电路26与第四防漏电电路35连接于第四防漏电节点Q4，第四防漏电节点Q4与第二控压节点OFF2连接，第四防漏电电路35与感测复位信号输入端T-RST连接，第四防漏电电路35配置为响应于感测复位信号输入端T-RST所提供有效电平信号的控制使得第四防漏电节点Q4与第二电源端之间形成通路，以及响应于级联复位信号输入端所提供非有效电平信号的控制使得第四防漏电节点Q4与第二电源端之间断路。
第二显示复位电路28通过第五防漏电电路36与第二电源端连接，第二显示复位电路28与第五防漏电电路36连接于第五防漏电节点Q5，第五防漏电节点Q5与第二控压节点OFF2连接，第五防漏电电路36与显示复位信号输入端RST连接，第五防漏电电路36配置为响应于显示复位信号输入端RST所提供有效电平信号的控制使得第五防漏电节点Q5与第二电源端之间形成通路，以及响应于级联复位信号输入端所提供非有效电平信号的控制使得第五防漏电节点Q5与第二电源端之间断路。
第二上拉降噪电路32通过第六防漏电电路37与第二电源端连接，第二上拉降噪电路32与第六防漏电电路37连接于第六防漏电节点Q6，第六防漏电节点Q6与第二控压节点OFF2连接，第六防漏电电路37与第二下拉节点PD2连接，第六防漏电电路37配置为响应于第二 下拉节点PD2处有效电平信号的控制使得第六防漏电节点Q6与第二电源端之间形成通路，以及响应于第二下拉节点PD2处非有效电平信号的控制使得第六防漏电节点Q6与第二电源端之间断路。
图31中示例性给出了移位寄存器单元同时包括第四防漏电电路35、第五防漏电电路36、第六防漏电电路37的情况。在实际应用中，可根据实际需要来设置第四防漏电电路35、第五防漏电电路36、第六防漏电电路37中至少之一。
在一些实施例中，第二控压电路34包括第五十晶体管M50，第五十晶体管M50的控制极与第一上拉节点PU1连接，第五十晶体管M50的第一极与有效电平供给端连接，第五十晶体管M50的第二极与第二控压节点OFF2连接。
在一些实施例中，第四防漏电电路35包括第五十一晶体管M51，第五十一晶体管M51的控制极与感测复位信号输入端T-RST连接，第五十一晶体管M51的第一极与感测复位电路和第二控压节点OFF2连接，第五十二晶体管M52的第二极与第二电源端连接。
在一些实施例中，第五防漏电电路36包括第五十二晶体管M52，第五十二晶体管M52的控制极与显示复位信号输入端RST连接，第五十二晶体管M52的第一极与显示复位电路和第二控压节点OFF2连接，第五十二晶体管M52的第二极与第二电源端连接。
在一些实施例中，第六防漏电电路37包括：第五十三晶体管M53，第五十三晶体管M53的控制极与第二下拉节点PD2连接，第五十三晶体管M53的第一极与第二下拉控电路和第二控压节点OFF2连接，第五十三晶体管M53的第二极与第二电源端连接。
图32为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图32所示，在一些实施例中，当移位寄存器单元包括有第一控压电路14时，非有效电平供给端为第一控压节点OFF1。
此时，移位寄存器单元内的第二全局复位电路26、第二显示复位电路28、第二上拉降噪电路32，可利用第一防漏电电路15、第一防漏电电路16和/或第三防漏电电路17实现防漏电，因此无需在移位寄 存器单元内配置第四防漏电电路35、第五防漏电电路36和第六防漏电电路37，有利于简化电路结构。
参见图31和图32所示，在一些实施例中，移位寄存器单元还包括有第三下拉降噪电路38和/或第四下拉降噪电路39。
其中，第三下拉降噪电路38与第二下拉节点PD2、第二电源端、感测控制节点H和时钟控制信号输入端CLKA连接，第一下拉降噪电路18配置为响应于感测控制节点H处有效电平信号和时钟控制信号输入端CLKA所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
第四下拉降噪电路39与第二下拉节点PD2、第二电源端和感测信号输入端INPUT2连接，第二下拉降噪电路19配置为响应于感测信号输入端INPUT2所提供有效电平信号的控制，将第二电源端提供的非有效电平信号写入至第一下拉节点PD1，以对第一下拉节点PD1出电压进行降噪处理。
在一些实施例中，第三下拉降噪电路38包括第五十九晶体管M59和第六十晶体管M60，第四下拉降噪电路39包括第六十一晶体管M61。
其中，第五十九晶体管M59的控制极与时钟控制信号输入端CLKA连接，第五十九晶体管M59的第一极与第二下拉节点PD2连接，第五十九晶体管M59的第二极与第六十晶体管M60的第一极连接。
第六十晶体管M60的控制极与感测控制节点H连接，第六十晶体管M60的第二极与第二电源端连接。
第六十一晶体管M61的控制极与感测信号输入端INPUT2连接，第六十一晶体管M61的第一极与第二下拉节点PD2连接，第六十一晶体管M61的第二极与第二电源端连接。
需要说明的是，在上述实施例中，当移位寄存器单元内包括有第二感测输入电路23、第二显示输入电路27、第三驱动输出电路25、第四驱动输出电路29时，该移位寄存器单元也可采用图11、图12、图15中任一所示工作时序进行工作。
另外，通过对上述各实施例中的部分电路结构进行组合以得到新的移位寄存器单元的电路结构，该通过组合所得到的新的移位寄存器单元的电路结构，也应属于本公开的保护范围。
图33为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图33所示，该移位寄存器包括：感测控制电路1、第一感测输入电路2、第一感测复位电路3和第一驱动输出电路5
其中，其中，感测控制电路1与感测信号输入端INPUT2、随机信号输入端OE、感测控制节点H连接，感测控制电路1配置为响应于随机信号输入端OE所提供有效电平信号的控制将感测信号输入端INPUT2所提供信号写入至感测控制节点H。
第一感测输入电路2与有效电平供给端、时钟控制信号输入端CLKA、感测控制节点H、第一上拉节点PU1连接，第一感测输入电路2受控于感测控制节点H处信号和时钟控制信号输入端CLKA所提供信号的控制，第一感测输入电路2配置为响应于感测控制节点H处有效电平信号和时钟控制信号输入端CLKA所提供的有效电平信号的控制将有效电平供给端所提供有效电平信号写入至第一上拉节点PU1。
第一感测复位电路3与感测复位信号输入端S-RST、感测控制节点H、第一上拉节点PU和第二电源端连接，第一感测复位电路3配置为响应于感测复位信号输入端S-RST所提供信号和感测控制节点H处有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一上拉节点PU1。
第一驱动输出电路5与第一上拉节点PU1、第一驱动时钟信号输入端CLKE、第一驱动信号输出端OUT2连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第一驱动时钟信号输入端CLKE所提供信号写入至第一驱动信号输出端OUT2。
与前面实施例不同的，在本实施例中第一感测输入电路2不仅受控与感测控制节点H的控制，还受控于时钟控制信号输入端CLKA的控制，且第一感测输入电路2需要在感测控制节点H提供有效电平信 号且时钟控制信号输入端CLKA提供有效电平信号时，才会将有效电平信号写入至第一上拉节点。
本实施例所提供的移位寄存器单元内配置有第一感测复位电路3，该第一感测复位电路3可用于在感测输出阶段结束后对第一上拉节点处电压进行复位。对于第一感测复位电路的具体描述，可参见前面实施例中的内容，此处不再赘述。
图34为本公开实施例提供的移位寄存器单元的再一种电路结构示意图，如图34所示，图34所示移位寄存器单元为基于图33所示移位寄存器单元的一种具体化可选实施方案。在一些实施例中，第一感测输入电路2包括第二晶体管M2和第六晶体管M6。
其中，第二晶体管M2的控制极与感测控制节点H连接，第二晶体管M2的第一极与有效电平供给端连接，第二晶体管M2的第二极与第六晶体管M6的第一极连接。
第六晶体管M6的控制极与时钟控制信号输入端CLKA连接，第六晶体管M6的第二极与第一上拉节点PU1相连。
在一些实施例中，有效电平供给端为时钟控制信号输入端CLKA。
需要说明的是，在图33和图34所示实施例中，还可以选择性的包括前述实施例中第一显示输入电路7、第二驱动输出电路9、第一级联输出电路13、第一全局复位电路6、第一显示复位电路8、第一下拉控制电路11和第一上拉降噪电路12、第一下拉降噪电路18、第一控压电路14、第一防漏电电路15、第一防漏电电路16、第三防漏电电路17、第二下拉降噪电路19、第二感测输入电路23、第二显示输入电路27、第三驱动输出电路25、第四驱动输出电路29、第二级联输出电路22、第二感测复位电路4、第二全局复位电路26、第二显示复位电路28、第二下拉控制电路31、第二上拉降噪电路32、第二控压电路35、第四防漏电电路35、第五防漏电电路36、第六防漏电电路37、第三下拉降噪电路38和第四下拉降噪电路39中的部分电路或全部电路；这些组合情况未给出相应附图。
基于同一发明构思，本公开实施例还提供了一种栅极驱动电路。 图35为本公开实施例提供的栅极驱动电路的一种电路结构示意图，图36为图35所示栅极驱动电路的一种工作时序图，如图35和图36所示，该栅极驱动电路包括级联的多个移位寄存器单元SRU1～SRU3，其中该移位寄存器单元SRU1～SRU3可采用前面任一实施例所提供的移位寄存器单元，对于该移位寄存器单元的具体描述，可参见前面实施例中的内容，此处不再赘述。
在一些实施例中，每个移位寄存器单元SRU1～SRU3用于驱动两行像素单元所对应的栅线时，也就是说移位寄存器单元内包括有第一驱动输出电路5、第二驱动输出电路9、第三驱动输出电路25、第四驱动输出电路29和第一级联输出电路13，此时每一级移位寄存器单元SRU1～SRU3可看作是两个移位寄存器电路，例如移位寄存器单元SRU1包含移位寄存器电路SR1、SR2，移位寄存器单元SRU2包含移位寄存器电路SR3、SR4，移位寄存器单元SRU3包含移位寄存器电路SR5、SR6。
作为一个示例，显示面板内设置有2N行像素单元，则栅极驱动电路内可配置N个移位寄存器单元，N个移位寄存器单元级联，可看作是2N个移位寄存器电路级联，其中位于奇数位次的移位寄存器电路SR2n-1配置有感测信号输入端INPUT2、随机信号输入端OE、第一级联信号输出端CR，而位于偶数位次的移位寄存器电路SR2n未配置有感测信号输入端INPUT2、随机信号输入端OE、第一级联信号输出端CR，其中1≤n≤N且n为整数。
图35中仅示例性画出了3级移位寄存器单元SRU1～SRU3(6级移位寄存器电路SR1～SR6)的情况，该情况仅起到示例性作用。
在一些实施例中，各级移位寄存器单元SRU1～SRU3的感测信号输入端INPUT2与自身所配置的第一级联信号输出端CR相连接；各级移位寄存器单元SRU1～SRU3的时钟控制信号输入端CLKA与时钟控制信号线CKA连接，各级移位寄存器单元SRU1～SRU3的全局复位信号输入端T-RST与全局复位信号供给端TRST’连接，各级移位寄存器单元的随机信号输入端OE与随机信号输入线OE’连接。
位于第一极移位寄存器单元SRU1的显示信号输入端INPUT1与帧起始信号输入端STV相连，除位于第一级移位寄存器单元SRU1之外的其他任意一级移位寄存器单元，该移位寄存器单元的显示信号输入端INPUT1与自身前一级移位寄存器单元的第一级联信号输出端CR连接；各级移位寄存器单元的全局复位信号输入端T-RST与全局复位信号供给端TRST’连接；位于第N级的移位寄存器单元和位于第N-1级的移位寄存器单元的显示复位信号输入端RST与帧结束复位信号线相连，除位于第N级和第N-1级的移位寄存器单元之外的其他任意一级移位寄存器单元，该移位寄存器单元的显示复位信号输入端RST与自身后两级移位寄存器单元的第一级联信号输出端CR连接。
当然，在实际应用中，可以根据实际需要来对具体的级联方式进行调整。
在一些实施例中，全局复位信号供给端TRST’与帧起始信号输入端STV为同一信号端，也就是说各级移位寄存器单元的全局复位信号输入端T-RST均与帧起始信号输入端STV相连。具体内容可参见前面实施例中相关部分描述。
在一些实施例中，针对该栅极驱动电路配置有6条第一驱动时钟信号线CKE1～CKE6和6条第二驱动时钟信号线CKD1～CKD6；
位于第3i+1级移位寄存器单元SRU3i+1的第一驱动时钟信号输入端CLKE与第一驱动时钟信号线CKE1连接，位于第3i+1级移位寄存器单元SRU3i+1的第二驱动时钟信号输入端CLKD与第二驱动时钟信号线CKD1连接，位于第3i+1级移位寄存器单元SRU3i+1的第三驱动时钟信号输入端CLKE’与第二驱动时钟信号线CKE2连接，位于第3i+1级移位寄存器单元SRU3i+1的第四驱动时钟信号输入端CLKD’与第二驱动时钟信号线CKD2连接，位于第3i+1级移位寄存器单元SRU3i+1的级联时钟信号输入端(图35中未示出)与第二驱动时钟信号线CKD2连接。
位于第3i+2级移位寄存器单元SRU3i+2的第一驱动时钟信号输入端CLKE与第一驱动时钟信号线CKE3连接，位于第3i+2级移位寄存 器单元SRU3i+2的第二驱动时钟信号输入端CLKD与第二驱动时钟信号线CKD3连接，位于第3i+2级移位寄存器单元SRU3i+2的第三驱动时钟信号输入端CLKE’与第二驱动时钟信号线CKE4连接，位于第3i+2级移位寄存器单元SRU3i+2的第四驱动时钟信号输入端CLKD’与第二驱动时钟信号线CKD4连接，位于第3i+2级移位寄存器单元SRU3i+2的级联时钟信号输入端(图35中未示出)与第二驱动时钟信号线CKD4连接。
位于第3i+3级移位寄存器单元SRU3i+3的第一驱动时钟信号输入端CLKE与第一驱动时钟信号线CKE5连接，位于第3i+3级移位寄存器单元SRU3i+3的第二驱动时钟信号输入端CLKD与第二驱动时钟信号线CKD5连接，位于第3i+3级移位寄存器单元SRU3i+3的第三驱动时钟信号输入端CLKE’与第二驱动时钟信号线CKE6连接，位于第3i+3级移位寄存器单元SRU3i+3的第四驱动时钟信号输入端CLKD’与第二驱动时钟信号线CKD6连接，位于第3i+3级移位寄存器单元SRU3i+3的级联时钟信号输入端(图35中未示出)与第二驱动时钟信号线CKD6连接。其中，i为正整数且3i+3≤N。
当然，在本公开实施例中还可以采用其他级联方案实现移位寄存器单元之间的级联。
基于同一发明构思，本公开实施例还提供了一种显示面板，其中该显示面板包括前面实施例所提供栅极驱动电路，对于该栅极驱动电路的具体描述，可参见前面实施例中的内容，此处不再赘述。
在一些实施例中，栅极驱动电路采用GOA方式制备于显示面板的阵列基板上。
基于同一发明构思，本公开实施例还提供了一种显示装置，该显示装置包括前面实施例所提供的显示面板，对于该显示面板的具体描述，可参见前面实施例中的内容，此处不再赘述。
本公开实施例所提供的显示装置可以为：液晶显示屏、可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不 可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
基于同一发明构思，本公开实施例还提供了一种栅极驱动方法。该栅极驱动方法基于前面实施例提供的移位寄存器单元，对于该移位寄存器单元的具体描述可参见前面实施例中的内容，此处不再赘述。图37为本公开实施例提供的一种栅极驱动方法的方法流程图，如图37所示，该栅极驱动方法包括：
步骤S101、感测控制电路响应于随机信号输入端所提供有效电平信号的控制将感测信号输入端所提供信号写入至感测控制节点。
步骤S102、第一感测输入电路响应于感测控制节点处有效电平信号的控制将时钟控制信号输入端所提供信号写入至第一上拉节点。
步骤S103、第一驱动输出电路响应于第一上拉节点处有效电平信号的控制将第一驱动时钟信号输入端所提供信号写入至第一驱动信号输出端。
对于上述步骤S101～步骤S103的具体描述，可参见前面实施例中的内容，此处不再赘述。
图38为本公开实施例提供的另一种栅极驱动方法的方法流程图，如图38所示，此时该栅极驱动方法不但包括步骤S101～步骤S103，且在步骤S103之后还包括步骤S104。
步骤S104、第一感测复位电路响应于感测复位信号输入端所提供信号和感测控制节点处有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一上拉节点。
通过步骤S104可在感测输出阶段结束后，利用第一感测复位电路对第一上拉节点处电压进行复位。
图39为本公开实施例提供的又一种栅极驱动方法的流程图，如图39所示，在一些实施例中，移位寄存器单元内设置有第一显示输入电路、第二驱动输出电路和第一级联输出电路，该栅极驱动方法包括：
步骤S201、第一显示输入电路响应于显示信号输入端所提供有效 电平信号的控制将第三电源端所提供有效电平信号写入至第一上拉节点。
步骤S201、第二驱动输出电路响应于第一上拉节点处有效电平信号的控制将第二驱动时钟信号输入端所提供信号写入至第二驱动信号输出端，第一级联输出电路响应于第一上拉节点处有效电平信号的控制将第一级联时钟信号输入端所提供信号写入至第一级联信号输出端。
步骤S203、感测控制电路响应于随机信号输入端所提供有效电平信号的控制将感测信号输入端所提供有效电平信号写入至感测控制节点。
步骤S204、第一感测输入电路响应于感测控制节点处有效电平信号的控制将时钟控制信号输入端所提供非有效信号写入至第一上拉节点。
步骤S204与步骤S203同步开始，且步骤204在感测输出阶段开始时刻结束。
步骤S205、第一感测输入电路响应于感测控制节点处有效电平信号的控制将时钟控制信号输入端所提供有效信号写入至第一上拉节点。
步骤S205在感测输出阶段执行。
步骤S206、感测控制电路响应于随机信号输入端所提供有效电平信号的控制将感测信号输入端所提供非有效电平信号写入至感测控制节点。
步骤S206在感测输出阶段结束之后执行。
对于步骤S201～步骤S206的具体描述，可参见前面对图11所示工作时序的相关描述。
图40为本公开实施例提供的再一种栅极驱动方法的流程图，如图40所示，在一些实施例中，移位寄存器单元内不但设置有第一显示输入电路、第二驱动输出电路和第一级联输出电路，还设置有第一感测 复位电路，该栅极驱动方法不但包括上述步骤S201～步骤S206，且在步骤S205和步骤S206之间还包括步骤S206a。
步骤S206a、第一感测复位电路响应于感测复位信号输入端所提供信号和感测控制节点处有效电平信号的控制将第二电源端提供的非有效电平信号写入至第一上拉节点。
对于本实施例所提供的栅极驱动方法中各步骤的具体描述，可参见前面对图12和图15所示工作时序的相关描述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (43)

  1. 一种移位寄存器单元，其中，包括：
    感测控制电路，与感测信号输入端、随机信号输入端、感测控制节点连接，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
    第一感测输入电路，与时钟控制信号输入端、所述感测控制节点、第一上拉节点连接，所述第一感测输入电路配置为仅响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号写入至所述第一上拉节点；
    第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端、第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述第一感测输入电路包括：第二晶体管；
    所述第二晶体管的控制极与所述感测控制节点连接，所述第二晶体管的第一极与所述时钟控制信号输入端连接，所述第二晶体管的第二极与所述第一上拉节点连接。
  3. 根据权利要求1或2所述的移位寄存器单元，其中，还包括：
    第一显示输入电路，与显示信号输入端、第三电源端和第一上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一上拉节点；
    第二驱动输出电路，与所述第一上拉节点、第二驱动时钟信号输入端、第二驱动信号输出端连接，配置为响应于所述第一上拉节点处 有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端；
    第一级联输出电路，与所述第一上拉节点、第一级联时钟信号输入端、第一级联信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一级联时钟信号输入端所提供信号写入至所述第一级联信号输出端。
  4. 根据权利要求3所述的移位寄存器单元，其中，还包括：
    第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
    所述移位寄存器单元还包括：第一感测输入防漏电电路，所述第一感测输入电路通过所述第一感测输入防漏电电路与时钟控制信号输入端连接，所述第一感测输入电路与所述第一感测输入防漏电电路连接于第一感测输入防漏电节点，所述第一感测输入防漏电节点与所述第一控压节点连接；
    所述第一感测输入防漏电电路与所述感测控制节点连接，所述第一感测输入防漏电电路配置为响应于所述感测控制节点处有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间形成通路，以及响应于所述感测控制节点处非有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间断路。
  5. 根据权利要求4所述的移位寄存器单元，其中，第一控压电路包括：第二十晶体管；
    所述第二十晶体管的控制极与所述第一上拉节点连接，所述第二十晶体管的第一极与所述第三电源端连接，所述第二十晶体管的第二 极与所述第一控压节点连接；
    所述第一感测输入防漏电电路包括：第三晶体管；
    所述第三晶体管的控制极与所述感测控制节点连接，所述第三晶体管的第一极与所述时钟控制信号输入端连接，所述第三晶体管的第二极与所述第一感测输入防漏电节点连接。
  6. 根据权利要求3所述的移位寄存器单元，其中，还包括：第一感测输入防漏电电路，所述第一感测输入电路通过所述第一感测输入防漏电电路与时钟控制信号输入端连接，所述第一感测输入电路与所述第一感测输入防漏电电路连接于第一感测输入防漏电节点；
    所述第一感测输入防漏电电路与预设输入控制信号输入端和所述第一级联信号输出端连接，所述第一感测输入防漏电电路配置为响应于所述预设输入控制信号输入端所提供有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间形成通路，以及响应于所述预设输入控制信号输入端所提供非有效电平信号的控制使得所述第一感测输入防漏电节点与所述时钟控制信号输入端之间断路，以及在所述第一感测输入防漏电节点与所述时钟控制信号输入端之间断路时响应于所述第一级联信号输出端所提供有效电平信号的控制将有效电平信号写入至所述第一感测输入防漏电节点。
  7. 根据权利要求6所述的移位寄存器单元，其中，所述第一感测输入防漏电电路包括：第三晶体管和第四晶体管；
    所述第三晶体管的控制极与所述预设输入控制信号输入端连接，所述第三晶体管的第一极与所述时钟控制信号输入端连接，所述第三晶体管的第二极与所述第一感测输入防漏电节点连接；
    所述第四晶体管的控制极和第一极均与所述第一级联信号输出端连接，所述第四晶体管的第二极与所述第一感测输入防漏电节点连接。
  8. 根据权利要求3所述的移位寄存器单元，其中，还包括：
    第一全局复位电路，与全局复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
    第一显示复位电路，与显示复位信号输入端、第二电源端、所述第一上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供的非有效电平信号写入至所述第一上拉节点；
    第一下拉控制电路，与第二电源端、第五电源端、所述第一上拉节点和第一下拉节点连接，配置为向所述第一下拉节点处写入与所述第一上拉节点处电压反相的电压；
    第一上拉降噪电路，与所述第二电源端、所述第一上拉节点和第一下拉节点连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端所提供非有效电平信号写入至所述第一上拉节点；
    第一级联输出电路还与所述第一下拉节点和第二电源端连接，配置为响应于所述第一下拉节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一级联信号输出端；
    所述第一驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第一驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第一驱动信号输出端；
    所述第二驱动输出电路还与所述第一下拉节点和第四电源端连接，所述第二驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第二驱动信号输出端。
  9. 根据权利要求8所述的移位寄存器单元，其中，还包括：
    第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
    所述移位寄存器单元还包括：第一防漏电电路、第二防漏电电路、第三防漏电电路中至少之一；
    所述第一全局复位电路通过所述第一防漏电电路与第二电源端连接，所述第一全局复位电路与所述第一防漏电电路连接于第一防漏电节点，所述第一防漏电节点与所述第一控压节点连接，所述第一防漏电电路与全局复位信号输入端连接，所述第一防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第一防漏电节点与所述第二电源端之间断路；
    所述第一显示复位电路通过所述第二防漏电电路与第二电源端连接，所述第一显示复位电路与所述第二防漏电电路连接于第二防漏电节点，所述第二防漏电节点与所述第一控压节点连接，所述第二防漏电电路与显示复位信号输入端连接，所述第二防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第二防漏电节点与所述第二电源端之间断路；
    所述第一上拉降噪电路通过所述第三防漏电电路与第二电源端连接，所述第一上拉降噪电路与所述第三防漏电电路连接于第三防漏电节点，所述第三防漏电节点与所述第一控压节点连接，所述第三防漏电电路与第一下拉节点连接，所述第三防漏电电路配置为响应于所述第一下拉节点处有效电平信号的控制使得所述第三防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一下拉节点处非有效电 平信号的控制使得所述第三防漏电节点与所述第二电源端之间断路。
  10. 根据权利要求1至9中任一所述的移位寄存器单元，其中，还包括：
    第一感测复位电路，与感测复位信号输入端、所述感测控制节点、所述第一上拉节点和第二电源端连接，配置为响应于所述感测复位信号输入端所提供信号和所述感测控制节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一上拉节点。
  11. 根据权利要求10所述的移位寄存器单元，其中，所述第一感测复位电路包括：
    第一感测复位控制电路，与所述感测复位信号输入端、所述第一感测复位控制节点、感测控制节点和第二电源端连接，配置为响应于所述感测复位信号输入端所提供非有效电平信号和所述感测控制节点处有效电平信号的控制将所述感测控制节点处有效电平信号写入至所述第一感测复位控制节点；
    第一开关电路，与所述第一感测复位控制节点、第一上拉节点和第二电源端连接，配置为响应于所述第一感测复位控制节点处有效电平信号的控制使得所述第二电源端与所述第一上拉节点之间形成通路，以及响应于第一感测复位控制节点处非有效电平信号的控制使得所述第二电源端与所述第一上拉节点之间形成断路。
  12. 根据权利要求11所述的移位寄存器单元，其中，所述第一感测复位控制电路包括：第七十一晶体管和第七十二晶体管，所述第一开关电路包括：第七十三晶体管；
    所述第七十一晶体管的控制极和第一极均与所述感测控制节点连接，所述第七十一晶体管的第二极与所述第一感测复位控制节点连接；
    所述第七十二晶体管的控制极与所述感测复位信号输入端连接， 所述第七十二晶体管的第一极与所述第一感测复位控制节点连接，所述第七十二晶体管的第二极与所述第二电源端连接；
    所述第七十三晶体管的控制极与所述第一感测复位控制节点连接，所述第七十三晶体管的第一极与所述第一上拉节点连接，所述第七十三晶体管的第二极与所述第二电源端连接。
  13. 根据权利要求11或12所述的移位寄存器单元，其中，还包括：
    第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
    所述移位寄存器单元还包括：第一感测复位防漏电电路，所述第一开关电路通过所述第一感测复位防漏电电路与所述第二电源端连接，所述第一开关电路与所述第一感测复位防漏电电路连接于第一感测复位防漏电节点，所述第一感测复位防漏电节点与所述第一控压节点连接；
    所述第一感测复位防漏电电路与所述第一感测复位控制节点连接，所述第一感测复位防漏电电路配置为响应于所述第一感测复位控制节点处有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述第一感测复位控制节点处非有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成断路。
  14. 根据权利要求13所述的移位寄存器单元，其中，所述第一控压电路包括：第二十晶体管；
    所述第二十晶体管的控制极与所述第一上拉节点连接，所述第二十晶体管的第一极与所述第三电源端连接，所述第二十晶体管的第二 极与所述第一控压节点连接；
    所述第一感测复位防漏电电路包括：第七十四晶体管；
    所述第七十四晶体管的控制极与所述第一感测复位控制节点连接，所述第七十四晶体管的第一极与所述第一感测复位防漏电节点连接，所述第七十四晶体管的第二极与所述第二电源端连接。
  15. 根据权利要求10所述的移位寄存器单元，其中，所述第一感测复位电路包括：串联在所述第一上拉节点与所述第二电源端之间的第二开关电路和第三开关电路，其中所述第二开关电路位于所述第三开关电路与所述第一上拉节点之间；
    所述第二开关电路和所述第三开关电路二者中之一与所述感测复位信号输入端连接，另一与所述感测控制节点连接；
    所述第二开关电路和所述第三开关电路配置为响应于所述感测复位信号输入端所提供有效电平信号和所述感测控制节点处有效电平信号的控制使得所述第二电源端提供与所述第一上拉节点之间形成通路，以及响应于所述感测复位信号输入端和所述感测控制节点二者中至少之一所提供低电平信号的控制使得所述第二电源端提供与所述第一上拉节点之间形成断路。
  16. 根据权利要求15所述的移位寄存器单元，其中，所述第二开关电路包括：第七十一晶体管，所述第三开关电路包括：第七十二晶体管；
    所述第七十一晶体管和所述第七十二晶体管二者中之一的控制极与所述感测复位信号输入端，另一的控制极与所述感测控制节点连接；
    所述第七十一晶体管的第一极与所述第一上拉节点连接，所述第七十一晶体管的第二极与所述第七十二晶体管的第一极连接，所述第七十二晶体管的第二极与所述第二电源端连接。
  17. 根据权利要求15或16所述的移位寄存器单元，其中，还包括：
    第一控压电路，与第三电源端、第一上拉节点、第一控压节点连接，所述第一控压电路配置为响应于所述第一上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一控压节点；
    所述移位寄存器单元还包括：第一感测复位防漏电电路；
    所述第二开关电路与所述感测复位信号输入端连接，所述第二开关电路通过所述第一感测复位防漏电电路与所述第三开关电路连接，所述第二开关电路与所述第一感测复位防漏电电路连接于第一感测复位防漏电节点，所述第一感测复位防漏电节点与所述第一控压节点连接；
    所述第一感测复位防漏电电路与所述感测复位信号输入端连接，所述第一感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第一感测复位防漏电节点与所述第三开关电路之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第一感测复位防漏电节点与所述第三开关电路之间形成断路；
    或者，所述第三开关电路与所述感测复位信号输入端连接，所述第三开关电路通过所述第一感测复位防漏电电路与所述第二电源端连接，所述第三开关电路与所述第一感测复位防漏电电路连接于第一感测复位防漏电节点，所述第一感测复位防漏电节点与所述第一控压节点连接；
    所述第一感测复位防漏电电路与所述感测复位信号输入端连接，所述第一感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第一感测复位防漏电节点与所述第二电源端之间形成断路。
  18. 根据权利要求17所述的移位寄存器单元，其中，所述第一控压电路包括：第二十晶体管；
    所述第二十晶体管的控制极与所述第一上拉节点连接，所述第二十晶体管的第一极与所述第三电源端连接，所述第二十晶体管的第二极与所述第一控压节点连接；
    所述第一感测复位防漏电电路包括：第七十四晶体管，所述第七十四晶体管的控制极与所述感测复位信号输入端连接，所述第七十四晶体管的第一极与所述第一感测复位防漏电节点连接；
    在所述第二开关电路与所述感测复位信号输入端连接时，所述第七十四晶体管的第二极与所述第三开关电路连接；
    在所述第三开关电路与所述感测复位信号输入端连接时，所述第七十四晶体管的第二极与所述第二电源端连接。
  19. 根据权利要求3至18中任一所述的移位寄存器单元，其中，还包括：
    第二感测输入电路，与所述时钟控制信号输入端、感测控制节点、第二上拉节点连接，配置为响应于感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号写入至所述第二上拉节点；
    第二显示输入电路，与显示信号输入端和第二上拉节点连接，配置为响应于所述显示信号输入端所提供有效电平信号的控制将有效电平信号写入至所述第二上拉节点；
    第三驱动输出电路，与所述第二上拉节点、第三驱动时钟信号输入端、第三驱动信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三驱动时钟信号输入端所提供信号写入至所述第三驱动信号输出端；
    第四驱动输出电路，与所述第二上拉节点、第四驱动时钟信号输入端、第四驱动信号输出端连接，配置为响应于所述第二上拉节点处 有效电平信号的控制将所述第四驱动时钟信号输入端所提供信号写入至所述第四驱动信号输出端。
  20. 根据权利要求19所述的移位寄存器单元，其中，所述第二感测输入电路包括：第三十二晶体管；
    所述第三十二晶体管的控制极与所述感测控制节点连接，所述第三十二晶体管的第一极与所述时钟控制信号输入端连接，所述第三十二晶体管的第二极与所述第二上拉节点连接。
  21. 根据权利要求19或20所述的移位寄存器单元，其中，在所述移位寄存器单元内设置有第一感测输入防漏电电路时，所述第二感测输入电路与第一感测输入防漏电节点连接，以通过所述第一感测输入防漏电节点和所述第一感测输入防漏电电路与所述时钟控制信号输入端连接。
  22. 根据权利要求19或20所述的移位寄存器单元，其中，还包括：
    第二级联输出电路，与所述第二上拉节点、第二级联时钟信号输入端、第二级联信号输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第二级联时钟信号输入端所提供信号写入至所述第二级联信号输出端；
    所述移位寄存器单元还包括：第二感测输入防漏电电路，所述第二感测输入电路通过所述第二感测输入防漏电电路与时钟控制信号输入端连接，所述第二感测输入电路与所述第二感测输入防漏电电路连接于第二感测输入防漏电节点；
    所述第二感测输入防漏电电路与预设输入控制信号输入端和所述第二级联信号输出端连接，所述第二感测输入防漏电电路配置为响应于所述预设输入控制信号输入端所提供有效电平信号的控制使得所述 第二感测输入防漏电节点与所述时钟控制信号输入端之间形成通路，以及响应于所述预设输入控制信号输入端所提供非有效电平信号的控制使得所述第二感测输入防漏电节点与所述时钟控制信号输入端之间断路，以及在所述第二感测输入防漏电节点与所述时钟控制信号输入端之间断路时响应于所述第二级联信号输出端所提供有效电平信号的控制将有效电平信号写入至所述第二感测输入防漏电节点。
  23. 根据权利要求22所述的移位寄存器单元，其中，所述第二感测输入防漏电电路包括：第三十三晶体管和第三十四晶体管；
    所述第三十三晶体管的控制极与所述预设输入控制信号输入端连接，所述第三十三晶体管的第一极与所述时钟控制信号输入端连接，所述第三十三晶体管的第二极与所述第二感测输入防漏电节点连接；
    所述第三十四晶体管的控制极和第一极均与所述第二级联信号输出端连接，所述第三十四晶体管的第二极与所述第二感测输入防漏电节点连接。
  24. 根据权利要求19所述的移位寄存器单元，其中，还包括：
    第二全局复位电路，与全局复位信号输入端、第一非有效电平供给端、所述第二上拉节点连接，配置为响应于所述全局复位信号输入端所提供有效电平信号的控制将所述第一非有效电平供给端所提供的非有效电平信号写入至所述第二上拉节点；
    第二显示复位电路，与显示复位信号输入端、第一非有效电平供给端、所述第二上拉节点连接，配置为响应于所述显示复位信号输入端所提供有效电平信号的控制将所述第一非有效电平供给端提供的非有效电平信号写入至所述第二上拉节点；
    第二下拉控制电路，与第二电源端、第六电源端、所述第二上拉节点和第二下拉节点连接，配置为向所述第二下拉节点处写入与所述第二上拉节点处电压反相的电压；
    第二上拉降噪电路，与第一非有效电平供给端、所述第二上拉节点和第二下拉节点连接，配置为响应于所述第二下拉节点处有效电平信号的控制将所述第一非有效电平供给端所提供非有效电平信号写入至所述第二上拉节点；
    所述第三驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第三驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第三驱动信号输出端；
    所述第四驱动输出电路还与所述第二下拉节点和第四电源端连接，所述第四驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第四电源端提供的非有效电平信号写入至所述第四驱动信号输出端。
  25. 根据权利要求24所述的移位寄存器单元，其中，所述第一非有效电平供给端为所述第二电源端；
    或者，所述移位寄存器单元包括有第一控压电路，所述第一非有效电平供给端为所述第一控压电路所连接的第一控压节点。
  26. 根据权利要求25所述的移位寄存器单元，其中，所述第一非有效电平供给端为所述第二电源端；
    所述移位寄存器单元还包括：
    第二控压电路，与有效电平供给端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第二控压节点；
    所述移位寄存器单元还包括：第四防漏电电路、第五防漏电电路、第六防漏电电路中至少之一；
    所述第二全局复位电路通过所述第四防漏电电路与第二电源端连 接，所述第二全局复位电路与所述第四防漏电电路连接于第四防漏电节点，所述第四防漏电节点与所述第二控压节点连接，所述第四防漏电电路与全局复位信号输入端连接，所述第四防漏电电路配置为响应于所述全局复位信号输入端所提供有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间形成通路，以及响应于所述全局复位信号输入端所提供非有效电平信号的控制使得所述第四防漏电节点与所述第二电源端之间断路；
    所述第二显示复位电路通过所述第五防漏电电路与第二电源端连接，所述第二显示复位电路与所述第五防漏电电路连接于第五防漏电节点，所述第五防漏电节点与所述第二控压节点连接，所述第五防漏电电路与显示复位信号输入端连接，所述第五防漏电电路配置为响应于所述显示复位信号输入端所提供有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间形成通路，以及响应于所述显示复位信号输入端所提供非有效电平信号的控制使得所述第五防漏电节点与所述第二电源端之间断路；
    所述第二上拉降噪电路通过所述第六防漏电电路与第二电源端连接，所述第二上拉降噪电路与所述第六防漏电电路连接于第六防漏电节点，所述第六防漏电节点与所述第二控压节点连接，所述第六防漏电电路与第二下拉节点连接，所述第六防漏电电路配置为响应于所述第二下拉节点处有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二下拉节点处非有效电平信号的控制使得所述第六防漏电节点与所述第二电源端之间断路。
  27. 根据权利要求19至26中任一所述的移位寄存器单元，其中，所述移位寄存器单元包括有第一感测复位电路且所述第一感测复位电路包括有第一感测复位控制电路和第一开关电路；
    所述移位寄存器单元还包括：第二感测复位电路，所述第二感测复位电路包括：
    所述第二感测复位控制电路，与所述感测复位信号输入端、所述 第二感测复位控制节点、第二电源端和第二感测复位控制节点连接，配置为响应于所述感测复位信号输入端所提供非有效电平信号和所述感测控制节点处有效电平信号的控制将所述感测控制节点处有效电平信号写入至所述第二感测复位控制节点；
    所述第四开关电路，与所述第二感测复位控制节点、第二上拉节点和第二非有效电平供给端连接，所述第四开关电路配置为响应于所述第二感测复位控制节点处有效电平信号的控制使得所述第二非有效电平供给端与所述第二上拉节点之间形成通路，以及响应于所述第二感测复位控制节点处非有效电平信号的控制使得所述第二非有效电平供给端与所述第二上拉节点之间形成断路。
  28. 根据权利要求27所述的移位寄存器单元，其中，所述第二感测复位控制电路包括：第八十一晶体管和第八十二晶体管，所述第四开关电路包括：第八十三晶体管；
    所述第八十一晶体管的控制极和第一极均与所述感测控制节点连接，所述第八十一晶体管的第二极与所述第二感测复位控制节点连接；
    所述第八十二晶体管的控制极与所述感测复位信号输入端连接，所述第八十二晶体管的第一极与所述第二感测复位控制节点连接，所述第八十二晶体管的第二极与所述第二电源端连接；
    所述第八十三晶体管的控制极与所述第二感测复位控制节点连接，所述第八十三晶体管的第一极与所述第二上拉节点连接，所述第八十三晶体管的第二极与所述第二非有效电平供给端连接。
  29. 根据权利要求27或28所述的移位寄存器单元，其中，所述第二非有效电平供给端为第二电源端；
    所述移位寄存器单元还包括：
    第二控压电路，与第三电源端、第二上拉节点、第二控压节点连接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信 号的控制将所述第三电源端所提供有效电平信号写入至所述第二控压节点；
    所述移位寄存器单元还包括：第二感测复位防漏电电路，所述第四开关电路通过所述第二感测复位防漏电电路与所述第二电源端连接，所述第四开关电路与所述第二感测复位防漏电电路连接于第二感测复位防漏电节点，所述第二感测复位防漏电节点与所述第二控压节点连接；
    所述第二感测复位防漏电电路与所述第二感测复位控制节点连接，所述第二感测复位防漏电电路配置为响应于所述第二感测复位控制节点处有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述第二感测复位控制节点处非有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成断路。
  30. 根据权利要求29所述的移位寄存器单元，其中，所述第二控压电路包括：第五十晶体管；
    所述第五十晶体管的控制极与所述第二上拉节点连接，所述第五十晶体管的第一极与所述第三电源端连接，所述第五十晶体管的第二极与所述第二控压节点连接；
    所述第二感测复位防漏电电路包括：第八十四晶体管；
    所述第八十四晶体管的控制极与所述第二感测复位控制节点连接，所述第八十四晶体管的第一极与所述第二感测复位防漏电节点连接，所述第八十四晶体管的第二极与所述第二电源端连接。
  31. 根据权利要求27或28所述的移位寄存器单元，其中，所述移位寄存器单元包括有第一控压电路，所述第二非有效电平供给端为所述第一控压电路所连接的第一控压节点。
  32. 根据权利要求19至26中任一所述的移位寄存器单元，其中，所述移位寄存器单元包括有第一感测复位电路且所述第一感测复位电路包括有所述第二开关电路和所述第三开关电路；
    所述移位寄存器单元还包括：第二感测复位电路，所述第二感测复位电路包括：串联在所述第二上拉节点与所述第二电源端之间的第五开关电路和第六开关电路，所述第五开关电路位于所述第六开关电路与所述第二上拉节点之间；
    所述第五开关电路和所述第六开关电路二者中之一与所述感测复位信号输入端连接，另一与所述感测控制节点连接；
    所述第五开关电路和所述第六开关电路配置为响应于所述感测复位信号输入端所提供有效电平信号和所述感测控制节点处有效电平信号的控制使得所述第二电源端提供与所述第二上拉节点之间形成通路，以及响应于所述感测复位信号输入端和所述感测控制节点二者中至少之一所提供低电平信号的控制使得所述第二电源端提供与所述第二上拉节点之间形成断路。
  33. 根据权利要求32所述的移位寄存器单元，其中，所述第五开关电路包括：第八十一晶体管，所述第六开关电路包括：第八十二晶体管；
    所述第八十一晶体管和所述第八十二晶体管二者中之一的控制极与所述感测复位信号输入端，另一的控制极与所述感测控制节点连接；
    所述第八十一晶体管的第一极与所述第一上拉节点连接，所述第八十一晶体管的第二极与所述第八十二晶体管的第一极连接，所述第八十二晶体管的第二极与所述第二电源端连接。
  34. 根据权利要求32或33所述的移位寄存器单元，其中，还包括：
    第二控压电路，与第三电源端、第二上拉节点、第二控压节点连 接，所述第二控压电路配置为响应于所述第二上拉节点处有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第二控压节点；
    所述移位寄存器单元还包括：第二感测复位防漏电电路；
    所述第五开关电路与所述感测复位信号输入端连接，所述第五开关电路通过所述第二感测复位防漏电电路与所述第六开关电路连接，所述第二开关电路与所述第二感测复位防漏电电路连接于第二感测复位防漏电节点，所述第二感测复位防漏电节点与所述第二控压节点连接；
    所述第二感测复位防漏电电路与所述感测复位信号输入端连接，所述第二感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第二感测复位防漏电节点与所述第六开关电路之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第二感测复位防漏电节点与所述第六开关电路之间形成断路；
    或者，所述第五开关电路与所述感测复位信号输入端连接，所述第六开关电路通过所述第二感测复位防漏电电路与所述第二电源端连接，所述第六开关电路与所述第二感测复位防漏电电路连接于第二感测复位防漏电节点，所述第二感测复位防漏电节点与所述第二控压节点连接；
    所述第二感测复位防漏电电路与所述感测复位信号输入端连接，所述第二感测复位防漏电电路配置为响应于所述感测复位信号输入端处有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成通路，以及响应于所述感测复位信号输入端处非有效电平信号的控制使得所述第二感测复位防漏电节点与所述第二电源端之间形成断路。
  35. 根据权利要求34所述的移位寄存器单元，其中，所述第二控压电路包括：第五十晶体管；
    所述第五十晶体管的控制极与所述第二上拉节点连接，所述第五十晶体管的第一极与所述第三电源端连接，所述第五十晶体管的第二极与所述第二控压节点连接；
    所述第二感测复位防漏电电路包括：第八十四晶体管，所述第八十四晶体管的控制极与所述第二感测复位控制节点连接，所述第八十四晶体管的第一极与所述第二感测复位防漏电节点连接；
    在所述第五开关电路与所述感测复位信号输入端连接时，所述第八十四晶体管的第二极与所述第三开关电路连接；
    在所述第六开关电路与所述感测复位信号输入端连接时，所述第八十四晶体管的第二极与所述第二电源端连接。
  36. 根据权利要求19至26中任一所述的移位寄存器单元，其中，所述移位寄存器单元包括有第一感测复位电路且所述第一感测复位电路包括有所述第二开关电路和所述第三开关电路，且所述第一移位寄存器单元包括有第一控压电路；
    所述移位寄存器单元还包括：第二感测复位电路，所述第二感测复位电路包括：
    所述第七开关电路，与第二上拉节点、感测复位信号输入端、所述第一控压电路所所连接的第一控压节点连接，所述第七开关电路配置为响应于所述感测复位信号输入端所提供的有效电平信号的控制使得所述第二上拉节点与所述第一控压节点之间形成通路，以及响应于所述感测复位信号输入端所提供的非有效电平信号的控制使得所述第二上拉节点与所述第一控压节点之间形成断路。
  37. 根据权利要求36所述的移位寄存器单元，其中，所述第七开关电路包括：第八十五晶体管；
    所述第八十五晶体管的控制极与所述感测复位信号输入端连接，所述第八十五晶体管的第一极与所述第二上拉节点连接，所述第八十 五晶体管的第二极与所述第一控压节点连接。
  38. 一种移位寄存器单元，其中，包括：
    感测控制电路，与感测信号输入端、随机信号输入端、感测控制节点连接，配置为响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
    第一感测输入电路，与有效电平供给端、时钟控制信号输入端、所述感测控制节点、第一上拉节点连接，所述第一感测输入电路受控于所述感测控制节点处信号和所述时钟控制信号输入端所提供信号的控制，所述第一感测输入电路配置为响应于所述感测控制节点处有效电平信号和所述时钟控制信号输入端所提供的有效电平信号的控制将所述有效电平供给端所提供有效电平信号写入至所述第一上拉节点。
    第一感测复位电路，与感测复位信号输入端、所述感测控制节点、所述第一上拉节点和第二电源端连接，配置为响应于所述感测复位信号输入端所提供信号和所述感测控制节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一上拉节点；
    第一驱动输出电路，与所述第一上拉节点、第一驱动时钟信号输入端、第一驱动信号输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
  39. 根据权利要求38所述的移位寄存器，其中，所述有效电平供给端为所述时钟控制信号输入端。
  40. 一种栅极驱动电路，其中，包括：级联的多个移位寄存器单元，所述移位寄存器单元采用上述权利要求1至39中任一所述移位寄存器单元。
  41. 一种栅极驱动方法，其中，所述栅极驱动方法基于权利要求1至39中任一所述移位寄存器单元，所述栅极驱动方法包括：
    所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点；
    所述第一感测输入电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供信号写入至所述第一上拉节点；
    所述第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端。
  42. 根据权利要求41所述的栅极驱动方法，其中，所述移位寄存器单元为权利要求3中所述移位寄存器单元；
    所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供信号写入至所述感测控制节点的步骤包括：
    所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供有效电平信号写入至所述感测控制节点；
    所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供非有效电平信号写入至所述感测控制节点；
    在所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供有效电平信号写入至所述感测控制节点的步骤之前，还包括：
    所述第一显示输入电路响应于所述显示信号输入端所提供有效电平信号的控制将所述第三电源端所提供有效电平信号写入至所述第一 上拉节点；
    所述第二驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第二驱动时钟信号输入端所提供信号写入至所述第二驱动信号输出端，所述第一级联输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一级联时钟信号输入端所提供信号写入至所述第一级联信号输出端；
    从所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供有效电平信号写入至所述感测控制节点的步骤开始，至感测输出阶段开始的时段内，所述第一感测输入电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供非有效信号写入至所述第一上拉节点；
    在感测输出阶段内，所述第一感测输入电路响应于所述感测控制节点处有效电平信号的控制将所述时钟控制信号输入端所提供有效信号写入至所述第一上拉节点；
    所述感测控制电路响应于所述随机信号输入端所提供有效电平信号的控制将所述感测信号输入端所提供非有效电平信号写入至所述感测控制节点的步骤位于所述
  43. 根据权利要求41所述的移位寄存器单元，其中，所述移位寄存器单元为权利要求10中所述移位寄存器单元；
    在所述第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一驱动时钟信号输入端所提供信号写入至所述第一驱动信号输出端的步骤之后，还包括：
    所述第一感测复位电路响应于所述感测复位信号输入端所提供信号和所述感测控制节点处有效电平信号的控制将所述第二电源端提供的非有效电平信号写入至所述第一上拉节点。
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