CN113593482B - 显示基板、显示面板和显示装置 - Google Patents

Abstract

本公开提供了一种显示基板，包括：栅极驱动电路，栅极驱动电路包括：级联的M个移位寄存器；第m级移位寄存器的显示级联信号输入端和显示复位信号输入端分别与第m‑a级移位寄存器的级联信号输出端和第m+b级移位寄存器的级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m‑c级移位寄存器内部的插黑级联用节点耦接；M个移位寄存器分为交替设置的第一移位寄存器组和第二移位寄存器组，第一移位寄存器组内移位寄存器的数量与第二移位寄存器组内移位寄存器的数量均为c；栅极驱动电路配置有与第一移位寄存器组相对应第一信号线组和与第二移位寄存器组相对应第二信号线组，第一信号线组和第二信号线组分别包括s1条和s2条第一扫描时钟信号线。

Description

显示基板、显示面板和显示装置

技术领域

本公开涉及显示领域，特别涉及一种显示基板、显示面板和显示装置。

背景技术

在显示领域特别是有机发光二极管显示装置中，动态显示画面的切换过程容易产生动态图像拖影现象，即在由上一帧显示画面切换到下一帧显示画面时，会感受到上一帧画面的拖影。为了克服动态图像拖影现象，相关技术中在像素发光期间增加了画面切黑的过程，通过增加画面切黑过程减少像素的正常显示时间，从而能有效改善动态图像拖影现象。

发明内容

第一方面，本公开实施例提供了一种显示基板，包括：显示区和周边区，所述周边区内设置有栅极驱动电路，所述栅极驱动电路包括：级联的M个移位寄存器，所述移位寄存器配置有用于控制所述移位寄存器进行插黑驱动的插黑级联信号输入端、用于控制所述移位寄存器进行显示驱动的显示级联信号输入端和用于控制所述移位寄存器进行显示驱动复位的显示复位信号输入端；

所述移位寄存器与联时钟信号端、第一扫描时钟信号端、级联信号输出端和第一复合信号输出端耦接，所述移位寄存器用于在进行显示驱动和插黑驱动过程中，将联时钟信号端提供的级联时钟信号写入至级联信号输出端，以及将第一扫描时钟信号端提供的第一扫描时钟信号写入至第一复合信号输出端；

在M个移位寄存器内，第m级移位寄存器的显示级联信号输入端与第m-a级移位寄存器的级联信号输出端耦接，第m级移位寄存器的显示复位信号输入端与第m+b级移位寄存器的级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-c级移位寄存器内部的插黑级联用节点耦接，a、b、c分别为预设的正整数，m＞a、m＞c、m+b≤M且m为正整数；

M个移位寄存器分为多个第一移位寄存器组和多个第二移位寄存器组，所述第一移位寄存器组与所述第二移位寄存器组交替设置，所述第一移位寄存器组内移位寄存器的数量与所述第二移位寄存器组内移位寄存器的数量均为c；

所述栅极驱动电路配置有第一信号线组和第二信号线组，所述第一信号线组包括s1条第一扫描时钟信号线，第二信号线组包括s2条第一扫描时钟信号线，第一信号线组与第一移位寄存器组相对应，第二信号线组与第二移位寄存器组相对应，每个移位寄存器的所述第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线；

s1和s2满足：s1+s2≥a+b，2≤s1≤c，2≤s2≤c且s1+s2＜2c。

在一些实施例中，c为偶数，s1取值为c/2，s2取值为c/2。

在一些实施例中，在同一所述第一移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第一信号线组内第i条第一扫描时钟信号线耦接；

在同一所述第二移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第二信号线组内第i条第一扫描时钟信号线耦接；

i为正整数且1≤i≤c/2。

在一些实施例中，所述栅极驱动电路配置有c条级联时钟信号线，每个移位寄存器的所述联时钟信号端耦接对应的一条级联时钟信号线；

在同一所述第一移位寄存器组内，不同所述移位寄存器的级联时钟信号端耦接不同所述级联时钟信号线；

在同一所述第二移位寄存器组内，不同所述移位寄存器的级联时钟信号端耦接不同所述级联时钟信号线。

在一些实施例中，c为偶数，所述栅极驱动电路配置有c/2条级联时钟信号线；

在同一所述第一移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第i条第一扫描时钟信号线耦接；

在同一所述第二移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第i条第一扫描时钟信号线耦接；

i为正整数且1≤i≤c/2。

在一些实施例中，c取值为8。

在一些实施例中，所述移位寄存器包括：

所述显示写入复位子电路，与上拉节点、显示级联信号输入端和显示复位信号输入端耦接，配置为在所述显示级联信号输入端所提供的显示级联信号的控制下将有效电平信号写入至所述上拉节点，以及在所述显示复位信号输入端所提供的显示复位信号的控制下将非有效电平信号写入至所述上拉节点；

插黑写入复位子电路，与所述上拉节点、插黑级联信号输入端、第一控制时钟信号端、第二控制时钟信号端、插黑全局复位信号输入端耦接，配置为在所述第一控制时钟信号端所提供的第一控制时钟信号的控制下将所述插黑级联信号输入端所提供的插黑级联信号写入至所述插黑写入复位子电路内部的插黑控制节点，以及在所述插黑控制节点处电压和所述第二控制时钟信号端所提供的第二控制时钟信号的控制下将所述第二控制时钟信号写入至所述上拉节点，以及在所述插黑控制节点处电压和所述插黑全局复位信号输入端所提供的插黑全局复位信号的控制下将非有效电平信号写入至所述上拉节点；

第一输出子电路，与所述上拉节点、级联时钟信号端、第一扫描时钟信号端、级联信号输出端和第一复合信号输出端耦接，配置为在所述上拉节点处电压的控制下将级联时钟信号端提供的级联时钟信号写入至级联信号输出端，并将第一扫描时钟信号端提供的第一扫描时钟信号写入至第一复合信号输出端。

在一些实施例中，所述插黑级联用节点为所述上拉节点或所述级联信号输出端。

在一些实施例中，所述移位寄存器还包括：

反相子电路，与所述上拉节点和下拉节点耦接，配置为向所述下拉节点写入与所述上拉节点处电压反相的电压；

反馈子电路，与所述上拉节点和所述下拉节点耦接，配置为在所述下拉节点处电压的控制下将非有效电平信号写入至所述上拉节点；

所述第一输出子电路还与所述下拉节点耦接，所述第一输出子电路还配置为在所述下拉节点处电压的控制下将非有效电平信号写入至所述级联信号输出端和第一复合信号输出端。

在一些实施例中，所述移位寄存器还包括：

下拉控制子电路，与所述显示级联信号输入端、所述第二控制时钟信号端、所述插黑控制节点和所述下拉节点耦接，配置为在所述显示级联信号的控制下将非有效电平信号写入至所述下拉节点，以及在所述插黑控制节点处电压和所述第二控制时钟信号的控制下将非有效电平信号写入至所述下拉节点。

在一些实施例中，所述移位寄存器还包括：

第二输出子电路，与所述上拉节点、第二扫描时钟信号端和第二复合信号输出端耦接，配置为在所述上拉节点处电压的控制下将第二扫描时钟信号端提供的第二扫描时钟信号写入至第二复合信号输出端。

在一些实施例中，所述移位寄存器还包括：

感测写入复位子电路，与所述上拉节点、感测级联信号输入端、随机感测信号端、感测控制信号端和感测全局复位信号输入端耦接，配置为在所述随机感测信号端提供的随机感测信号的控制下将所述感测级联信号输入端提供的感测级联信号写入至所述感测输入子电路内部的感测控制节点，以及在所述感测控制节点处电压和所述感测控制信号端提供的感测控制信号的控制下将所述感测控制信号写入至所述上拉节点，以及在所述感测全局复位信号输入端所提供的感测全局复位信号的控制下将非有效电平信号写入至所述上拉节点。

在一些实施例中，所述移位寄存器还包括：

第一控压子电路，与所述上拉节点、第一工作电压端和控压节点耦接，配置为在所述上拉节点处电压的控制下将所述第一工作电压端提供的第一工作电压写入至所述控压节点，所述第一工作电压为有效电平；

所述移位寄存器还包括：第一防漏电子电路，所述第一防漏电子电路与第一复位电压端、所述控压节点和所述显示复位信号输入端耦接，所述第一防漏电子电路配置为在所述显示复位信号的控制下将所述第一复位电压端提供的第一复位电压写入至所述控压节点，所述显示写入复位子电路具体配置为在所述显示复位信号的控制下将所述控压节点处电压写入至所述上拉节点；

和/或，所述移位寄存器还包括：第二防漏电子电路，所述第二防漏电子电路与第一复位电压端、所述控压节点和所述插黑全局复位信号输入端耦接，所述第二防漏电子电路配置为在所述插黑全局复位信号的控制下将所述第一复位电压端提供的第一复位电压写入至所述控压节点，所述插黑写入复位子电路具体配置为在所述插黑全局复位信号的控制下将所述控压节点处电压写入至所述上拉节点。

在一些实施例中，所述插黑级联用节点为所述上拉节点、所述级联信号输出端或所述控压节点。

第二方面，本公开实施例还提供了一种显示面板，其中，包括：如上述第一方面中所提供的显示基板。

第三方面，本公开实施例还提供了一种显示装置，其中，包括：如上述第二方面所提供的显示面板。

附图说明

图1为本公开中显示基板内一个像素的电路结构示意图；

图2为图1所示像素的一种工作时序图；

图3为图1所示像素的另一种工作时序图；

图4为本公开实施例所提供的一种显示基板的一种俯视示意图；

图5为本公开实施例中栅极驱动电路的一种电路结构示意图；

图6为本公开实施中移位寄存器的一种结构示意图；

图7A为本公开实施中移位寄存器的另一种结构示意图；

图7B为图7A所示移位寄存器在进行显示驱动和进行插黑驱动的一种工作时序图；

图8为本公开实施中移位寄存器的又一种结构示意图；

图9为本公开实施中移位寄存器的再一种结构示意图；

图10为本公开实施中移位寄存器的再一种结构示意图；

图11为本公开实施中移位寄存器的再一种结构示意图；

图12为图5中一个第一移位寄存器组的一种电路结构示意图；

图13为本公开实施例中一个第二移位寄存器组的一种电路结构示意图；

图14为本公开实施例中栅极驱动电路的另一种电路结构示意图；

图15为图14中一个第一移位寄存器组的一种电路结构示意图；

图16为本公开实施例中一个第二移位寄存器组的一种电路结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。

本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明。

在本公开中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。

在下面描述中，将以晶体管为N型晶体管为例进行描述，此时有效电平信号是指高电平信号，非有效电平信号是指低电平信号。可以想到，当采用P型晶体管时，需要相应调整控制信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。

图1为本公开中显示基板内一个像素的电路结构示意图，图2为图1所示像素的一种工作时序图，图3为图1所示像素的另一种工作时序图，如图1至图3所示，该像素包括：像素电路和发光元件。其中，以发光元件为有机发光二极管(OLED)为例。

像素电路包括数据写入晶体管QTFT(控制极连第一栅线G1)、驱动晶体管DTFT、感测晶体管STFT(控制极连第二栅线G2，第一极与感测信号线Sence相连)和一个存储电容Cst。参见图2所示，在仅需该像素进行发光显示时，该像素的工作过程包括写入显示数据阶段和发光阶段；其中，在写入显示数据阶段过程中，第一栅线G1控制数据写入晶体管QTFT导通，数据线Data将数据电压Vdata写入至驱动晶体管DTFT的控制极；在发光阶段时，驱动晶体管DTFT根据自身控制极处的电压输出相应的驱动电流以驱动发光元件OLED进行发光。

需要说明的是，还可以在一帧结束后通过感测晶体管来对像素电路中的驱动晶体管DTFT、发光元件OLED进行感测，并进行感测结果对像素电路进行外部补偿。具体外部补偿过程属于本领域的常规技术，此处不再赘述。

像素在工作的过程中会出现动态图像拖影，即当显示装置从一帧画面切换到另一帧画面时，用户会感受到上一帧的画面拖影。一种解决方法是：如图3所示，在像素电路发光期间设置了一个画面插黑的过程，这样减少了发光时间，增强了运动图像响应时间(MovingPicture Response Time，MPRT)，MPRT越大、拖影越轻。

在相关技术中，将显示驱动和插黑驱动功能集成在同一栅极驱动电路内，即栅极驱动电路内的各级移位寄存器可用于进行显示驱动和插黑驱动。由于显示驱动过程与插黑驱动过程不是同步的，因此需要对于显示驱动过程中的级联关系以及插黑驱动过程中的级联关系分别进行设置。

栅极驱动电路的工作过程包括交替进行的显示驱动阶段和插黑驱动阶段，在一个显示驱动阶段过程中，栅极驱动电路内的某几级移位寄存器的第一复合信号输出端依次输出用于进行显示驱动的显示驱动信号(例如，图3中的脉冲1)，在一个拆黑驱动阶段过程中，栅极驱动电路内的某几级移位寄存器的第一复合信号输出端输出用于进行插黑驱动的插黑驱动信号(例如，图3中的脉冲2)。一般地，在将完整一帧显示数据完整的写入至对应的各像素内，需要经过多个显示驱动阶段。

为尽可能的减少插黑驱动所占用的时间，往往是采用分组插黑驱动的方式来进行插黑驱动。具体地，将所有移位寄存器分为多个第一移位寄存器组和多个第二移位寄存器组，第一移位寄存器组与第二移位寄存器组交替设置，第一移位寄存器组内移位寄存器的数量与第二移位寄存器组内移位寄存器的数量相等。在一个插黑驱动阶段过程中，一个第一移位寄存器组或一个第二移位寄存器组内的所有移位寄存器的第一复合信号输出端同时输出插黑驱动用的插黑驱动信号。在多个插黑驱动阶段过程中，第一移位寄存器组和第二移位寄存器组交替输出插黑驱动信号。

在相关技术所提供的同时具备显示驱动功能和插黑驱动功能的栅极驱动电路中，栅极驱动电路所配置的用于向各级移位寄存器的第一复合信号输出端提供扫描信号的第一扫描时钟信号线数量较多，不利于产品的窄边框设计。

一般地，第一/第二移位寄存器组各自所配置的第一扫描时钟信号线的数量等于一个第一/第二移位寄存器组所包含的移位寄存器的数量。此时，栅极驱动电路所配置的第一扫描时钟信号线的总条数为一个第一/第二移位寄存器组所包含的移位寄存器的数量的2倍。示例性地，第一/第二移位寄存器组均包括8个移位寄存器，此时针对第一移位寄存器组会配置8条不同的第一扫描时钟信号线以对应第一移位寄存器组内的8个不同的第一复合信号输出端，位于同一第一移位寄存器组内的任意两个第一复合信号输出端均对应不同的第一扫描时钟信号线；针对第二移位寄存器组会配置另外8条不同的第一扫描时钟信号线以对应第二移位寄存器组内的8个不同的第一复合信号输出端，位于同一第二移位寄存器组内的任意两个第一复合信号输出端均对应不同的第一扫描时钟信号线；栅极驱动电路所配置的第一扫描时钟信号线的条数为16条。

图4为本公开实施例所提供的一种显示基板的一种俯视示意图，图5为本公开实施例中栅极驱动电路的一种电路结构示意图，如图4和图5所示，显示基板100包括：显示区101和周边区102，显示区101内设置有呈阵列排布的多个像素300，周边区102内设置有栅极驱动电路200，栅极驱动电路200包括：级联的M个移位寄存器。每级移位寄存器配置插黑级联信号输入端、显示级联信号输入端和显示复位信号输入端；其中，插黑级联信号输入端可用于控制移位寄存器进行插黑驱动，显示级联信号输入端可用于控制移位寄存器进行显示驱动，显示复位信号输入端可用于控制移位寄存器进行显示驱动复位。

需要说明的是，插黑级联信号输入端为栅极驱动电路内移位寄存器之间实现插黑驱动级联的端口，显示级联信号输入端和显示复位信号输入端为栅极驱动电路内移位寄存器之间实现显示驱动级联的端口；插黑级联信号输入端、显示级联信号输入端和显示复位信号输入端均为移位寄存器所配置的常规端口，对于这些端口与移位寄存器内部结构的耦接方式以及利用这些端口对移位寄存器进行显示驱动/插黑驱动的控制过程，后面将结合具体示例来进行描述。

移位寄存器与联时钟信号端、第一扫描时钟信号端、级联信号输出端和第一复合信号输出端耦接，移位寄存器用于在进行显示驱动和插黑驱动过程中，将联时钟信号端提供的级联时钟信号写入至级联信号输出端，以及将第一扫描时钟信号端提供的第一扫描时钟信号写入至第一复合信号输出端；

在M个移位寄存器内，第m级移位寄存器的显示级联信号输入端与第m-a级移位寄存器的级联信号输出端耦接，第m级移位寄存器的显示复位信号输入端与第m+b级移位寄存器的级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-c级移位寄存器内部的插黑级联用节点耦接，a、b、c分别为预设的正整数，m＞a、m＞c、m+b≤M且m为正整数；前a级移位寄存器的显示级联信号输入端与显示帧起始信号输入端(提供显示帧起始信号STV)耦接，后b级移位寄存器的显示复位信号输入端与显示帧复位信号输入端(提供显示帧复位信号)耦接，前c级移位寄存器的插黑级联信号输入端与插黑帧起始信号输入端(提供插黑帧起始信号BSTV)耦接。

M个移位寄存器分为多个第一移位寄存器组A和多个第二移位寄存器组B，第一移位寄存器组A与第二移位寄存器组B交替设置，第一移位寄存器组A内移位寄存器的数量与第二移位寄存器组B内移位寄存器的数量均为c。

需要说明的是，附图5中示例性画出了c取值为8的情况。作为一个具体示例，第1级移位寄存器SR1至第8级移位寄存器SR8的8个移位寄存器SR<1-8>构成一个第一移位寄存器组A；第9级移位寄存器SR5至第8级移位寄存器SR16的8个移位寄存器SR<9-16>构成一个第二移位寄存器组B；第17级移位寄存器SR17至第24级移位寄存器SR17的8个移位寄存器SR<17-24>构成一个第一移位寄存器组A，第25级移位寄存器SR25至第32级移位寄存器SR32的8个移位寄存器SR<25-32>构成一个第二移位寄存器组B，以此类推。

栅极驱动电路配置有s1+s2条第一扫描时钟信号线，s1+s2条第一扫描时钟信号线划分为一个第一信号线组CKE1～CKE4和一个第二信号线组CKE5～CKE8，第一信号线组CKE1～CKE4包括s1条第一扫描时钟信号线，第二信号线组CKE5～CKE8包括另外s2条第一扫描时钟信号线，第一信号线组CKE1～CKE4与第一移位寄存器组A相对应，第二信号线组CKE5～CKE8与第二移位寄存器组B相对应，每个移位寄存器的第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，第一扫描时钟信号线向对应的第一扫描时钟信号端提供扫描时钟信号。其中，s1和s2满足：s1+s2≥a+b，2≤s1≤c，2≤s2≤c且s1+s2＜2c。

在本公开实施例中，由于第m级移位寄存器的显示级联信号输入端IN1与第m-a级移位寄存器的级联信号输出端CR耦接，第m级移位寄存器的显示复位信号输入端RST与第m+b级移位寄存器的级联信号输出端CR耦接，因此在栅极驱动电路的工作过程中，至多有a+b个移位寄存器会处于输出状态(a+b个移位寄存器内的上拉节点和第二上拉节点处于有效电平状态)，即至多有a+b个第一扫描时钟信号端会与对应的a+b个第一复合信号输出端OUT1之间导通，因此栅极驱动电路所配置的第一扫描时钟信号线的总数s1+s2大于或等于a+b，即可保证a+b个第一复合信号输出端OUT1能够依次输出显示驱动脉冲(例如，图3中的脉冲1)。

另外，在本公开中2≤s1≤c、2≤s2≤c且s1+s2＜2c即表示s1和s2的取值有如下三种情形：

(1)2≤s1＜c且s2＝c；

(2)s1＝c且2≤s2＜c；

(3)2≤s1＜c且s2＜c。

由于同一第一/第二移位寄存器组内的必然会存在至少两个移位寄存器在不同时刻输出显示驱动脉冲，此时第一/第二移位寄存器组各自所配置的第一扫描时钟信号线均需大于或等于2，即s1≥2且s2≥2

其中，“s1＜c”表示包含有c个移位寄存器的第一移位寄存器组A所配置的第一扫描时钟信号线的数量小于c；即，针对c个第一扫描时钟信号端所配置的第一扫描时钟信号线的数量小于c；此时，在同一第一移位寄存器组A内，必然存在至少两个移位寄存器的第一扫描时钟信号端是耦接同一第一扫描时钟信号线；也就是说，在同一第一移位寄存器组A内，存在对至少某一条第一扫描时钟线进行复用的情况(被复用的第一扫描时钟线耦接了同一第一移位寄存器组A内的至少两个第一扫描时钟信号端)。

“s2＜c”表示包含有c个移位寄存器的第二移位寄存器组B所配置的第一扫描时钟信号线的数量小于c；即，针对c个第一扫描时钟信号端所配置的第一扫描时钟信号线的数量小于c；此时，在同一第二移位寄存器组B内，必然存在至少两个移位寄存器的第一扫描时钟信号端是耦接同一第一扫描时钟信号线；也就是说，在同一第二移位寄存器组B内，存在对至少某一条第一扫描时钟线进行复用的情况(被复用的第一扫描时钟线耦接了同一第二移位寄存器组B内的至少两个第一扫描时钟信号端)。

“s1＝c”表示包含有c个移位寄存器的第一移位寄存器组A所配置的第一扫描时钟信号线的数量等于c，即针对c个第一扫描时钟信号端配置有c条第一扫描时钟信号线；此时，在同一第一移位寄存器组A内，每个第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，且任意两个第一扫描时钟信号端均耦接不同的两条第一扫描时钟信号线；也就是说，在同一第一移位寄存器组A内不存在第一扫描时钟信号线被复用的情况。

“s2＝c”表示包含有c个移位寄存器的第二移位寄存器组B所配置的第一扫描时钟信号线的数量等于c，即针对c个第一扫描时钟信号端配置有c条第一扫描时钟信号线；此时，在同一第二移位寄存器组B内，每个第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，且任意两个第一扫描时钟信号端均耦接不同的两条第一扫描时钟信号线；也就是说，在同一第二移位寄存器组B内不存在第一扫描时钟信号线被复用的情况。

基于上述内容可见，上述情形(1)表示第一移位寄存器组A内存在第一扫描时钟信号线被复用，但第二移位寄存器组B内不存在第一扫描时钟信号线被复用；上述情形(2)表示第一移位寄存器组A内不存在第一扫描时钟信号线被复用，但第二移位寄存器组B内存在第一扫描时钟信号线被复用；上述情形(3)表示第一移位寄存器组A内存在第一扫描时钟信号线被复用，且第二移位寄存器组B内存在第一扫描时钟信号线被复用。在上述三种情况中，均可使得s1+s2＜2c，即栅极驱动电路所配置的第一扫描时钟信号线的总数量始终小于第一/第二移位寄存器组所包含的移位寄存器的数量的2倍。

基于上述内容可见，与相关技术相比，本公开的技术方案可以有效减少栅极驱动电路所配置的第一扫描时钟信号线的总数量，因而有利于产品的窄边框设计。需要说明的是，在本公开实施例中栅极驱动电路最少可配置a+b条第一扫描时钟信号线。

在本公开实施例中，像素可采用图1中所示。继续参见图1，像素300包括：像素电路和发光元件，像素电路包括：数据写入晶体管QTFT和驱动晶体管DTFT。数据写入晶体管QTFT的控制极与对应的第一栅线G1耦接，数据写入晶体管QTFT的第一极与对应的数据线Data耦接，数据写入晶体管QTFT的第二极与驱动晶体管DTFT的控制极耦接。驱动晶体管DTFT的第一极与第一工作电压端耦接，驱动晶体管DTFT的第二极与发光元件OLED的第一端耦接，发光元件OLED的第二端与第二工作电压端(提供第二工作电压ELVSS)耦接。第一栅线G1延伸至周边区内并与对应的第一复合信号输出端耦接，不同第一栅线G1耦接不同第一复合信号输出端。

在一些实施例中，像素电路还包括：感测晶体管STFT。感测晶体管STFT的控制极与对应的第二栅线G2耦接，感测晶体管STFT的第一极与驱动晶体管DTFT的第二极耦接，感测晶体管STFT的第二极与对应的感测信号传输线Sence耦接。

图6为本公开实施中移位寄存器的一种结构示意图，如图6所示，在一些实施例中，移位寄存器包括：显示写入复位子电路1、插黑写入复位子电路2和第一输出子电路3。

其中，显示写入复位子电路1与上拉节点PU、显示级联信号输入端IN1和显示复位信号输入端RST耦接，显示写入复位子电路1配置为在显示级联信号输入端IN1所提供的显示级联信号的控制下将有效电平信号写入至上拉节点PU，以及在显示复位信号输入端RST所提供的显示复位信号的控制下将非有效电平信号写入至上拉节点PU。

插黑写入复位子电路2与上拉节点PU、插黑级联信号输入端IN2、第一控制时钟信号端BCK1、第二控制时钟信号端BCK2、插黑全局复位信号输入端BTRST耦接，插黑写入复位子电路2配置为在第一控制时钟信号端BCK1所提供的第一控制时钟信号的控制下将插黑级联信号输入端IN2所提供的插黑级联信号写入至插黑写入复位子电路2内部的插黑控制节点H，以及在插黑控制节点H处电压和第二控制时钟信号端BCK2所提供的第二控制时钟信号的控制下将第二控制时钟信号写入至上拉节点PU，以及在插黑控制节点H处电压和插黑全局复位信号输入端BTRST所提供的插黑全局复位信号的控制下将非有效电平信号写入至上拉节点PU。

第一输出子电路3第一输出子电路3与上拉节点PU、级联时钟信号端CLKD、第一扫描时钟信号端CLKE、级联信号输出端CR和第一复合信号输出端OUT1耦接，第一输出子电路3配置为在上拉节点PU处电压的控制下将级联时钟信号端CLKD提供的级联时钟信号写入至级联信号输出端CR，并将第一扫描时钟信号端CLKE提供的第一扫描时钟信号写入至第一复合信号输出端OUT1。

在一些实施例中，移位寄存器的插黑级联信号输入端IN2所耦接的其他一个移位寄存器内的插黑级联用节点为该其他一个移位寄存器内上拉节点PU或级联信号输出端CR。即移位寄存器内的上拉节点PU或者是级联信号输出端CR用作插黑级联用节点。

在一些实施例中，移位寄存器还包括：反相子电路5，反相子电路5与上拉节点PU和下拉节点PD耦接，反相子电路5配置为向下拉节点PD写入与上拉节点PU处电压反相的电压；此时，第一输出子电路3还与下拉节点PD耦接，第一输出子电路3还配置为在下拉节点PD处电压的控制下将非有效电平信号写入至级联信号输出端CR和第一复合信号输出端OUT1。

在一些实施例中，移位寄存器还包括：反馈子电路6，反馈子电路6与上拉节点PU和下拉节点PD耦接，反馈子电路6配置为在下拉节点PD处电压的控制下将非有效电平信号写入至上拉节点PU。

图7A为本公开实施中移位寄存器的另一种结构示意图，如图7A所示，图7A所示移位寄存器为图6所示移位寄存器的一种具体实现结构。

在一些实施例中，显示预充复位子电路1包括第一晶体管M1和第二晶体管M2，插黑预充复位子电路2包括第五晶体管M6、第六晶体管M6、第七晶体管M7、第九晶体管M9、第十晶体管M10和第一电容C1，第一输出子电路3包括第十三晶体管M13、第十四晶体管M14、第二十七晶体管M27、第二十八晶体管M28和第二电容C2，反相子电路5包括：第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20，反馈子电路6包括第二十五晶体管M25。

其中，第一晶体管M1的控制极与显示级联信号输入端IN1耦接，第一晶体管M1的第一极与显示级联信号输入端IN1耦接，第一晶体管M1的第二极与上拉节点PU耦接。

第二晶体管M2的控制极与显示复位信号输入RST端耦接，第二晶体管M2的第一极与上拉节点PU耦接，第二晶体管M2的第二极与第一复位电源端(提供第一复位电压，第一复位电压为非有效电平)耦接。

第五晶体管M5的控制极与第一控制时钟信号端BCK1耦接，第五晶体管M5的第一极与插黑级联信号输入端IN2耦接，第五晶体管M5的第二极与插黑控制节点H耦接。

第六晶体管M6的控制极与插黑控制节点H耦接，第六晶体管M6的第一极与第二控制时钟信号端BCK2耦接，第六晶体管M6的第二极与插黑上拉节点K耦接。

第七晶体管M7的控制极与第二控制时钟信号端BCK2耦接，第七晶体管M7的第一极与插黑上拉节点K耦接，第七晶体管M7的第二极与上拉节点PU耦接。

第九晶体管M9的控制极与插黑控制节点H耦接，第九晶体管M9的第一极与上拉节点PU耦接，第九晶体管M9的第二极与第十晶体管M10的第一极耦接。

第十晶体管M10的控制极与插黑全局复位信号输入端BTRST耦接，第十晶体管M10的第二极第一复位电源端耦接。

第十三晶体管M13的控制极与上拉节点PU耦接，第十三晶体管M13的第一极与级联时钟信号端CLKD耦接，第十三晶体管M13的第二极与级联信号输出端CR耦接。

第十四晶体管M14的控制极与上拉节点PU耦接，第十四晶体管M14的第一极与第一扫描时钟信号端CLKE耦接，第十四晶体管M14的第二极与第一复合信号输出端OUT1耦接。

第十七晶体管M17的控制极与第二工作电压端(提供第二工作电压VDD)耦接，第十七晶体管M17的第一极与第二工作电压端耦接，第十七晶体管M17的第二极与第十九晶体管M19的控制极和第十八晶体管M18的第一极耦接；

第十八晶体管M18的控制极与上拉节点PU耦接，第十八晶体管M18的第二极与第一复位电源端耦接。

第十九晶体管M19的第一极与第二工作电压端耦接，第十九晶体管M19的第二极与第一下拉节点PD1耦接。

第二十晶体管M20的控制极与上拉节点PU耦接，第二十晶体管M20的第一极与第一下拉节点PD1耦接，第二十晶体管M20的第二极与第一复位电源端耦接。

第二十五晶体管M25的控制极与第一下拉节点PD1耦接，第二十五晶体管M25的第一极与上拉节点PU耦接，第二十五晶体管M25的第二极与第一复位电源端耦接。

第二十七晶体管M27的控制极与第一下拉节点PD1耦接，第二十七晶体管M27的第一极与级联信号输出端CR耦接，第二十七晶体管M27的第二极与第一复位电源端耦接。

第二十八晶体管M28的控制极与第一下拉节点PD1耦接，第二十八晶体管M28的第一极与第一复合信号输出端OUT1耦接，第二十八晶体管M28的第二极与第二复位电源端(提供第二复位电压VGL2，VGL2可以与VGL1相等)耦接。

图7B为图7A所示移位寄存器在进行显示驱动和进行插黑驱动的一种工作时序图，如图7B所示，该移位寄存器进行显示驱动的过程可包括：显示预充阶段t1、显示驱动输出阶段t2、显示复位阶段t3；该移位寄存器进行插黑驱动的过程可包括：插黑预充阶段t4、插黑写入阶段t5、插黑驱动输出阶段t6、插黑复位阶段t7。

在显示预充阶段t1，显示级联信号输入端IN1提供的显示级联信号处于高电平状态，第一晶体管M1导通，处于高电平状态的显示级联信号写入至上拉节点PU，上拉节点PU处于高电平状态；与此同时，在第十七晶体管M17～第二十晶体管M20的作用下，下拉节点PD被写入低电平信号。

在显示驱动输出阶段t2，由于上拉节点PU处于高电平状态，则第十三晶体管M13、第十四晶体管M14均导通，级联时钟信号端CLKD向级联信号输出端CR写入对应的级联信号，第一扫描时钟信号端CLKE向第一复合信号输出端OUT1写入对应的驱动信号，即第一复合信号输出端OUT1输出显示驱动脉冲。

在显示复位阶段t3，显示复位信号输入RST端提供的显示复位信号处于高电平状态，第二晶体管M2导通，第一复位电压(非有效电平信号)写入至上拉节点PU；与此同时，在第十七晶体管M17～第二十晶体管M20的作用下，下拉节点PD处于高电平状态，第二十七晶体管M27和第二十八晶体管M28均导通，以实现对联信号输出端CR和第一复合信号输出端OUT1进行复位以及降噪。

在插黑预充阶段t4，插黑级联信号输入端IN2提供的显示级联信号处于高电平状态，第一控制时钟信号端BCK1提供的第一控制时钟信号处于高电平状态，第五晶体管M5导通，处于高电平状态的插黑级联信号写入至插黑控制节点H。在第一电容C1的作用下，插黑控制节点H维持高电平状态。

在插黑写入阶段t5，由于插黑控制节点H维持高电平状态，因此第六晶体管M6导通；与此同时，第二控制时钟信号端BCK2提供的第二控制时钟信号处于高电平状态，第七晶体管M7导通，处于高电平状态的第二控制时钟信号通过第六晶体管M6和第七晶体管M7写入至上拉节点PU，上拉节点PU处于高电平状态；在第十七晶体管M17～第二十四晶体管M20的作用下，下拉节点PD被写入低电平信号。

在插黑驱动输出阶段t6，由于上拉节点PU处于高电平状态，则第十三晶体管M13和第十四晶体管M14均导通，级联时钟信号端CLKD向级联信号输出端CR写入对应的级联信号，第一扫描时钟信号端CLKE向第一复合信号输出端OUT1写入对应的驱动信号，即第一复合信号输出端OUT1输出插黑驱动脉冲。

需要说明的是，在此后某个时段内，第一控制时钟信号处于高电平状态且插黑级联输入信号端处于低电平状态，此时插黑控制节点H处电压会被拉低至低电平状态。

需要说明的是，当级联信号输出端CR复用为移位寄存器内的插黑驱动用节点时，则在插黑驱动输出阶段t6中级联信号输出端CR会输出插黑级联脉冲(7B中所示)；当级联信号输出端CR不作为插黑驱动用节点时，则在插黑驱动输出阶段t6中联信号输出端CR保持输出低电平信号(此种情况未给出相应附图)。

在插黑复位阶段t7，由于插黑控制节点H维持高电平状态，因此第九晶体管M9导通，插黑全局复位信号输入端BTRST提供的插黑全局复位信号处于高电平状态，第十晶体管M10导通，第一复位电压通过第十晶体管M10和第九晶体管M9写入至上拉节点PU。与此同时，在第十七晶体管M17～第二十晶体管M20的作用下，下拉节点PD处于高电平状态，第二十七晶体管M27和第二十八晶体管M28均导通，以实现对联信号输出端CR和第一复合信号输出端OUT1进行复位以及降噪。

需要说明的是，在此后某个时段内，第一控制时钟信号处于高电平状态且插黑级联输入信号端处于低电平状态，此时插黑控制节点H处电压会被拉低至低电平状态，插黑控制节点H实现复位。

图8为本公开实施中移位寄存器的又一种结构示意图，如图8所示，与前面实施例所提供的移位寄存器不同，图8所示移位寄存器中还包括第二输出子电路4；其中，第二输出子电路4与上拉节点PU、第二扫描时钟信号端CLKF和第二复合信号输出端耦接，第二输出子电路4配置为在上拉节点PU处电压的控制下将第二扫描时钟信号端CLKF提供的第二扫描时钟信号写入至第二复合信号输出端OUT2。

在一些实施例中，第二输出子电路4包括第三十一晶体管M31、第三十三晶体管M33和第四电容C4。

其中，第三十一晶体管M31的控制极与第一上拉节点PU耦接，第三十一晶体管M31的第一极与一个第二扫描时钟信号端CLKF耦接，第三十一晶体管M31的第二极与第二复合信号输出端OUT2耦接。

第三十三晶体管M33的控制极与第一下拉节点PD1耦接，第三十三晶体管M33的第一极与第二复合信号输出端OUT2耦接，第三十三晶体管M33的第二极与第二复位电源端耦接。

在本公开实施例中，第二复合信号输出端可以与对应行像素内的第二栅线G2耦接，以给对应的第二栅线G2提供驱动信号。

图9为本公开实施中移位寄存器的再一种结构示意图，如图9所示，与前面实施例所提供的移位寄存器不同，图9所示移位寄存器中还包括下拉控制子电路7；下拉控制子电路7与显示级联信号输入端IN1、第二控制时钟信号端CLK2、插黑控制节点H和下拉节点PD耦接，配置为在显示级联信号的控制下将非有效电平信号写入至下拉节点PD，以及在插黑控制节点H处电压和第一控制时钟信号的控制下将非有效电平信号写入至下拉节点PD。

在一些实施中，下拉控制子电路7包括第二十一晶体管M21、第二十二晶体管M22和第二十三晶体管M23。

第二十一晶体管M21的控制极与显示级联信号输入端IN1耦接，第二十一晶体管M21的第一极与下拉节点PD耦接，第二十一晶体管M21的第二极与第一复位电压端耦接。

第二十二晶体管M22的控制极与插黑控制节点H耦接，第二十二晶体管M22的第一极与下拉节点PD耦接，第二十二晶体管M22的第二极与第二十三晶体管M23的第一极耦接。

第二十三晶体管M23的控制极与第二控制时钟信号端BCK2耦接，第二十三晶体管M23的第二极与第一复位电压端耦接。

在本公开中，通过设置下拉控制子电路7，可在显示预充阶段t1和插黑驱动输出阶段t6向下拉节点PD写入第一复位电压，从而实现对下拉节点处进行降噪处理。

图10为本公开实施中移位寄存器的再一种结构示意图，如图10所示，与前面实施例所提供的移位寄存器不同，图10所示移位寄存器中还包括感测写入复位子电路8。

感测写入复位子电路8与上拉节点PU、感测级联信号输入端IN3、随机感测信号端OE、感测控制信号端CLKA和感测全局复位信号输入端TRST耦接，感测写入复位子电路8配置为在随机感测信号端OE提供的随机感测信号的控制下将感测级联信号输入端IN3提供的感测级联信号写入至感测输入子电路8内部的感测控制节点Q，以及在感测控制节点Q处电压和感测控制信号端CLKA提供的感测控制信号的控制下将感测控制信号写入至上拉节点PU，以及在感测全局复位信号输入端TRST所提供的感测全局复位信号的控制下将非有效电平信号写入至上拉节点PU。

在一些实施例中，感测写入复位子电路8包括第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37、第三十九晶体管M39和第六电容C6。

其中，第三十五晶体管M35的控制极与随机感测信号端OE耦接，第三十五晶体管M35的第一极与感测级联信号输入端IN3耦接，第三十五晶体管M35的第二极与感测控制节点Q耦接。

第三十六晶体管M36的控制极与感测控制节点Q耦接，第三十六晶体管M36的第一极与感测控制信号端CLKA耦接，第三十六晶体管M36的第二极与第三十七晶体管的第一极耦接。

第三十七晶体管M37的控制极与感测控制信号端CLKA耦接，第三十七晶体管M37的第二极与上拉节点PU耦接。

第三十九晶体管M39的控制极与感测全局复位信号输入端TRST耦接，第三十九晶体管M39的第一极与上拉节点PU耦接，第三十九晶体管M39的第二极与第一复位电源端耦接。

在本公开实施例中，移位寄存器不仅可以为像素所配置的第一栅线G1提供显示驱动脉冲和插黑驱动脉冲，还可以为像素所配置的第二栅线G2提供感测驱动脉冲，因而无需针对第二栅线配置独立的栅极驱动电路，从而可有效减少显示装置中栅极驱动电路的设置数量，有利于产品的窄边框设计。

图11为本公开实施中移位寄存器的再一种结构示意图，如图11所示，与前面实施例所提供的移位寄存器不同，图11所示移位寄存器中还包括控压子电路9；控压子电路9与上拉节点PU、第一工作电压端(提供第一工作电压VDD)和控压节点OFF耦接，控压子电路9配置为在上拉节点PU处电压的控制下将第一工作电压端提供的第一工作电压写入至控压节点，第一工作电压为有效电平。

移位寄存器还包括：第一防漏电子电路10和/或第二防漏电子电路11。其中，第一防漏电子电路10与第一复位电压端、控压节点和显示复位信号输入端RST耦接，第一防漏电子电路10配置为在显示复位信号的控制下将第一复位电压端提供的第一复位电压写入至控压节点OFF，显示写入复位子1电路具体配置为在显示复位信号的控制下将控压节点OFF处电压写入至上拉节点PU。第二防漏电子电路11与第一复位电压端、控压节点OFF和插黑全局复位信号输入端BTRST耦接，第二防漏电子电路11配置为在插黑全局复位信号的控制下将第一复位电压端提供的第一复位电压写入至控压节点OFF，插黑写入复位子电路2具体配置为在插黑全局复位信号的控制下将控压节点OFF处电压写入至上拉节点PU。

在一些实施例中，第一防漏电子电路10包括防漏电晶体管M2'，第二防漏电子电路11包括防漏电晶体管M10'。

需要说明的是，图11中示意性画出了移位寄存器同时包括第一防漏电子电路10和第二防漏电子电路11的情况，在一些实施例中，也可以仅包第一防漏电子电路10，也可以仅包括第二防漏电子电路11。在本公开中，控压节点OFF处的电平始终与上拉节点PU处的电平相同(但具体的电压大小有差异)，即两者同时为高电平或低电平。

在本公开实施例中，通过设置上述第一防漏电子电路10和/或第二防漏电子电路11来与控压子电路9搭配使用，可有效避免因显示写入复位子电路1和插黑写入复位子电路2内部晶体管(例如第二晶体管M2、第四晶体管M4、第九晶体管M9等)漏电流而导致上拉节点PU处电压不稳定的问题，从而能提升上拉节点PU在各阶段被写入电压的精准性，进而能保障移位寄存器的稳定工作。

参见图11所示，在实际应用中还可根据实际需要在移位寄存器内选择性设置其他防漏电晶体管，例如防漏电晶体管M1’、防漏电晶体管M7’、防漏电晶体管M25’、防漏电晶体管M37’、防漏电晶体管M39’等。

需要说明的是，图7A、图8、图9、图10和图11中所示移位寄存器仅为对应图6所示移位寄存器的一些具体实施方案，这些实施方案结构仅起到示例性作用，其不会对本公开的技术方案产生限制。在本公开中，移位寄存器还可以采用其他电路结构，此处不再一一举例。

在一些实施例中，栅极驱动电路配置有4条控制时钟信号线BK1～BK4，第一移位寄存器组A内各移位寄存器的第一控制时钟信号端BCK1与第1条控制信号线BK1耦接，第一移位寄存器组A内各移位寄存器的第二控制时钟信号端BCK2与第2条控制信号线BK2耦接，第二移位寄存器组B内各移位寄存器的第一控制时钟信号端BCK1与第3条控制信号线BK3耦接，第二移位寄存器组B内各移位寄存器的第二控制时钟信号端BCK2与第4条控制信号线BK4耦接

作为一种可选方案，在栅极驱动电路中，c为正偶数，s1取值为c/2，s2取值为c/2。此时，栅极驱动电路所配置的第一扫描驱动信号线的总数量为c。在下面描述中，将以c取值为8的情况为例进行示例性描述。

进一步地，在一些实施例中，在同一第一移位寄存器组A内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第一信号线组内第i条第一扫描时钟信号线耦接；在同一第二移位寄存器组B内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第二信号线组内第i条第一扫描时钟信号线耦接；i为正整数且1≤i≤c/2。

例如，第1个移位寄存器的第一扫描时钟信号端CLKE和第5个移位寄存器的第一扫描时钟信号端CLKE与第一信号线组内第1条第一扫描时钟信号线CKE1耦接，第2个移位寄存器的第一扫描时钟信号端CLKE和第6个移位寄存器的第一扫描时钟信号端CLKE与第一信号线组内第2条第一扫描时钟信号线CKE2耦接，第3个移位寄存器的第一扫描时钟信号端CLKE和第6个移位寄存器的第一扫描时钟信号端CLKE与第一信号线组内第3条第一扫描时钟信号线CKE3耦接，第4个移位寄存器的第一扫描时钟信号端CLKE和第8个移位寄存器的第一扫描时钟信号端CLKE与第一信号线组内第4条第一扫描时钟信号线CKE4耦接。

图12为图5中一个第一移位寄存器组A的一种电路结构示意图，图13为本公开实施例中一个第二移位寄存器组B的一种电路结构示意图，如图5以及图12、图13所示，栅极驱动电路配置有c条级联时钟信号线CKD1～CKD8，每个移位寄存器的联时钟信号端耦接对应的一条级联时钟信号线；在同一第一移位寄存器组A内，不同移位寄存器的级联时钟信号端耦接不同级联时钟信号线；在同一第二移位寄存器组B内，不同移位寄存器的级联时钟信号端耦接不同级联时钟信号线。

作为一个示例，第一移位寄存器组A内的第j个移位寄存器的联时钟信号端与第j条级联时钟信号线耦接；第二移位寄存器组B内的第j个移位寄存器的联时钟信号端与第j条级联时钟信号线，j为正整数且1≤j≤c。

在第一移位寄存器组A内或在第二移位寄存器组B内，第1个移位寄存器SR1/SR9的级联时钟信号端CLKD与第1条级联时钟信号线CKD1耦接，第2个移位寄存器SR2/SR10的级联时钟信号端CLKD与级第2条联时钟信号线CKD2耦接，第3个移位寄存器SR3/SR11的级联时钟信号端CLKD与第3条级联时钟信号线CKD3耦接，第4个移位寄存器SR4/SR12的级联时钟信号端CLKD与第4条级联时钟信号线CKD4耦接,第5个移位寄存器SR5/SR13的级联时钟信号端CLKD与第5条级联时钟信号线CKD5耦接，第6个移位寄存器SR6/SR14的级联时钟信号端CLKD与级第6条联时钟信号线CKD6耦接，第7个移位寄存器SR7/SR15的级联时钟信号端CLKD与第7条级联时钟信号线CKD7耦接，第8个移位寄存器SR8/SR16的级联时钟信号端CLKD与第8条级联时钟信号线CKD4耦接。

当c取值为8时，图5所示栅极驱动电路配置有8条第一扫描时钟信号线CKE1～CKE8、8条级联时钟信号线CKD1～CKD8以及4条控制时钟信号线CB1～CB4。

图14为本公开实施例中栅极驱动电路的另一种电路结构示意图，图15为图14中一个第一移位寄存器组A的一种电路结构示意图，图16为本公开实施例中一个第二移位寄存器组B的一种电路结构示意图，如图14至图16所示，与图5所示栅极驱动电路不同，图14所示栅极驱动电路配置有c/2条级联时钟信号线CKD1～CKD4；在同一第一移位寄存器组A内，第i个移位寄存器的级联时钟信号端和第i+c/2个移位寄存器的级联时钟信号端与第i条级联时钟信号线耦接；在同一第二移位寄存器组B内，第i个移位寄存器的级联时钟信号端和第i+c/2个移位寄存器的级联时钟信号端与第i条级联时钟信号线耦接；i为正整数且1≤i≤c/2。也就是说，在同一移位寄存器组内，每2个级联时钟信号端对应一条级联时钟信号线，即每条级联时钟信号线均被复用。

例如，在第一移位寄存器组A内或在第二移位寄存器组B内，第1个移位寄存器SR1/SR9的级联时钟信号端CLKD和第5个移位寄存器SR5/SR13的级联时钟信号端CLKD与第1条级联时钟信号线CKD1耦接，第2个移位寄存器SR2/SR10的级联时钟信号端CLKD和第6个移位寄存器SR6/SR14的级联时钟信号端CLKD与级第2条联时钟信号线CKD2耦接，第3个移位寄存器SR3/SR11的级联时钟信号端CLKD和第7个移位寄存器SR7/SR15的级联时钟信号端CLKD与第3条级联时钟信号线CKD3耦接，第4个移位寄存器SR4/SR12的级联时钟信号端CLKD和第8个移位寄存器SR8/SR16的级联时钟信号端CLKD与第4条级联时钟信号线CKD4耦接。

当c取值为8时，图14所示栅极驱动电路配置有8条第一扫描时钟信号线CKE1～CKE8、4条级联时钟信号线CKD1～CKD4以及4条控制时钟信号线CB1～CB4。

图15为图5所示栅极驱动电路的一种工作时序图，图16为图14所示栅极驱动电路的一种工作时序图，如图15和图16所示，栅极驱动电路在工作过程中交替进行显示驱动阶段J1和插黑驱动阶段J2；其中，在一个显示驱动阶段J1内栅极驱动电路会对某8行像素进行显示驱动，在一个插黑驱动阶段J2内栅极驱动电路会对某8行像素进行插黑驱动。具体工作过程，此处不再赘述。

本公开实施例还提供了一种显示面板，该显示面板包括显示基板，对于该显示基板的具体描述可前面实施例中的内容，此处不再赘述。

本公开实施例还提供了一种显示装置，该显示装置包括前面实施例所提供的显示面板。

本公开实施例所提供的显示装置可以为：柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

1.一种显示基板，其特征在于，包括：显示区和周边区，所述周边区内设置有栅极驱动电路，所述栅极驱动电路包括：级联的M个移位寄存器，所述移位寄存器配置有用于控制所述移位寄存器进行插黑驱动的插黑级联信号输入端、用于控制所述移位寄存器进行显示驱动的显示级联信号输入端和用于控制所述移位寄存器进行显示驱动复位的显示复位信号输入端；

所述移位寄存器与联时钟信号端、第一扫描时钟信号端、级联信号输出端和第一复合信号输出端耦接，所述移位寄存器用于在进行显示驱动和插黑驱动过程中，将级联时钟信号端提供的级联时钟信号写入至级联信号输出端，以及将第一扫描时钟信号端提供的第一扫描时钟信号写入至第一复合信号输出端；

所述移位寄存器包括：第一输出子电路，所述第一输出子电路与上拉节点、所述级联时钟信号端、所述第一扫描时钟信号端、所述级联信号输出端和所述第一复合信号输出端耦接，所述第一输出子电路配置为在所述上拉节点处电压的控制下将级联时钟信号端提供的级联时钟信号写入至级联信号输出端，并将第一扫描时钟信号端提供的第一扫描时钟信号写入至第一复合信号输出端；

在M个移位寄存器内，第m级移位寄存器的显示级联信号输入端与第m-a级移位寄存器的级联信号输出端耦接，第m级移位寄存器的显示复位信号输入端与第m+b级移位寄存器的级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-c级移位寄存器内部的插黑级联用节点耦接，a、b、c分别为预设的正整数，m＞a、m＞c、m+b≤M且m为正整数；

M个移位寄存器分为多个第一移位寄存器组和多个第二移位寄存器组，所述第一移位寄存器组与所述第二移位寄存器组交替设置，所述第一移位寄存器组内移位寄存器的数量与所述第二移位寄存器组内移位寄存器的数量均为c；

所述栅极驱动电路配置有第一信号线组和第二信号线组，所述第一信号线组包括s1条第一扫描时钟信号线，第二信号线组包括s2条第一扫描时钟信号线，第一信号线组与第一移位寄存器组相对应，第二信号线组与第二移位寄存器组相对应，每个移位寄存器的所述第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线；

s1和s2满足：s1+s2≥a+b，2≤s1≤c，2≤s2≤c且s1+s2＜2c。

2.根据权利要求1所述的显示基板，其特征在于，c为偶数，s1取值为c/2，s2取值为c/2。

3.根据权利要求2所述的显示基板，其特征在于，在同一所述第一移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第一信号线组内第i条第一扫描时钟信号线耦接；

在同一所述第二移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第二信号线组内第i条第一扫描时钟信号线耦接；

i为正整数且1≤i≤c/2。

4.根据权利要求1所述的显示基板，其特征在于，所述栅极驱动电路配置有c条级联时钟信号线，每个移位寄存器的所述联时钟信号端耦接对应的一条级联时钟信号线；

在同一所述第一移位寄存器组内，不同所述移位寄存器的级联时钟信号端耦接不同所述级联时钟信号线；

在同一所述第二移位寄存器组内，不同所述移位寄存器的级联时钟信号端耦接不同所述级联时钟信号线。

5.根据权利要求1所述的显示基板，其特征在于，c为偶数，所述栅极驱动电路配置有c/2条级联时钟信号线；

在同一所述第一移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第i条第一扫描时钟信号线耦接；

在同一所述第二移位寄存器组内，第i个移位寄存器的第一扫描时钟信号端和第i+c/2个移位寄存器的第一扫描时钟信号端与第i条第一扫描时钟信号线耦接；

i为正整数且1≤i≤c/2。

6.根据权利要求1所述的显示基板，其特征在于，c取值为8。

7.根据权利要求1-6中任一所述的显示基板，其特征在于，所述移位寄存器还包括：

显示写入复位子电路，与上拉节点、显示级联信号输入端和显示复位信号输入端耦接，配置为在所述显示级联信号输入端所提供的显示级联信号的控制下将有效电平信号写入至所述上拉节点，以及在所述显示复位信号输入端所提供的显示复位信号的控制下将非有效电平信号写入至所述上拉节点；

插黑写入复位子电路，与所述上拉节点、插黑级联信号输入端、第一控制时钟信号端、第二控制时钟信号端、插黑全局复位信号输入端耦接，配置为在所述第一控制时钟信号端所提供的第一控制时钟信号的控制下将所述插黑级联信号输入端所提供的插黑级联信号写入至所述插黑写入复位子电路内部的插黑控制节点，以及在所述插黑控制节点处电压和所述第二控制时钟信号端所提供的第二控制时钟信号的控制下将所述第二控制时钟信号写入至所述上拉节点，以及在所述插黑控制节点处电压和所述插黑全局复位信号输入端所提供的插黑全局复位信号的控制下将非有效电平信号写入至所述上拉节点。

8.根据权利要求7所述的显示基板，其特征在于，所述插黑级联用节点为所述上拉节点或所述级联信号输出端。

9.根据权利要求7所述的显示基板，其特征在于，所述移位寄存器还包括：

反相子电路，与所述上拉节点和下拉节点耦接，配置为向所述下拉节点写入与所述上拉节点处电压反相的电压；

反馈子电路，与所述上拉节点和所述下拉节点耦接，配置为在所述下拉节点处电压的控制下将非有效电平信号写入至所述上拉节点；

所述第一输出子电路还与所述下拉节点耦接，所述第一输出子电路还配置为在所述下拉节点处电压的控制下将非有效电平信号写入至所述级联信号输出端和第一复合信号输出端。

10.根据权利要求9所述的显示基板，其特征在于，所述移位寄存器还包括：

下拉控制子电路，与所述显示级联信号输入端、所述第二控制时钟信号端、所述插黑控制节点和所述下拉节点耦接，配置为在所述显示级联信号的控制下将非有效电平信号写入至所述下拉节点，以及在所述插黑控制节点处电压和所述第二控制时钟信号的控制下将非有效电平信号写入至所述下拉节点。

11.根据权利要求7所述的显示基板，其特征在于，所述移位寄存器还包括：

第二输出子电路，与所述上拉节点、第二扫描时钟信号端和第二复合信号输出端耦接，配置为在所述上拉节点处电压的控制下将第二扫描时钟信号端提供的第二扫描时钟信号写入至第二复合信号输出端。

12.根据权利要求7所述的显示基板，其特征在于，所述移位寄存器还包括：

感测写入复位子电路，与所述上拉节点、感测级联信号输入端、随机感测信号端、感测控制信号端和感测全局复位信号输入端耦接，配置为在所述随机感测信号端提供的随机感测信号的控制下将所述感测级联信号输入端提供的感测级联信号写入至所述感测写入复位子电路内部的感测控制节点，以及在所述感测控制节点处电压和所述感测控制信号端提供的感测控制信号的控制下将所述感测控制信号写入至所述上拉节点，以及在所述感测全局复位信号输入端所提供的感测全局复位信号的控制下将非有效电平信号写入至所述上拉节点。

13.根据权利要求7所述的显示基板，其特征在于，所述移位寄存器还包括：

第一控压子电压，与所述上拉节点、第一工作电压端和控压节点耦接，配置为在所述上拉节点处电压的控制下将所述第一工作电压端提供的第一工作电压写入至所述控压节点，所述第一工作电压为有效电平；

所述移位寄存器还包括：第一防漏电子电路，所述第一防漏电子电路与第一复位电压端、所述控压节点和所述显示复位信号输入端耦接，所述第一防漏电子电路配置为在所述显示复位信号的控制下将所述第一复位电压端提供的第一复位电压写入至所述控压节点，所述显示写入复位子电路具体配置为在所述显示复位信号的控制下将所述控压节点处电压写入至所述上拉节点；

和/或，所述移位寄存器还包括：第二防漏电子电路，所述第二防漏电子电路与第一复位电压端、所述控压节点和所述插黑全局复位信号输入端耦接，所述第二防漏电子电路配置为在所述插黑全局复位信号的控制下将所述第一复位电压端提供的第一复位电压写入至所述控压节点，所述插黑写入复位子电路具体配置为在所述插黑全局复位信号的控制下将所述控压节点处电压写入至所述上拉节点。

14.根据权利要求13所述的显示基板，其特征在于，所述插黑级联用节点为所述上拉节点、所述级联信号输出端或所述控压节点。

15.一种显示面板，其中，包括：如上述权利要求1-14中任一所述的显示基板。

16.一种显示装置，其中，包括：如上述权利要求15中所述的显示面板。

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