CN116189589A

CN116189589A - 移位寄存器、栅极驱动电路、显示基板和显示装置

Info

Publication number: CN116189589A
Application number: CN202310076340.1A
Authority: CN
Inventors: 林欣; 周融; 林丽锋; 胡波; 王建树; 李春雨; 胡佩
Original assignee: BOE Technology Group Co Ltd; Fuzhou BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Fuzhou BOE Optoelectronics Technology Co Ltd
Priority date: 2023-01-17
Filing date: 2023-01-17
Publication date: 2023-05-30

Abstract

本公开提供了一种移位寄存器单元，包括：第一预充复位电路，配置为对第一上拉节点进行预充电和复位处理；第一下拉控制电路，配置为控制第一下拉节点处电压；第一驱动输出电路，配置为响应于第一上拉节点处有效电平信号的控制将第一时钟信号输入端所提供信号写入至第一驱动输出端，以及响应于第一下拉节点处有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端；第一输出复位电路，配置为响应于第一复位信号输入端所提供有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端。本公开实施例还提供了一种栅极驱动电路、显示基板、显示装置和栅极驱动方法。

Description

移位寄存器、栅极驱动电路、显示基板和显示装置

技术领域

本发明涉及显示领域，特别涉及一种移位寄存器、栅极驱动电路、显示基板、显示装置和栅极驱动方法。

背景技术

随着显示面板高集成度的发展趋势，出现了GOA(Gae Driver On Array，阵列基板栅极驱动)技术，GOA技术直接将栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。

栅极驱动电路一般包括多个级联的移位寄存器单元，由于一帧时间内，每一级移位寄存器单元的输出处于有效电平状态的驱动信号的时间较短，使得在移位寄存器单元输出驱动信号之后需要对移位寄存器单元的驱动输出端进行降噪处理。

发明内容

第一方面，本公开实施例提供了一种移位寄存器单元，包括：

第一预充复位电路，与第一级联信号输入端、第一复位信号输入端、第一电源端、第二电源端、第一上拉节点连接，配置为响应于所述第一级联信号输入端所提供有效电平信号的控制将所述第一电源端所提供电压写入至所述第一上拉节点，以及响应于所述第一复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供电压写入至所述第一上拉节点；

第一下拉控制电路，与所述第一上拉节点、第一下拉节点、所述第二电源端、第三电源端和第四电源端连接，配置为在所述第三电源端提供有效电平信号且所述第一上拉节点处电压处于非有效电平状态时向所述第一下拉节点写入有效电平信号，在所述第四电源端提供有效电平信号时或者在所述第一上拉节点处于有效电平状态时向所述第一下拉节点写入非有效电平信号；

第一驱动输出电路，与所述第一上拉节点、所述第一下拉节点、第一时钟信号输入端、第五电源端和第一驱动输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一时钟信号输入端所提供信号写入至所述第一驱动输出端，以及响应于所述第一下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第一驱动输出端；

第一输出复位电路，与所述第一复位信号输入端、所述第五电源端、所述第一驱动输出端连接，配置为响应于所述第一复位信号输入端所提供有效电平信号的控制将所述第五电源端所提供电压写入至所述第一驱动输出端。

可选地，移位寄存器单元还包括：

第一级联输出电路，与所述第一上拉节点、所述第一下拉节点、所述第一时钟信号输入端、第二电源端和第一级联输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一时钟信号输入端所提供信号写入至所述第一级联输出端，以及响应于所述第一下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第一级联输出端。

可选地，所述第二电源端与第五电源端之间绝缘。

可选地，移位寄存器单元还包括：

第二预充复位电路，与第二级联信号输入端、第二复位信号输入端、第一电源端、第二电源端、第二上拉节点连接，配置为响应于所述第二级联信号输入端所提供有效电平信号的控制将所述第一电源端所提供电压写入至所述第二上拉节点，以及响应于所述第二复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供电压写入至所述第二上拉节点；

第二下拉控制电路，与所述第二上拉节点、第二下拉节点、所述第二电源端、第三电源端和第四电源端连接，配置为在所述第四电源端提供有效电平信号且所述第二上拉节点处电压处于非有效电平状态时向所述第二下拉节点写入有效电平信号，以及在所述第三电源端提供有效电平信号时或者在所述第二上拉节点处于有效电平状态时向所述第二下拉节点写入非有效电平信号；

第二驱动输出电路，与所述第二上拉节点、所述第二下拉节点、第二时钟信号输入端、第五电源端和第二驱动输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第二时钟信号输入端所提供信号写入至所述第二驱动输出端，以及响应于所述第二下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第二驱动输出端；

第二输出复位电路，与所述第二复位信号输入端、所述第五电源端、所述第二驱动输出端连接，配置为响应于所述第二复位信号输入端所提供有效电平信号的控制将所述第五电源端所提供电压写入至所述第二驱动输出端。

可选地，移位寄存器单元还包括：

第一级联输出电路，与所述第一上拉节点、所述第一下拉节点、所述第一时钟信号输入端、第二电源端和第一级联输出端连接，配置为响应于所述第一上拉节点处有效电平信号的控制将所述第一时钟信号输入端所提供信号写入至所述第一级联输出端，以及响应于所述第一下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第一级联输出端；

第二级联输出电路，与所述第二上拉节点、所述第二下拉节点、所述第二时钟信号输入端、第二电源端和第二级联输出端连接，配置为响应于所述第二上拉节点处有效电平信号的控制将所述第二时钟信号输入端所提供信号写入至所述第二级联输出端，以及响应于所述第二下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第一级联输出端；

所述第一级联输出端与所述第二级联信号输入端连接，所述第二级联输出端与所述第一复位信号输入端连接。

可选地，所述第一下拉控制电路还与所述第二上拉节点连接，所述第一下拉控制电路包括：

第一控制子电路，与所述第一上拉节点、所述第二上拉节点、第一下拉控制节点、第二电源端和第三电源端连接，配置为在所述第一上拉节点处电压和所述第二上拉节点处电压中至少之一处于有效电平状态时将所述第二电源端所提供电压写入至所述第一下拉控制节点，以及所述第一上拉节点处电压和所述第二上拉节点处电压均处于非有效电平状态且所述第三电源端提供有效电平信号时向所述第一下拉控制节点写入有效电平信号；

第二控制子电路，与所述第一下拉控制节点、所述第一上拉节点、所述第二上拉节点、所述第一下拉节点、所述第二电源端、所述第三电源端连接，配置为在所述第一下拉控制节点处电压处于有效电平状态时向所述第一下拉节点写入有效电平信号，以及在所述第一上拉节点处电压和所述第二上拉节点处电压中至少之一处于有效电平状态时将所述第二电源端提供的电压写入至所述第一下拉节点；

第三控制子电路，与所述第一下拉节点、所述第二电源端和所述第四电源端连接，配置为在所述第四电源端提供有效电平信号时将所述第二电源端提供的电压写入至所述第一下拉节点；

所述第二下拉控制电路还与所述第一上拉节点连接，所述第二下拉控制电路包括：

第四控制子电路，与所述第一上拉节点、所述第二上拉节点、第二下拉控制节点、第二电源端和第四电源端连接，配置为在所述第一上拉节点处电压和所述第二上拉节点处电压中至少之一处于有效电平状态时将所述第二电源端所提供电压写入至所述第二下拉控制节点，以及所述第一上拉节点处电压和所述第二上拉节点处电压均处于非有效电平状态且所述第四电源端提供有效电平信号时向所述第二下拉控制节点写入有效电平信号；

第五控制子电路，与所述第二下拉控制节点、所述第一上拉节点、所述第二上拉节点、所述第二下拉节点、所述第二电源端、所述第四电源端连接，配置为在所述第二下拉控制节点处电压处于有效电平状态时向所述第二下拉节点写入有效电平信号，以及在所述第一上拉节点处电压和所述第二上拉节点处电压中至少之一处于有效电平状态时将所述第二电源端提供的电压写入至所述第二下拉节点；

第六控制子电路，与所述第二下拉节点、所述第二电源端和所述第三电源端连接，配置为在所述第三电源端提供有效电平信号时将所述第二电源端提供的电压写入至所述第二下拉节点。

可选地，所述第一驱动输出电路还与所述第二下拉节点连接，所述第一驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第一驱动输出端；

所述第二驱动输出电路还与所述第一下拉节点连接，所述第二驱动输出电路还配置为响应于所述第一下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第二驱动输出端。

可选地，所述第一输出复位电路包括：第四晶体管；

所述第四晶体管的控制极与所述第一复位信号输入端连接，所述第四晶体管的第一极与所述第一驱动输出端连接，所述第四晶体管的第二极与所述第五电源端连接。

第二方面，本公开实施例还提供了一种栅极驱动方法，所述栅极驱动方法基于移位寄存器单元，所述移位寄存器单元采用上述第一方面中提供的移位寄存器单元，所述栅极驱动方法包括：

在预充阶段，所述第一预充复位电路响应于所述第一级联信号输入端所提供有效电平信号的控制将所述第一电源端所提供电压写入至所述第一上拉节点，以对所述第一上拉节点进行预充电；

在输出阶段，所述第一驱动输出电路响应于所述第一上拉节点处有效电平信号的控制将所述第一时钟信号输入端所提供信号写入至所述第一驱动输出端；

在复位阶段，所述第一预充复位电路响应于所述第一复位信号输入端所提供有效电平信号的控制将所述第二电源端所提供电压写入至所述第一上拉节点，以对所述第一上拉节点进行复位，所述第一输出复位电路响应于所述第一复位信号输入端所提供有效电平信号的控制将所述第五电源端所提供电压写入至所述第一驱动输出端，以对所述第一驱动输出端进行复位；

在降噪阶段，所述第一下拉控制电路在所述第三电源端提供有效电平信号且所述第一上拉节点处电压处于非有效电平状态时向所述第一下拉节点写入有效电平信号，以及在所述第四电源端提供有效电平信号时向所述第一下拉节点写入非有效电平信号。

第三方面，本公开实施例还提供了一种栅极驱动电路，包括：若干个级联的移位寄存器单元，至少一个所述移位寄存器单元采用上述第一方面中提供的所述移位寄存器单元。

第四方面，本公开实施例还提供了一种显示基板，包括：如上述第三方面中提供的栅极驱动电路。

第五方面，本公开实施例还提供了一种显示基板，包括：如上述第四方面中提供的所述显示基板。

附图说明

图1为相关技术中所涉及的移位寄存器单元的一种电路结构示意图；

图2为相关技术中所涉及移位寄存器单元在理想状态下的一种工作时序图；

图3为相关技术中所涉及移位寄存器单元在实际工作状态下的一种工作时序图；

图4为相关技术中所涉及移位寄存器单元在理想状态和实际工作状态下上拉节点、驱动输出端所对应时序的一种对比示意图；

图5为本公开实施例所提供的移位寄存器单元的一种电路结构示意图；

图6为本公开实施例所提供的移位寄存器单元的另一种电路结构示意图；

图7为图6所示移位寄存器单元的一种工作时序图；

图8为本公开实施例所提供的移位寄存器单元的又一种电路结构示意图；

图9为本公开实施例所提供的移位寄存器单元的再一种电路结构示意图；

图10为本公开实施例所提供的移位寄存器单元的再一种电路结构示意图；

图11为本公开实施例所提供的移位寄存器单元的再一种电路结构示意图；

图12为图11所示移位寄存器单元的一种工作时序图；

图13为本公开实施例提供的栅极驱动电路的一种电路结构示意图；

图14为本公开实施例提供的栅极驱动电路的一种电路结构示意图；

图15为本公开实施例提供的栅极驱动方法的一种流程图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器、栅极驱动电路、显示基板、显示装置和栅极驱动方法进行详细描述。

本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。本公开中的“有效电平”是指能够控制相应晶体管导通的电平，本公开中的“有效电平”是指能够控制相应晶体管截止的电平。对于N型晶体管而言，有效电平为高电平，非有效电平为低电平；对于P型晶体管而言，有效电平为低电平，非有效电平为高电平。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即控制极的信号是高电平时，薄膜晶体管导通；可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。

在相关技术中，为实现对移位寄存器单元的驱动输出端进行降噪，一般会在移位寄存器内部设置下拉控制电路和下拉节点，下拉控制电路可以对下拉节点的电位进行调节，同时驱动输出电路能够响应于下拉节点的控制将非有效电平信号写入至驱动输出端以对驱动输出端进行降噪。然而，在实际应用中发现，在驱动输出端输出驱动信号之后，利用下拉控制电路控制下拉节点保持有效电平状态，以使得驱动输出电路持续向驱动输出端写入非有效电平信号，该技术手段虽达到对驱动输出端进行降噪的目的，但由于驱动输出电路内控制极与下拉节点相连的晶体管(下文称为“降噪晶体管”)会长时间处于高压导通状态，这会导致降噪晶体管的电学特性发生严重漂移，降噪晶体管的使用寿命大大降低。

为解决降噪晶体管长时间处于高压导通状态而导致使用寿命降低的问题，相关技术中对下拉控制电路进行了改进，即让下拉控制电路在驱动输出端输出驱动信号之后交替向下拉节点写入有效电平信号和非有效电平信号。其中当下拉控制电路向下拉节点写入有效电平信号时，降噪晶体管会导通并将非有效电平信号写入至驱动输出端，以达到对驱动输出端进行降噪的目的；而当下拉控制电路向下拉节点写入非有效电平信号时，降噪晶体管会切换至截止状态。由此可在实现对驱动输出端进行降噪的同时，还能避免降噪晶体管长时间处于高压导通状态。然而，这种利用下拉控制电路交替向下拉节点写入有效电平信号和非有效电平信号的技术方案，在实际应用中又带来了新的技术问题。

图1为相关技术中所涉及的移位寄存器单元的一种电路结构示意图，图2为相关技术中所涉及移位寄存器单元在理想状态下的一种工作时序图，如图1和图2所示，相关技术所涉及的移位寄存器单元包括有预充复位电路、下拉控制电路和驱动输出电路；预充复位电路与上拉节点PU连接，下拉控制电路与上拉节点PU和下拉节点PD连接，驱动输出电路与上拉节点PU、下拉节点PD、时钟信号输入端和驱动输出端OUTPUT连接，驱动输出电路内设置有输出晶体管MO、降噪晶体管MD和电容C，以输出晶体管MO、降噪晶体管MD均为N型晶体管为例。

移位寄存器单元的工作过程一般包括：预充阶段t_1、输出阶段t_2和复位阶段t_3和降噪阶段t_4。其中，在预充阶段t_1时，预充复位电路会对上拉节点PU进行预充电处理，使得上拉节点PU处于高电平状态，此时输出晶体管MO导通，输出晶体管MO将时钟信号输入端CLK提供的低电平信号写入至驱动输出端OUTPUT；在输出阶段t_2时，时钟信号输入端CLK先提供高电平信号，再提供低电平信号，其中在时钟信号输入端CLK先提供高电平信号时，输出晶体管MO将时钟信号输入端CLK提供的高电平信号写入至驱动输出端OUTPUT，驱动输出端OUTPUT输出处于高电平状态的驱动信号，此时由于电容C的自举效应会使得上拉节点PU处电压被上拉至更高水平，而在时钟信号输入端CLK提供低电平时，输出晶体管MO将时钟信号输入端CLK提供的低电平信号写入至驱动输出端OUTPUT，驱动输出端OUTPUT输出低电平信号，该上述过程中在电容C自举作用下，上拉节点PU处电压会被拉低。在复位阶段t_3时，预充复位电路会对上拉节点PU进行复位处理，使得上拉节点PU处于低电平状态，此时输出晶体管MO截止，而下拉控制电路也维持下拉节点PD处于低电平状态，降噪晶体管也截止，驱动输出端OUTPUT处于浮接状态以维持低电平；在降噪阶段t_4，下拉控制电路控制下拉节点PD处电压在高电平和低电平之间作切换，以控制降噪晶体管在导通和截止状态下进行切换，在降噪晶体管处于导通状态时可将低电平电压写入至驱动输出端OUTPUT以对驱动输出端OUTPUT进行降噪。

图3为相关技术中所涉及移位寄存器单元在实际工作状态下的一种工作时序图，图4为相关技术中所涉及移位寄存器单元在理想状态和实际工作状态下上拉节点、驱动输出端所对应时序的一种对比示意图，如图3和图4所示，在相关技术所涉及移位寄存器单元的实际工作过程中，在输出阶段t_2且时钟信号输入端CLK提供高电平信号过程中，由于电容C自举作用会使得上拉节点PU处电压较高，右由于上拉节点PU所连接晶体管数量较多，此时上拉节点PU处会存在明显的漏电现象，使得上拉节点PU处的电压下降。

假定在预充节点上拉节点PU处电压为VGH，时钟信号输入端CLK所提供的高电平信号和低电平信号所对应电压分别为VGH和VGL，在输出阶段t_2且时钟信号输入端CLK提供高电平信号的初始时刻，上拉节点PU处电压会被上拉至2*VGH-VGL的水平。假定上拉节点PU处电压在时钟信号输入端CLK提供高电平信号的时段内因漏电产生的压降为△V，在输出阶段t_2结束时，上拉节点PU处电压为2*VGH-VGL-△V。此后，时钟信号输入端CLK由提供高电平信号切换至提供低电平信号，相应地驱动输出端OUTPUT的电压开始下降，在电容C作用下，上拉节点PU处电压也会被拉低，其中上拉节点PU处电压先会被拉低至VGH的水平，然后继续下降。其中，理论上当驱动输出端OUTPUT的电压由VGH下降至VGL时，上拉节点PU处电压会由2*VGH-VGL-△V会被下拉至VGH-△V。然而，当△V过大且VGH-△V小于VGL+Vth(Vth为输出晶体管MO的阈值电压，Vth≥0)时，则上拉节点PU处电压在由2*VGH-VGL-△V下降至VGL+Vth后输出晶体管MO会处于截止状态，驱动输出端OUTPUT此时的电压为2*VGL-VGH+△V+Vth，由于VGH-△V＜VGL+Vth，故2*VGL-VGH+△V+Vth＞VGL。

也就是说，在输出阶段t_2结束时以及在复位阶段t_3内，驱动输出端OUTPUT的电压会处于大于VGL的状态，具体等于2*VGL-VGH+△V+Vth，且△V越大，则2*VGL-VGH+△V+Vth越大。由此可见，当漏电流过大，使得△V过大时，则驱动输出端OUTPUT存在在复位阶段t_3输出高电平电压(低于VGH，但是高于控制极与驱动输出端OUTPUT相连的某些晶体管的阈值电压)的风险，从而导致移位寄存器单元在复位阶段t_3中出现错充。

为有效改善上述技术问题，本公开的技术方案提供了相应解决方案。图5为本公开实施例所提供的移位寄存器单元的一种电路结构示意图，如图5所示，该移位寄存器单元包括：第一预充复位电路1、第一下拉控制电路2、第一驱动输出电路3和第一输出复位电路4。

其中，第一预充复位电路1与第一级联信号输入端INPUT1、第一复位信号输入端RST1、第一电源端、第二电源端、第一上拉节点PU1连接，第一预充复位电路1配置为响应于第一级联信号输入端INPUT1所提供有效电平信号的控制将第一电源端所提供电压写入至第一上拉节点PU1，以及响应于第一复位信号输入端RST1所提供有效电平信号的控制将第二电源端所提供电压写入至第一上拉节点PU1；

第一下拉控制电路2与第一上拉节点PU1、第一下拉节点PD1、第二电源端、第三电源端和第四电源端连接，第一下拉控制电路2配置为在第三电源端提供有效电平信号且第一上拉节点PU1处电压处于非有效电平状态时向第一下拉节点PD1写入有效电平信号，在第四电源端提供有效电平信号时或者在第一上拉节点PU1处于有效电平状态时向第一下拉节点PD1写入非有效电平信号；

第一驱动输出电路3与第一上拉节点PU1、第一下拉节点PD1、第一时钟信号输入端、第五电源端和第一驱动输出端OUTPUT1连接，第一驱动输出电路3配置为响应于第一上拉节点PU1处有效电平信号的控制将第一时钟信号输入端所提供信号写入至第一驱动输出端OUTPUT1，以及响应于第一下拉节点PD1处有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端OUTPUT1。

第一输出复位电路4与第一复位信号输入端RST1、第五电源端、第一驱动输出端OUTPUT1连接，配置为响应于第一复位信号输入端RST1所提供有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端OUTPUT1。

与相关技术中移位寄存器单元的工作过程类似，本公开实施例提供的移位寄存器单元的工作过程也包括预充阶段t_1、输出阶段t_2、复位阶段t_3和降噪阶段t_4。

在预充阶段t_1，第一预充复位电路1响应于第一级联信号输入端INPUT1所提供有效电平信号的控制将第一电源端所提供电压写入至第一上拉节点PU1，以对第一上拉节点PU1进行预充电。

在输出阶段t_2，第一驱动输出电路3响应于第一上拉节点PU1处有效电平信号的控制将第一时钟信号输入端所提供信号写入至第一驱动输出端OUTPUT1；

在复位阶段t_3，第一预充复位电路1响应于第一复位信号输入端RST1所提供有效电平信号的控制将第二电源端所提供电压写入至第一上拉节点PU1，以对第一上拉节点PU1进行复位，第一输出复位电路4响应于第一复位信号输入端RST1所提供有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端OUTPUT1，以对第一驱动输出端OUTPUT1进行复位。

在降噪阶段t_4，第一下拉控制电路2在第三电源端提供有效电平信号且第一上拉节点PU1处电压处于非有效电平状态时向第一下拉节点PD1写入有效电平信号，以及在第四电源端提供有效电平信号时向第一下拉节点PD1写入非有效电平信号。

在本公开实施例中，在移位寄存器单元内设置有能够对下拉节点交替输出有效电平信号和非有效电平信号的第一下拉控制电路2的情况下，通过增设第一输出复位电路4，在复位阶段t_3中利用第一输出复位电路4将第五电源端所提供电压(第五电源端所提供电压VGL2)写入至第一驱动输出端OUTPUT1，以对第一驱动输出端OUTPUT1进行复位，使得第一驱动输出端OUTPUT1的电压能够在进入复位阶段t_3后迅速到达VGL2，从而能够避免移位寄存器单元在复位阶段t_3中出现错充的问题。

在一些实施例中，第一输出复位电路4包括：第四晶体管M4；第四晶体管M4的控制极与第一复位信号输入端RST1连接，第四晶体管M4的第一极与第一驱动输出端OUTPUT1连接，第四晶体管M4的第二极与第五电源端连接。

为便于本领域技术人员能够更好的理解本公开的技术方案，下面将结合具体示例做详细描述。其中，第一电源端提供高电平电压VGH1，第二电源端提供的低电平电压VGL1，第三电源端提供电压V3，第四电源端提供电压V4，第五电源端提供低电平电压VGL2。其中，V3和V4交替提供高电平电压，VGL2≤VGL1≤0V。

可选地，第二电源端与第五电源端之间绝缘，VGL2可小于VGL1；进一步可选地，0V＜VGL1-VGL2≤2V，例如VGL1为-8V，VGL2为-10V。

图6为本公开实施例所提供的移位寄存器单元的另一种电路结构示意图，如图6所示，图6所示移位寄存器单元为基于图5所示移位寄存器单元的一种具体化可选实施方案。

在一些实施例中，第一预充复位电路1包括：第一晶体管M1和第二晶体管M2。

其中，第一晶体管M1的控制极与第一级联信号输入端INPUT1连接，第一晶体管M1的第一极与第一电源端连接，第一晶体管M1的第二极与第一上拉节点PU1连接。

第二晶体管M2的控制极与第一复位信号输入端RST1连接，第二晶体管M2的第一极与第一上拉节点PU1连接，第二晶体管M2的第二极与第二电源端连接。

第一下拉控制电路2包括：第一控制子电路201、第二控制子电路202和第三控制子电路203。

其中，第一控制子电路201与第一上拉节点PU1、第一下拉控制节点PNC1、第二电源端和第三电源端连接，第一控制子电路201配置为在第一上拉节点PU1处电压处于有效电平状态时将第二电源端所提供电压写入至第一下拉控制节点PNC1，以及在第一上拉节点PU1处电压均处于非有效电平状态且第三电源端提供有效电平信号时向第一下拉控制节点PNC1写入有效电平信号。

第二控制子电路202与第一下拉控制节点PNC1、第一上拉节点PU1、第一下拉节点PD1、第二电源端、第三电源端连接，第二控制子电路202配置为在第一下拉控制节点PNC1处电压处于有效电平状态时向第一下拉节点PD1写入有效电平信号，以及在第一上拉节点PU1处电压处于有效电平状态时将第二电源端提供的电压写入至第一下拉节点PD1。

第三控制子电路203与第一下拉节点PD1、第二电源端和第四电源端连接，第三控制子电路203配置为在第四电源端提供有效电平信号时将第二电源端提供的电压写入至第一下拉节点PD1。

在一些实施例中，第一控制子电路201包括：第八晶体管M8和第九晶体管M9，第二控制子电路202包括第十晶体管M10和第十一晶体管M11；第三控制子电路203包括第十二晶体管M12。

其中，第八晶体管M8的控制极和第一极均与第三电源端连接，第八晶体管M8的第二极与第一下拉控制节点PNC1连接。

第九晶体管M9的控制极与第一上拉节点PU1连接，第九晶体管M9的第一极与第一下拉控制节点PNC1连接，第九晶体管M9的第二极与第二电源端连接。

第十晶体管M10的控制极与第一下拉控制节点PNC1连接，第十晶体管M10的第一极与第三电源连接，第十晶体管M10的第二极与第一下拉节点PD1连接。

第十一晶体管M11的控制极与第一上拉节点PU1连接，第十一晶体管M11的第一极与第一下拉节点PD1连接，第十一晶体管M11的第二极与第二电源端连接。

第十二晶体管M12的控制极与第四电源端连接，第十二晶体管M12的第一极与第一下拉节点PD1连接，第十二晶体管M12的第二极与第二电源端连接。

在一些实施例中，第一驱动输出电路3包括：第五晶体管M5、第六晶体管M6和第一电容C1。

第五晶体管M5的控制极与第一上拉节点PU1连接，第五晶体管M5的第一极与第一时钟信号输入端CLK连接，第五晶体管M5的第二极与第一驱动输出端OUTPUT1连接。

第六晶体管M6的控制极与第一下拉节点PD1连接，第六晶体管M6的第一极与第一驱动输出端OUTPUT1连接，第六晶体管M6的第二极与第五电源端连接。

第一电容C1的第一端与第一上拉节点PU1连接，第一电容C1的第二端与第一驱动输出端OUTPUT1连接。

在一些实施例中，移位寄存器单元还包括第一上拉降噪电路5，第一上拉降噪电路5与第一上拉节点PU1、第一下拉节点PD1和第二电源端连接，第一上拉降噪电路5配置为响应于第一下拉节点PD1处有效电平信号的控制将第二电源端提供的电压写入至第一上拉节点PU1。

在一些实施例中，第一上拉降噪电路5包括：第三晶体管M3。第三晶体管M3的控制极与第一下拉节点PD1连接，第三晶体管M3的第一极与第一上拉节点PU1连接，第三晶体管M3的第二极与第二电源端连接。

图7为图6所示移位寄存器单元的一种工作时序图，如图7所示，该移位寄存器单元的工作过程包括：预充阶段t_1、输出阶段t_2、复位阶段t_3和降噪阶段t_4。

在预充阶段t_1，第一级联信号输入端INPUT1提供高电平信号，第一复位信号输入端RST1提供低电平信号，第三电源端提供的电压V3为低电平电压，第四电源端提供的电压V4为高电平电压，第一时钟信号输入端CLK提供低电平电压。

其中，第一级联信号输入端INPUT1提供高电平信号，第一晶体管M1导通，第一电源端提供的高电平电压VGH1通过第一晶体管M1写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态。相应地，第五晶体管M5、第九晶体管M9、第十一晶体管M11均导通。此时，第二电源端提供的低电平电压VGL1通过第九晶体管M9写入至第一下拉控制节点PNC1，第一下拉控制节点PNC1处于低电平状态，第十晶体管M10截止。第二电源端提供的低电平电压VGL1通过第十一晶体管M11写入至第一下拉节点PD1，第一下拉节点PD1处于低电平状态，第三晶体管M3和第六晶体管M6均截止。

第三电源端提供的电压V3为低电平电压，第四电源端提供的电压V4为高电平电压，故第八晶体管M8截止，第十二晶体管M12导通，第二电源端提供的低电平电压VGL1通过第十二晶体管M12写入至第一下拉节点PD1。

第一复位信号输入端RST1提供低电平信号，故第二晶体管M2和第四晶体管M4均截止。

此时，由于第五晶体管M5导通，故第一时钟信号输入端CLK提供的低电平电压通过第五晶体管M5写入至第一驱动输出端OUTPUT1，第一驱动输出端OUTPUT1输出低电平。

在输出阶段t_2，第一级联信号输入端INPUT1提供低电平信号，第一复位信号输入端RST1提供低电平信号，第三电源端提供的电压V3为高电平电压，第四电源端提供的电压V4为低电平电压，第一时钟信号输入端CLK提供高电平电压。

第一级联信号输入端INPUT1和第一复位信号输入端RST1均提供低电平信号，故第一晶体管M1、第二晶体管M2和第四晶体管M4均截止。此时，第一上拉节点PU1处于浮接状态(Floating)，第五晶体管M5、第九晶体管M9和第十一晶体管M11均维持导通。

第三电源端提供的电压V3为高电平电压，但由于第九晶体管M9处于导通状态，故第一下拉控制节点PNC1维持低电平状态，此时第八晶体管M8等同于电阻，第十晶体管M10维持截止。第四电源端提供的电压V4为低电平电压，故第十二晶体管M12处于截止状态。但由于第十一晶体管M11处于导通状态，第二电源端提供的低电平电压VGL1通过第十一晶体管M11写入至第一下拉节点PD1，故第一下拉节点PD1维持低电平状态。

由于第五晶体管M5维持导通，故第一时钟信号输入端CLK提供的高电平电压通过第五晶体管M5写入至第一驱动输出端OUTPUT1，第一驱动输出端OUTPUT1输出高电平。此时，由于第一上拉节点PU1处于浮接状态，在第一驱动输出端OUTPUT1处电压由低电平状态上升至高电平状态时，第一电容C1的自举作用下，第一拉节点PU1处电压会被上拉至更高水平的状态，此时由于第一上拉节点PU1处电压(约为2VGH-VGL)过高，第一上拉节点PU1处会存在明显的漏电现象；例如，第一拉节点PU1会通过第一晶体管M1和第二晶体管M2产生漏电。

在输出阶段t_2结束时，第一时钟信号输入端CLK所提供的电压由高电平电压下降至低电平电压，此时第一驱动输出端OUTPUT1处电压也会相应下降；与此同时，第一电容C1的下拉作用下，上第一拉节点PU1处电压也开始下降。基于前面分析可见，在第一上拉节点PU1处电压跟随第一驱动输出端OUTPUT1处电压下降过程中，有可能会出现第一驱动输出端OUTPUT1处电压未下降至VGL(第一时钟信号输入端CLK所提供的低电平电压)，但第一上拉节点PU1处电压到达VGL+Vth，从而导致第五晶体管M5提前截止，此时第一时钟信号输入端CLK所提供的低电平电压VGL无法写入至第一驱动输出端OUTPUT1。

在复位阶段t_3，第一级联信号输入端INPUT1提供低电平信号，第一复位信号输入端RST1提供高电平信号，第三电源端提供的电压V3为低电平电压，第四电源端提供的电压V4为高电平电压，第一时钟信号输入端CLK提供低电平电压。

第一级联信号输入端INPUT1提供低电平信号，第一复位信号输入端RST1提供高电平信号，故第一晶体管M1维持截止，第二晶体管M2和第四晶体管M4均导通。第二电源端提供的低电平电压VGL1通过第二晶体管M2写入至第一上拉节点PU1，第一上拉节点PU1处于低电平状态，第五晶体管M5处于截止状态。

第三电源端提供的电压V3为低电平电压，第四电源端提供的电压V4为高电平电压，故第八晶体管M8截止，第十二晶体管M12导通，第二电源端提供的低电平电压VGL1通过第十二晶体管M12写入至第一下拉节点PD1。第九晶体管M9、第十一晶体管M11、第十晶体管M10也均处于截止状态。

此时，由于第四晶体管M4导通，故第五电源端提供的低电平电压VGL2通过第四晶体管M4写入至第一驱动输出端OUTPUT1，第一驱动输出端OUTPUT1输出低电平信号。

本公开的技术方案通过设置第一输出复位电路4，可保证在复位阶段t_3时第一驱动输出端OUTPUT1始终输出低电平信号，从而能有效避免相关技术中因第五晶体管M5在复位阶段t_3前提前关闭而导致驱动输出端在复位阶段t_3输出高电平电压而导致错充的问题。由此可见，本公开的技术方案能够有效提升移位寄存器单元的输出稳定性。

在降噪阶段t_4，第一级联信号输入端INPUT1提供低电平信号，第一复位信号输入端RST1提供低电平信号，第三电源端和第四电源端交替提供高电平电压。

具体地，降噪阶段t_4包括交替进行的第一子阶段t_4a和第二子阶段t_4b。

在第一子阶段t_4a中，第三电源端提供的电压V3为高电平电压，第四电源端提供的电压V4为低电平电压。

由于第一级联信号输入端INPUT1提供低电平信号，第一复位信号输入端RST1提供低电平信号，故第一晶体管M1和第二晶体管M2均维持截止。第一上拉节点PU1处电压维持低电平状态，第五晶体管M5、第九晶体管M9和第十一晶体管M11均截止。

由于第三电源端提供的电压V3为高电平电压，故第三电源端提供的高电平电压可通过第八晶体管M8写入至第一下拉控制节点PNC1，第一下拉控制节点PNC1处于高电平状态，第十晶体管M10导通，第三电源端提供的高电平电压通过第十晶体管M10写入至第一下拉节点PD1，第一下拉节点PD1处于高电平状态，第三晶体管M3和第六晶体管M6均导通。此时，第二电源端提供的低电平电压VGL1通过第第三晶体管M3写入至第一上拉节点PU1，以对第一上拉节点PU1进行降噪。与此同时，第五电源端提供的低电平电压VGL2通过第六晶体管M6写入至第一驱动输出端OUTPUT1，第一驱动输出端OUTPUT1维持输出低电平。

在第二子阶段t_4b中，第三电源端提供的电压V3为低电平电压，第四电源端提供的电压V4为高电平电压。

由于第四电源端提供的电压V4为高电平电压，故第十二晶体管M12导通，第二电源端提供的低电平电压VGL1通过第十二晶体管M12写入至第一下拉节点PD1，第一下拉节点PD1处于低电平状态，第三晶体管M3和第六晶体管M6均维持截止。此时，第一驱动输出端OUTPUT1处于浮接状态，以维持输出低电平。

基于图7可见，第一下拉节点PD1处电压在第一子阶段处于高电平状态且在第二子阶段处于低电平状态，也就是说第六晶体管M6在第一子阶段会导通且在第二子阶段会截止，即第六晶体管M6会在降噪阶段t_4中会在导通状态和截止状态两种状态下进行切换，可以有效避免第六晶体管M6长时间处于单一状态而导致阈值电压产生严重漂移的问题。

在相关技术中，第一驱动输出电路3不但用于显示面板中对应的栅线提供驱动信号，还用于给相邻级的其他移位寄存器提供级联信号，此时第一驱动输出电路3的第一驱动输出端OUTPUT1处负载较大，容易导致第一驱动输出端OUTPUT1处出现信号延迟、噪声较大等问题。为有效改善相关技术中存在的第一驱动输出端OUTPUT1处负载较大的问题，本公开提供了相应解决方案。

图8为本公开实施例所提供的移位寄存器单元的又一种电路结构示意图，如图8所示，与前面实施例中所不同的是，图8所示移位寄存器单元中不但包括第一驱动输出电路3，还包括有第一级联输出电路6。

其中，第一级联输出电路6与第一上拉节点PU1、第一下拉节点PD1、第一时钟信号输入端CLK、第二电源端和第一级联输出端CR1连接，配置为响应于第一上拉节点PU1处有效电平信号的控制将第一时钟信号输入端CLK所提供信号写入至第一级联输出端CR1，以及响应于第一下拉节点PD1处有效电平信号的控制将第五电源端所提供电压写入至第一级联输出端CR1。

在一些实施例中，第一级联输出电路6包括：第十五晶体管M15和第十六晶体管M16；第十五晶体管M15的控制极与第一上拉节点PU1连接，第十五晶体管M15的第一极与第一时钟信号输入端CLK连接，第十五晶体管M15的第二极与第一级联输出端CR1连接。第十六晶体管M16的控制极与第一下拉节点PD1连接，第十六晶体管M16的第一极与第一级联输出端CR1连接，第十六晶体管M16的第二极与第二电源端连接。

在本公开实施例中，第一驱动输出电路3的第一驱动输出端OUTPUT1可用于向显示面板中对应的栅线提供驱动信号，第一级联输出电路6的第一级联输出端CR1可用于向相邻级的其他移位寄存器提供级联信号；如此设计，可有效减小第一驱动输出端OUTPUT1处的负载，有利于降低第一驱动输出端OUTPUT1处的信号延迟和噪声。

图9为本公开实施例所提供的移位寄存器单元的再一种电路结构示意图，如图9所示，在一些实施例中，移位寄存器单元还包括有第三下拉控制电路7，第三下拉控制电路7与第一级联信号输入端INPUT1、第二电源端和第一下拉节点PD1连接，第三下拉控制电路7配置为响应于第一级联信号输入端INPUT1所提供有效电平信号的控制将第二电源端所提供电压写入至第一下拉节点PD1。

在一些实施例中，第三下拉控制电路7包括第十三晶体管M13，第十三晶体管M13的控制极与第一级联信号输入端INPUT1连接，第十三晶体管M13的第一极与第一下拉节点PD1连接，第十三晶体管M13的第二极与第二电源端连接。

第三下拉控制电路7在预充阶段进行工作(第十三晶体管M13在预充阶段处于导通状态)，以将第二电源端提供的第二工作电压VGL1写入至第一下拉节点PD1。

在本周期的预充阶段之前，为前一周期的降噪阶段的第一子阶段(第三电源端提供的电压V3为高电平电压，第四电源端提供的电压V4为低电平电压)，也就是说，在进入本周期的预充阶段的初始时刻，第一下拉节点PD1处电压为高电平。为了在进入预充阶段后，使得第一下拉节点PD1处电压能够迅速下降至低电平状态(防止出现第五晶体管M5和第六晶体管M6同时导通)，故增设有第三下拉控制电路7。在第三下拉控制电路7(第十三晶体管M13)和第三下拉子电路(第十二晶体管M12)的共同作用下，可使得在进入预充阶段后第一下拉节点PD1处电压能够迅速下降低电平状态；也就是说，在进入预充阶段后第六晶体管M6会迅速的处于截止状态，以避免在预充阶段中出现第五晶体管M5和第六晶体管M6同时处于导通状态的情况。

在一些实施例中，移位寄存器单元还包括有第一全局复位电路8，第一全局复位电路8与全局复位信号输入端TRST、第二电源端和第一上拉节点PU1连接，第一全局复位电路8配置为响应于全局复位信号输入端TRST所提供有效电平信号的控制将第二电源端所提供电压写入至第一上拉节点PU1。

在一些实施例中，第一全局复位电路8包括：第十四晶体管M14；第十四晶体管M14的控制极与全局复位信号输入端TRST连接，第十四晶体管M14的第一极与第一上拉节点PU1连接，第十四晶体管M14的第二极与第二电源端连接。

一般地，在一帧结束、下一帧开始之前第一全局复位电路8会提供有效电平信号，以对栅极驱动电路内的各移位寄存器单元的上拉节点进行全局复位。

图9中示例性给出了移位寄存器单元内同时包括第三下拉控制电路7和第一全局复位电路8的情况，该情况仅起到示例性作用，其不会对本公开的技术方案产生限制。

图8和图9所示移位寄存器单元的工作时序可参见图7中所示，具体工作过程此处不再赘述。

需要说明的是，图5、图6、图8和图9所示移位寄存器单元仅包括一个移位寄存器电路，即一个移位寄存器单元仅能够向显示面板内对应的一条栅线提供驱动信号。

图10为本公开实施例所提供的移位寄存器单元的再一种电路结构示意图，如图10所示，与前面实施例中一个移位寄存器单元包括有一个移位寄存器电路所不同，图10所示实施例中一个移位寄存器单元包括有两个移位寄存器电路GOA1、GOA2，该移位寄存器单元能够向显示面板内对应的两条栅线提供驱动信号。为方便描述，将该移位寄存器单元所包括的两个移位寄存器电路分别称为第一移位寄存器电路GOA1和第二移位寄存器电路GOA2。

在一些实施例中，第一移位寄存器电路GOA1可以包括前面实施例中的第一预充复位电路1、第一下拉控制电路2、第一驱动输出电路3、第一输出复位电路4，当然第一移位寄存器电路GOA1还可以选择性的包括前面实施例中的第一级联输出电路6、第三下拉控制电路7、第一全局复位电路8中至少之一。对于第一预充复位电路1、第一下拉控制电路2、第一驱动输出电路3、第一输出复位电路4、第一级联输出电路6、第三下拉控制电路7、第一全局复位电路8的具体电路结构，可采用图5、图6、图8和图9中所示，当然也可以采用其他结构。

在一些实施例中，第二移位寄存器单元包括：第二预充复位电路11、第二下拉控制电路12、第二驱动输出电路13和第二输出复位电路14；

其中，第二预充复位电路11与第二级联信号输入端INPUT2、第二复位信号输入端RST2、第一电源端、第二电源端、第二上拉节点PU2连接，第二预充复位电路11配置为响应于第二级联信号输入端INPUT2所提供有效电平信号的控制将第一电源端所提供电压写入至第二上拉节点PU2，以及响应于第二复位信号输入端RST2所提供有效电平信号的控制将第二电源端所提供电压写入至第二上拉节点PU2。

第二下拉控制电路12与第二上拉节点PU2、第二下拉节点PD2、第二电源端、第三电源端和第四电源端连接，第二下拉控制电路12配置为在第四电源端提供有效电平信号且第二上拉节点PU2处电压处于非有效电平状态时向第二下拉节点PD2写入有效电平信号，以及在第三电源端提供有效电平信号时或者在第二上拉节点PU2处于有效电平状态时向第二下拉节点PD2写入非有效电平信号。

第二驱动输出电路13与第二上拉节点PU2、第二下拉节点PD2、第二时钟信号输入端CLKB、第五电源端和第二驱动输出端OUTPUT2连接，第二驱动输出电路13配置为响应于第二上拉节点PU2处有效电平信号的控制将第二时钟信号输入端CLKB所提供信号写入至第二驱动输出端OUTPUT2，以及响应于第二下拉节点PD2处有效电平信号的控制将第五电源端所提供电压写入至第二驱动输出端OUTPUT2。

第二输出复位电路14与第二复位信号输入端RST2、第五电源端、第二驱动输出端OUTPUT2连接，第二输出复位电路14配置为响应于第二复位信号输入端RST2所提供有效电平信号的控制将第五电源端所提供电压写入至第二驱动输出端OUTPUT2。

在本公开实施例中，第二移位寄存器电路GOA2的电路结构与第一移位寄存器电路GOA1的电路结构类似，二者的工作过程也类似。第二输出复位电路14的功能也与第一输出复位电路4的功能类似，可用于在第二移位寄存器电路GOA2工作于复位阶段时将第五电源端所提供电压写入至第二驱动输出端OUTPUT2，以保证第二驱动输出端OUTPUT2在复位阶段时处于非有效电平状态。

在一些实施例中，第一移位寄存器电路GOA1中包括有第一级联输出电路6，第二移位寄存器电路GOA2还包括：第二级联输出电路16。第二级联输出电路16与第二上拉节点PU2、第二下拉节点PD2、第二时钟信号输入端CLKB、第二电源端和第二级联输出端CR2连接，配置为响应于第二上拉节点PU2处有效电平信号的控制将第二时钟信号输入端CLKB所提供信号写入至第二级联输出端CR2，以及响应于第二下拉节点PD2处有效电平信号的控制将第五电源端所提供电压写入至第一级联输出端CR1；第一级联输出端CR1与第二级联信号输入端INPUT2连接，第二级联输出端CR2与第一复位信号输入端RST1连接。

在本公开实施例中，在移位寄存器单元内，第一移位寄存器电路GOA1的第一级联输出端CR1向第二移位寄存器电路GOA2的第二级联信号输入端INPUT2提供级联信号，第二移位寄存器电路GOA2的第二级联输出端CR2向第一移位寄存器电路GOA1的第一复位信号输入端RST1提供复位信号，第一移位寄存器电路GOA1与第二移位寄存器电路GOA2构成级联。

在一些实施例中，第二移位寄存器电路GOA2还包括：第二上拉降噪电路15；第二上拉降噪电路15与第二上拉节点PU2、第二下拉节点PD2和第二电源端连接，第二上拉降噪电路15配置为响应于第二下拉节点PD2处有效电平信号的控制将第二电源端提供的电压写入至第二上拉节点PU2。

在一些实施例中，第二移位寄存器电路GOA2还包括：第四下拉控制电路17，第四下拉控制电路17与第二级联信号输入端INPUT2、第二电源端和第二下拉节点PD2连接，第四下拉控制电路17配置为响应于第二级联信号输入端INPUT2所提供有效电平信号的控制将第二电源端所提供电压写入至第二下拉节点PD2。

在一些实施例中，第二移位寄存器电路GOA2还包括有第二全局复位电路18，第二全局复位电路18与全局复位信号输入端TRST、第二电源端和第二上拉节点PU2连接，第二全局复位电路18配置为响应于全局复位信号输入端TRST所提供有效电平信号的控制将第二电源端所提供电压写入至第二上拉节点PU2。

图11为本公开实施例所提供的移位寄存器单元的再一种电路结构示意图，图12为图11所示移位寄存器单元的一种工作时序图，如图11和图12所示，图11所示移位寄存器单元为基于图10所示移位寄存器单元的一种具体化可选实施方案。

在一些实施例中，第一下拉控制电路2还与第二上拉节点PU2连接，第一下拉控制电路2包括：第一控制子电路201、第二控制子电路202和第三控制子电路203。

第一控制子电路201与第一上拉节点PU1、第二上拉节点PU2、第一下拉控制节点PNC1、第二电源端和第三电源端连接，第一控制子电路201配置为在第一上拉节点PU1处电压和第二上拉节点PU2处电压中至少之一处于有效电平状态时将第二电源端所提供电压写入至第一下拉控制节点PNC1，以及第一上拉节点PU1处电压和第二上拉节点PU2处电压均处于非有效电平状态且第三电源端提供有效电平信号时向第一下拉控制节点PNC1写入有效电平信号。

第二控制子电路202与第一下拉控制节点PNC1、第一上拉节点PU1、第二上拉节点PU2、第一下拉节点PD1、第二电源端、第三电源端连接，第二控制子电路202配置为在第一下拉控制节点PNC1处电压处于有效电平状态时向第一下拉节点PD1写入有效电平信号，以及在第一上拉节点PU1处电压和第二上拉节点PU2处电压中至少之一处于有效电平状态时将第二电源端提供的电压写入至第一下拉节点PD1。

第二下拉控制电路12还与第一上拉节点PU1连接，第二下拉控制电路12包括：第四控制子电路1201、第五控制子电路1202和第六控制子电路1203。

第四控制子电路1201与第一上拉节点PU1、第二上拉节点PU2、第二下拉控制节点PNC2、第二电源端和第四电源端连接，第四控制子电路1201配置为在第一上拉节点PU1处电压和第二上拉节点PU2处电压中至少之一处于有效电平状态时将第二电源端所提供电压写入至第二下拉控制节点PNC2，以及第一上拉节点PU1处电压和第二上拉节点PU2处电压均处于非有效电平状态且第四电源端提供有效电平信号时向第二下拉控制节点PNC2写入有效电平信号。

第五控制子电路1202与第二下拉控制节点PNC2、第一上拉节点PU1、第二上拉节点PU2、第二下拉节点PD2、第二电源端、第四电源端连接，第五控制子电路1202配置为在第二下拉控制节点PNC2处电压处于有效电平状态时向第二下拉节点PD2写入有效电平信号，以及在第一上拉节点PU1处电压和第二上拉节点PU2处电压中至少之一处于有效电平状态时将第二电源端提供的电压写入至第二下拉节点PD2。

第六控制子电路1203与第二下拉节点PD2、第二电源端和第三电源端连接，第六控制子电路1203配置为在第三电源端提供有效电平信号时将第二电源端提供的电压写入至第二下拉节点PD2。

在一些实施例中，第一驱动输出电路3还与第二下拉节点PD2连接，第一驱动输出电路3还配置为响应于第二下拉节点PD2处有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端OUTPUT1；

第二驱动输出电路13还与第一下拉节点PD1连接，第二驱动输出电路13还配置为响应于第一下拉节点PD1处有效电平信号的控制将第五电源端所提供电压写入至第二驱动输出端OUTPUT2。

第一级联输出电路6还与第二下拉节点PD2连接，第一级联输出电路6还配置为响应于第二下拉节点PD2处有效电平信号的控制将第五电源端所提供电压写入至第一级联输出端CR1；

第二级联输出电路16还与第一下拉节点PD1连接，第二级联输出电路16还配置为响应于第一下拉节点PD1处有效电平信号的控制将第五电源端所提供电压写入至第二级联输出端CR2。

在一些实施例中，第一上拉降噪电路5还与第二下拉节点PD2连接，第一上拉降噪电路5还配置为响应于第二下拉节点PD2处有效电平信号的控制将第二电源端提供的电压写入至第一上拉节点PU1。

第二上拉降噪电路15还与第一下拉节点PD1连接，第二上拉降噪电路15还配置为响应于第一下拉节点PD1处有效电平信号的控制将第二电源端提供的电压写入至第二上拉节点PU2。

在第一移位寄存器电路GOA1中，第一预充复位电路1包括：第一晶体管M1和第二晶体管M2。

第一晶体管M1的控制极与第一级联信号输入端INPUT1连接，第一晶体管M1的第一极与第一电源端连接，第一晶体管M1的第二极与第一上拉节点PU1连接。

第一控制子电路201包括：第八晶体管M8、第九晶体管M9和第十七晶体管M17，第二控制子电路202包括第十晶体管M10、第十一晶体管M11和第十八晶体管M18；第三控制子电路203包括第十二晶体管M12。

第十七晶体管M17的控制极与第二上拉节点PU2连接，第十七晶体管M17的第一极与第一下拉节点PD1连接，第十七晶体管M17的第二极与第二电源端连接。

第十八晶体管M18的控制极与第二上拉节点PU2连接，第十八晶体管M18的第一极与第一下拉节点PD1连接，第十八晶体管M18的第二极与第二电源端连接。

第一级联输出电路6包括：第十五晶体管M15、第十六晶体管M16和第二十晶体管M20。

第十五晶体管M15的控制极与第一上拉节点PU1连接，第十五晶体管M15的第一极与第一时钟信号输入端CLK连接，第十五晶体管M15的第二极与第一级联输出端CR1连接。

第十六晶体管M16的控制极与第一下拉节点PD1连接，第十六晶体管M16的第一极与第一级联输出端CR1连接，第十六晶体管M16的第二极与第二电源端连接。

第二十晶体管M20的控制极与第二下拉节点PD2连接，第二十晶体管M20的第一极与第一级联输出端CR1连接，第二十晶体管M20的第二极与第二电源端连接。

第一驱动输出电路3包括：第五晶体管M5、第六晶体管M6、第十九晶体管M19和第一电容C1。

第十九晶体管M19的控制极与第二下拉节点PD2连接，第十九晶体管M19的第一极与第一驱动输出端OUTPUT1连接，第十九晶体管M19的第二极与第五电源端连接。

第一上拉降噪电路5包括：第三晶体管M3和第七晶体管M7。

第三晶体管M3的控制极与第一下拉节点PD1连接，第三晶体管M3的第一极与第一上拉节点PU1连接，第三晶体管M3的第二极与第二电源端连接。

第七晶体管M7的控制极与第二下拉节点PD2连接，第七晶体管M7的第一极与第一上拉节点PU1连接，第七晶体管M7的第二极与第二电源端连接。

第三下拉控制电路7包括：第十三晶体管M13。

第十三晶体管M13的控制极与第一级联信号输入端INPUT1连接，第十三晶体管M13的第一极与第一下拉节点PD1连接，第十三晶体管M13的第二极与第二电源端连接。

第一全局复位电路8包括：第十四晶体管M14。

第十四晶体管M14的控制极与全局复位信号输入端TRST连接，第十四晶体管M14的第一极与第一上拉节点PU1连接，第十四晶体管M14的第二极与第二电源端连接。

第一输出复位电路4包括：第四晶体管M4。

第四晶体管M4的控制极与第一复位信号输入端RST1连接，第四晶体管M4的第一极与第一驱动输出端OUTPUT1连接，第四晶体管M4的第二极与第五电源端连接。

在第二移位寄存器电路GOA2中，第二预充复位电路11包括：第二十一晶体管M21和第二十二晶体管M22。

第二十一晶体管M21的控制极与第二级联信号输入端INPUT2连接，第二十一晶体管M21的第一极与第一电源端连接，第二十一晶体管M21的第二极与第二上拉节点PU2连接。

第二十二晶体管M22的控制极与第二复位信号输入端RST2连接，第二十二晶体管M22的第一极与第二上拉节点PU2连接，第二十二晶体管M22的第二极与第二电源端连接。

第四控制子电路包括：第二十八晶体管M28、第二十九晶体管M29和第三十七晶体管M37，第五控制子电路包括第三十晶体管M30、第三十一晶体管M31和第三十八晶体管M38，第六控制子电路包括第三十二晶体管M32。

其中，第二十八晶体管M28的控制极和第一极均与第三电源端连接，第二十八晶体管M28的第二极与第二下拉控制节点连接。

第二十九晶体管M29的控制极与第二上拉节点PU2连接，第二十九晶体管M29的第一极与第二下拉控制节点连接，第二十九晶体管M29的第二极与第二电源端连接。

第三十七晶体管M37的控制极与第一上拉节点PU1连接，第三十七晶体管M37的第一极与第二下拉节点PD2连接，第三十七晶体管M37的第二极与第二电源端连接。

第三十晶体管M30的控制极与第二下拉控制节点连接，第三十晶体管M30的第一极与第三电源连接，第三十晶体管M30的第二极与第二下拉节点PD2连接。

第三十一晶体管M31的控制极与第二上拉节点PU2连接，第三十一晶体管M31的第一极与第二下拉节点PD2连接，第三十一晶体管M31的第二极与第二电源端连接。

第三十八晶体管M38的控制极与第一上拉节点PU1连接，第三十八晶体管M38的第一极与第二下拉节点PD2连接，第三十八晶体管M38的第二极与第二电源端连接。

第三十二晶体管M32的控制极与第四电源端连接，第三十二晶体管M32的第一极与第二下拉节点PD2连接，第三十二晶体管M32的第二极与第二电源端连接。

第二级联输出电路16包括：第三十五晶体管M35、第三十六晶体管M36和第四十晶体管M40。

第三十五晶体管M35的控制极与第二上拉节点PU2连接，第三十五晶体管M35的第一极与第二时钟信号输入端连接，第三十五晶体管M35的第二极与第二级联输出端CR2连接。

第三十六晶体管M36的控制极与第二下拉节点PD2连接，第三十六晶体管M36的第一极与第二级联输出端CR2连接，第三十六晶体管M36的第二极与第二电源端连接。

第四十晶体管M40的控制极与第一下拉节点PD1连接，第四十晶体管M40的第一极与第二级联输出端CR2连接，第四十晶体管M40的第二极与第二电源端连接。

第二驱动输出电路13包括：第二十五晶体管M25、第二十六晶体管M26、第三十九晶体管M39和第二电容C2。

第二十五晶体管M25的控制极与第二上拉节点PU2连接，第二十五晶体管M25的第一极与第二时钟信号输入端连接，第二十五晶体管M25的第二极与第二驱动输出端OUTPUT2连接。

第二十六晶体管M26的控制极与第二下拉节点PD2连接，第二十六晶体管M26的第一极与第二驱动输出端OUTPUT2连接，第二十六晶体管M26的第二极与第五电源端连接。

第三十九晶体管M39的控制极与第一下拉节点PD1连接，第三十九晶体管M39的第一极与第二驱动输出端OUTPUT2连接，第三十九晶体管M39的第二极与第五电源端连接。

第二电容C2的第一端与第二上拉节点PU2连接，第二电容C2的第二端与第二驱动输出端OUTPUT2连接。

第二上拉降噪电路15包括：第二十三晶体管M23和第二十七晶体管M27。

第二十三晶体管M23的控制极与第二下拉节点PD2连接，第二十三晶体管M23的第一极与第二上拉节点PU2连接，第二十三晶体管M23的第二极与第二电源端连接。

第二十七晶体管M27的控制极与第一下拉节点PD1连接，第二十七晶体管M27的第一极与第二上拉节点PU2连接，第二十七晶体管M27的第二极与第二电源端连接。

第四下拉控制电路17包括：第三十三晶体管M33。

第三十三晶体管M33的控制极与第二级联信号输入端INPUT2连接，第三十三晶体管M33的第一极与第二下拉节点PD2连接，第三十三晶体管M33的第二极与第二电源端连接。

第二全局复位电路18包括：第三十四晶体管M34。

第三十四晶体管M34的控制极与全局复位信号输入端TRST连接，第三十四晶体管M34的第一极与第二上拉节点PU2连接，第三十四晶体管M34的第二极与第二电源端连接。

第二输出复位电路14包括：第二十四晶体管M24。

第二十四晶体管M24的控制极与第二复位信号输入端RST2连接，第二十四晶体管M24的第一极与第二驱动输出端OUTPUT2连接，第二十四晶体管M24的第二极与第五电源端连接。

参见图12所示，移位寄存器单元内的第一栅极驱动电路GOA1的工作过程包括：预充阶段t1_1、输出阶段t1_2、复位阶段t1_3和降噪阶段t1_4；移位寄存器单元内的第二栅极驱动电路GOA2的工作过程包括：预充阶段t2_1、输出阶段t2_2、复位阶段t2_3和降噪阶段t2_4。具体工作过程可参见前面对图7的相关描述，此处不再赘述。

图13为本公开实施例提供的栅极驱动电路的一种电路结构示意图，图14为本公开实施例提供的栅极驱动电路的一种电路结构示意图，如图13和图14所示，该栅极驱动电路包括：若干个级联的移位寄存器单元，至少一个移位寄存器单元采用上述实施例中提供的移位寄存器单元，对于该移位寄存器单元的具体描述可参见前面中的内容。图13和图14中均示例性画出了4级移位寄存器单元。

在一些实施例中，栅极驱动电路中的各级移位寄存器单元SR_1～SR_4均采用前面实施例中的移位寄存器单元，栅极驱动电路配置有帧起始信号输入端STV和帧结束信号输入端(未示出)，帧起始信号输入端STV与栅极驱动电路内位于第一级的移位寄存器单元SR_1的第一级联信号输入端(INPUT1)连接，帧结束信号输入端与栅极驱动电路内位于最后一级的移位寄存器单元的复位信号输入端连接。

图13中示例性画出了一个移位寄存器单元中仅包括有一个移位寄存器电路的情况，图14中示例性画出了一个移位寄存器单元中包括有两个移位寄存器电路且该两个移位寄存器单元形成级联的情况，这些情况均属于本公开的保护范围。

栅极驱动电路中配置有两条时钟信号供给线CK1和CK2；在图13所示情况中，位于奇数级的移位寄存器单元的第一时钟信号输入端CLK与时钟信号供给线CK1相连，位于偶数级的移位寄存器单元的第一时钟信号输入端CLK与时钟信号供给线CK2相连。在图13所示情况中，各移位寄存器单元内的第一时钟信号输入端CLK与时钟信号供给线CK1相连，各移位寄存器单元内的第二时钟信号输入端CLKB与时钟信号供给线CK2相连。

基于同一发明构思，本公开实施例还提供了一种显示基板，该显示基板包括：显示区和位于显示区周边的周边区，在周边区设置有栅极驱动电路，该栅极驱动电路采用前面实施例所提供的栅极驱动电路，对于该栅极驱动电路的具体描述可参见前面实施例中的内容，此处不再赘述。

基于同一发明构思，本公开实施例还提供了一种显示装置，该显示装置包括：显示基板，该显示基板可采用前面实施例所提供的显示基板，对于该显示基板的具体描述可参见前面实施例中的内容，此处不再赘述。

本公开实施例所提供的显示装置可以为：显示面板、柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

基于同一发明构思，本公开实施例还提供了一种栅极驱动方法。图15为本公开实施例提供的栅极驱动方法的一种流程图，如图15所示，该栅极驱动方法基于前面实施例提供的移位寄存器单元，对于该移位寄存器单元的相关描述，可参见前面实施例中的内容，此处不再赘述。

该栅极驱动方法包括：

步骤S1、在预充阶段，第一预充复位电路响应于第一级联信号输入端所提供有效电平信号的控制将第一电源端所提供电压写入至第一上拉节点，以对第一上拉节点进行预充电；

步骤S2、在输出阶段，第一驱动输出电路响应于第一上拉节点处有效电平信号的控制将第一时钟信号输入端所提供信号写入至第一驱动输出端；

步骤S3、在复位阶段，第一预充复位电路响应于第一复位信号输入端所提供有效电平信号的控制将第二电源端所提供电压写入至第一上拉节点，以对第一上拉节点进行复位，第一输出复位电路响应于第一复位信号输入端所提供有效电平信号的控制将第五电源端所提供电压写入至第一驱动输出端，以对第一驱动输出端进行复位；

步骤S4、在降噪阶段，第一下拉控制电路在第三电源端提供有效电平信号且第一上拉节点处电压处于非有效电平状态时向第一下拉节点写入有效电平信号，以及在第四电源端提供有效电平信号时向第一下拉节点写入非有效电平信号。

对于上述步骤S1～步骤S4的具体描述，可参见前面实施例中对各阶段的相关描述内容，此处不再赘述。

在本公开实施例中，在移位寄存器单元内设置有能够对下拉节点交替输出有效电平信号和非有效电平信号的第一下拉控制电路的情况下，通过增设第一输出复位电路，在复位阶段中利用第一输出复位电路将第五电源端所提供电压写入至第一驱动输出端，以对第一驱动输出端进行复位，使得第一驱动输出端的电压能够在进入复位阶段后迅速到达VGL2，从而能够避免移位寄存器单元在复位阶段中出现错充的问题。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims

1.一种移位寄存器单元，其特征在于，包括：

2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二电源端与第五电源端之间绝缘；

所述第二电源端所提供的电压大于所述第五电源端所提供的电压。

4.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：

5.根据权利要求4所述的移位寄存器单元，其特征在于，还包括：

6.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一下拉控制电路还与所述第二上拉节点连接，所述第一下拉控制电路包括：

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一驱动输出电路还与所述第二下拉节点连接，所述第一驱动输出电路还配置为响应于所述第二下拉节点处有效电平信号的控制将所述第五电源端所提供电压写入至所述第一驱动输出端；

8.根据权利要求1至7中任一所述的移位寄存器单元，其特征在于，所述第一输出复位电路包括：第四晶体管；

9.一种栅极驱动方法，其特征在于，所述栅极驱动方法基于移位寄存器单元，所述移位寄存器单元采用上述权利要求1-8中任一所述的移位寄存器单元，所述栅极驱动方法包括：

10.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器单元，至少一个所述移位寄存器单元采用上述权利要求1至8中任一所述移位寄存器单元。

11.一种显示基板，其特征在于，包括：如上述权利要求10中所述栅极驱动电路。

12.一种显示装置，其特征在于，包括：如上述权利要求11中所述显示基板。