CN112133254A - 移位寄存器单元、栅极驱动电路、显示装置和控制方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置和控制方法 Download PDF

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Abstract

本公开提供了一种移位寄存器单元、栅极驱动电路、显示装置和控制方法，涉及显示技术领域。该移位寄存器单元包括第一输入子电路、第二输入子电路、隔离子电路和第一输出子电路。第一输入子电路用于控制第一节点的电位。第二输入子电路用于控制第二节点的电位。隔离子电路用于控制第一节点与第二节点之间的电耦合的导通与中断。第一输出子电路与第一节点电连接。第一输出子电路用于在显示阶段输出栅极驱动信号，以及在场消隐阶段输出补偿驱动信号。该移位寄存器单元实现了分别输出栅极驱动信号和补偿驱动信号的目的。

Description

移位寄存器单元、栅极驱动电路、显示装置和控制方法
技术领域
本公开涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路、显示装置和控制方法。
背景技术
在显示技术(例如OLED(Organic Light Emitting Diode，有机发光二极管)显示技术)中，栅极驱动电路可以用于替代栅极集成电路，从而可以减少成本。另外，在显示技术中，还可能需要对子像素发光进行补偿。
发明内容
本公开的发明人发现，在相关技术中，栅极驱动电路分别输出用于显示的驱动信号和用于子像素补偿的驱动信号是比较困难的。
鉴于此，本公开的实施例提供了一种用于栅极驱动电路的移位寄存器单元，以便分别输出用于显示的驱动信号和用于子像素补偿的驱动信号。
根据本公开实施例的一个方面，提供了一种移位寄存器单元，包括：第一输入子电路，被配置为控制第一节点的电位；第二输入子电路，被配置为控制第二节点的电位；隔离子电路，设置在所述第一节点与所述第二节点之间，被配置为控制所述第一节点与所述第二节点之间的电耦合的导通与中断；以及第一输出子电路，与所述第一节点电连接，被配置为在显示阶段输出栅极驱动信号，以及在所述显示阶段之后的场消隐阶段输出补偿驱动信号。
在一些实施例中，所述第一输入子电路被配置为在显示阶段，在第一输入信号的控制下，将所述第一节点的电位由第一电平变为第二电平；所述第二输入子电路设置在第一电压端与第二电压端之间，所述第一电压端用于提供所述第一电平，所述第二电压端用于提供所述第二电平，所述第二输入子电路被配置为在所述显示阶段，在第二输入信号的控制下，将所述第二节点的电位由所述第一电平变为所述第二电平，并将所述第二电平保持到所述场消隐阶段；所述隔离子电路被配置为在所述场消隐阶段，在第三输入信号的控制下，导通所述第一节点与所述第二节点之间的电耦合，以使得复位后的所述第一节点的电位由所述第一电平变为所述第二电平；所述第一输出子电路被配置为在所述显示阶段，在第一时钟信号的控制下将所述第一节点的电位由所述第二电平变为第三电平以输出栅极驱动信号，以及在所述场消隐阶段，在所述第一时钟信号的控制下将所述第一节点的电位由所述第二电平变为所述第三电平以输出补偿驱动信号；其中，所述第二电平在所述第一电平与所述第三电平之间。
在一些实施例中，所述第二输入子电路包括第一电容器和第一开关晶体管；所述第一电容器的第一端电连接至所述第二节点，所述第一电容器的第二端电连接至所述第一电压端；所述第一开关晶体管的第一电极电连接至所述第二电压端，所述第一开关晶体管的第二电极电连接至所述第二节点，所述第一开关晶体管的栅极被配置为接收所述第二输入信号。
在一些实施例中，所述隔离子电路包括第二开关晶体管；所述第二开关晶体管的第一电极电连接至所述第一节点，所述第二开关晶体管的第二电极电连接至所述第二节点，所述第二开关晶体管的栅极被配置为接收所述第三输入信号。
在一些实施例中，所述移位寄存器单元还包括：第一复位子电路，被配置为在第一复位信号的控制下，将所述第一节点的电位复位；第二复位子电路，被配置为在第二复位信号的控制下，将所述第一节点的电位和所述第二节点的电位复位；以及第三复位子电路，被配置为在第四输入信号和第五输入信号的控制下，将所述第二节点的电位复位。
在一些实施例中，所述第一复位子电路包括第三开关晶体管，其中，所述第三开关晶体管的第一电极电连接至所述第一节点，所述第三开关晶体管的第二电极电连接至所述第一电压端，所述第三开关晶体管的栅极被配置为接收所述第一复位信号。
在一些实施例中，所述第二复位子电路包括第四开关晶体管，其中，所述第四开关晶体管的第一电极电连接至所述第二节点，所述第四开关晶体管的第二电极电连接至所述第一电压端，所述第四开关晶体管的栅极被配置为接收所述第二复位信号。
在一些实施例中，所述第三复位子电路包括第五开关晶体管和第六开关晶体管；所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第六开关晶体管的第一电极，所述第五开关晶体管的栅极被配置为接收所述第四输入信号；所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极被配置为接收所述第五输入信号。
在一些实施例中，所述移位寄存器单元还包括：第二输出子电路，被配置为在所述显示阶段，在第二时钟信号的控制下输出进位控制信号。
在一些实施例中，所述移位寄存器单元还包括：降噪子电路，被配置为在所述第一节点的电位被复位的情况下，将所述第一节点的电位保持为所述第一电平；以及电位保持子电路，被配置为在所述第一节点的电位被复位的情况下，将所述第一输出子电路的输出端的电位保持为第四电平，以及将所述第二输出子电路的输出端的电位保持为所述第一电平，其中，所述第二电平在所述第四电平与所述第三电平之间。
在一些实施例中，所述降噪子电路包括第七开关晶体管、第八开关晶体管和第九开关晶体管；其中，所述第七开关晶体管的第一电极和栅极均电连接至用于提供第二电平的第三电压端，所述第七开关晶体管的第二电极电连接至第三节点；所述第八开关晶体管的第一电极电连接至所述第三节点，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第一节点；所述第九开关晶体管的第一电极电连接至所述第一节点，所述第九开关晶体管的第二电极电连接至所述第一电压端，所述第九开关晶体管的栅极电连接至所述第三节点。
在一些实施例中，所述电位保持子电路包括第十开关晶体管和第十一开关晶体管；其中，所述第十开关晶体管的第一电极电连接至所述第二输出子电路的输出端，所述第十开关晶体管的第二电极电连接至所述第一电压端，所述第十开关晶体管的栅极电连接至所述第三节点；所述第十一开关晶体管的第一电极电连接至所述第一输出子电路的输出端，所述第十一开关晶体管的第二电极电连接至用于提供所述第四电平的第四电压端，所述第十一开关晶体管的栅极电连接至所述第三节点。
在一些实施例中，所述第一输出子电路包括第十二开关晶体管和第二电容器；其中，所述第十二开关晶体管的第一电极被配置为接收所述第一时钟信号，所述第十二开关晶体管的第二电极作为所述第一输出子电路的输出端，所述第十二开关晶体管的栅极电连接至所述第一节点；所述第二电容器的第一端电连接至所述第十二开关晶体管的栅极，所述第二电容器的第二端电连接至所述第十二开关晶体管的第二电极。
在一些实施例中，所述第二输出子电路包括第十三开关晶体管；其中，所述第十三开关晶体管的第一电极被配置为接收所述第二时钟信号，所述第十三开关晶体管的第二电极作为所述第二输出子电路的输出端，所述第十三开关晶体管的栅极电连接至所述第一节点。
在一些实施例中，所述第一输入子电路包括第十四开关晶体管；其中，所述第十四开关晶体管的第一电极电连接至用于提供所述第二电平的第五电压端，所述第十四开关晶体管的第二电极电连接至所述第一节点，所述第十四开关晶体管的栅极被配置为接收所述第一输入信号。
在一些实施例中，所述移位寄存器单元还包括：第一复位子电路、第二复位子电路、第三复位子电路、第二输出子电路、降噪子电路和电位保持子电路；所述第二输入子电路包括第一电容器和第一开关晶体管，其中，所述第一电容器的第一端电连接至所述第二节点，所述第一电容器的第二端电连接至所述第一电压端，所述第一开关晶体管的第一电极电连接至所述第二电压端，所述第一开关晶体管的第二电极电连接至所述第二节点，所述第一开关晶体管的栅极被配置为接收所述第二输入信号；所述隔离子电路包括第二开关晶体管，其中，所述第二开关晶体管的第一电极电连接至所述第一节点，所述第二开关晶体管的第二电极电连接至所述第二节点，所述第二开关晶体管的栅极被配置为接收所述第三输入信号；所述第一复位子电路包括第三开关晶体管，其中，所述第三开关晶体管的第一电极电连接至所述第一节点，所述第三开关晶体管的第二电极电连接至所述第一电压端，所述第三开关晶体管的栅极被配置为接收第一复位信号；所述第二复位子电路包括第四开关晶体管，其中，所述第四开关晶体管的第一电极电连接至所述第二节点，所述第四开关晶体管的第二电极电连接至所述第一电压端，所述第四开关晶体管的栅极被配置为接收第二复位信号；所述第三复位子电路包括第五开关晶体管和第六开关晶体管，其中，所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第六开关晶体管的第一电极，所述第五开关晶体管的栅极被配置为接收第四输入信号，所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极被配置为接收第五输入信号；所述降噪子电路包括第七开关晶体管、第八开关晶体管和第九开关晶体管，其中，所述第七开关晶体管的第一电极和栅极均电连接至用于提供第二电平的第三电压端，所述第七开关晶体管的第二电极电连接至第三节点，所述第八开关晶体管的第一电极电连接至所述第三节点，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第一节点，所述第九开关晶体管的第一电极电连接至所述第一节点，所述第九开关晶体管的第二电极电连接至所述第一电压端，所述第九开关晶体管的栅极电连接至所述第三节点；所述电位保持子电路包括第十开关晶体管和第十一开关晶体管，其中，所述第十开关晶体管的第一电极电连接至所述第二输出子电路的输出端，所述第十开关晶体管的第二电极电连接至所述第一电压端，所述第十开关晶体管的栅极电连接至所述第三节点，所述第十一开关晶体管的第一电极电连接至所述第一输出子电路的输出端，所述第十一开关晶体管的第二电极电连接至用于提供第四电平的第四电压端，所述第十一开关晶体管的栅极电连接至所述第三节点；所述第一输出子电路包括第十二开关晶体管和第二电容器，其中，所述第十二开关晶体管的第一电极被配置为接收所述第一时钟信号，所述第十二开关晶体管的第二电极作为所述第一输出子电路的输出端，所述第十二开关晶体管的栅极电连接至所述第一节点，所述第二电容器的第一端电连接至所述第十二开关晶体管的栅极，所述第二电容器的第二端电连接至所述第十二开关晶体管的第二电极；所述第二输出子电路包括第十三开关晶体管，其中，所述第十三开关晶体管的第一电极被配置为接收第二时钟信号，所述第十三开关晶体管的第二电极作为所述第二输出子电路的输出端，所述第十三开关晶体管的栅极电连接至所述第一节点；所述第一输入子电路包括第十四开关晶体管，其中，所述第十四开关晶体管的第一电极电连接至用于提供所述第二电平的第五电压端，所述第十四开关晶体管的第二电极电连接至所述第一节点，所述第十四开关晶体管的栅极被配置为接收所述第一输入信号。
根据本公开实施例的另一个方面，提供了一种栅极驱动电路，包括：多个如前所述的移位寄存器单元。
在一些实施例中，所述多个移位寄存器单元包括N个移位寄存器单元，N为正整数；在所述N个移位寄存器单元中，第i-x1个移位寄存器单元输出的进位控制信号作为第i个移位寄存器单元的第一输入信号和第二输入信号，用于第1个至第x1个移位寄存器单元的第一输入信号分别为由外部电路输出的第一输入信号，用于第1个至第x1个移位寄存器单元的第二输入信号分别为由所述外部电路输出的第二输入信号，x1+1≤i≤N且i为正整数，x1为正整数；在所述N个移位寄存器单元中，第j+x2个移位寄存器单元输出的进位控制信号作为第j个移位寄存器单元的第一复位信号和第四输入信号，用于第N-x2+1个至第N个移位寄存器单元的第一复位信号分别为由外部电路输出的第一复位信号，用于第N-x2+1个至第N个移位寄存器单元的第四输入信号分别为由所述所述外部电路输出的第四输入信号，其中，1≤j≤N-x2且j为正整数，x2为正整数。
根据本公开实施例的另一个方面，提供了一种显示装置，包括：如前所述的栅极驱动电路。
根据本公开实施例的另一个方面，提供了一种用于移位寄存器单元的控制方法，包括：在显示阶段，第一输入子电路在第一输入信号的控制下，将第一节点的电位由第一电平变为第二电平，第二输入子电路在第二输入信号的控制下，将第二节点的电位由第一电平变为第二电平，并将所述第二节点的第二电平保持到场消隐阶段；在所述显示阶段，第一输出子电路在第一时钟信号的控制下，将所述第一节点的电位由所述第二电平变为第三电平以输出栅极驱动信号，其中，所述第二电平在所述第一电平与所述第三电平之间；第一复位子电路在第一复位信号的控制下，将所述第一节点的电位复位；在所述场消隐阶段，隔离子电路在第三输入信号的控制下，导通所述第一节点与所述第二节点之间的电耦合，以使得复位后的所述第一节点的电位由所述第一电平变为所述第二电平；以及在所述场消隐阶段，所述第一输出子电路在所述第一时钟信号的控制下将所述第一节点的电位由所述第二电平变为所述第三电平以输出补偿驱动信号。
在上述实施例中，在显示阶段，移位寄存器单元可以通过控制第一节点的电位来输出栅极驱动信号。在场消隐阶段，移位寄存器单元可以将第一节点与第二节点之间的电耦合导通，利用第二节点所保持的第二电平使得第一节点的电位由第一电平变为第二电平，从而输出补偿驱动信号。因此，该移位寄存器单元实现了在显示阶段输出栅极驱动信号并在场消隐阶段输出补偿驱动信号的目的。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示出根据本公开一个实施例的移位寄存器单元的结构图；
图2是示出根据本公开一个实施例的移位寄存器单元的电路结构图；
图3是示出根据本公开另一个实施例的移位寄存器单元的电路结构图；
图4是示出根据本公开一个实施例的用于移位寄存器单元的控制信号的时序图；
图5是示出根据本公开另一个实施例的移位寄存器单元的电路结构图；
图6是示出根据本公开一个实施例的栅极驱动电路的结构图；
图7是示出根据本公开一个实施例的用于栅极驱动电路的控制信号的时序图；
图8是示出根据本公开一个实施例的用于移位寄存器单元的控制方法的流程图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定器件位于第一器件和第二器件之间时，在该特定器件与第一器件或第二器件之间可以存在居间器件，也可以不存在居间器件。当描述到特定器件连接其它器件时，该特定器件可以与所述其它器件直接连接而不具有居间器件，也可以不与所述其它器件直接连接而具有居间器件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
本公开的发明人发现，在相关技术中，栅极驱动电路输出用于显示的驱动信号(可以称为栅极驱动信号)和用于子像素补偿的驱动信号(可以称为补偿驱动信号)是比较困难的。这里，补偿驱动信号是指在补偿过程中所需要的栅极信号。例如，这两种驱动信号可以分别是具有不同周期和不同脉宽的波形。
鉴于此，本公开的实施例提供了一种用于栅极驱动电路的移位寄存器单元，以便分别输出栅极驱动信号和补偿驱动信号。下面结合附图详细描述根据本公开一些实施例的移位寄存器单元。
图1是示出根据本公开一个实施例的移位寄存器单元的结构图。如图1所示，该移位寄存器单元可以包括第一输入子电路110、第二输入子电路120、隔离子电路130和第一输出子电路140。
第一输入子电路110可以被配置为控制第一节点Q的电位。该第一输入子电路可以电连接在第一节点Q与第五电压端105之间。该第五电压端105用于提供第二电平。例如，该第一输入子电路110可以被配置为在显示阶段，在第一输入信号VIN1的控制下，将第一节点Q的电位由第一电平变为第二电平。
第二输入子电路120可以被配置为控制第二节点H的电位。该第二输入子电路120可以设置在第一电压端101与第二电压端102之间。该第一电压端101用于提供第一电平。该第二电压端102用于提供第二电平。例如，该第二输入子电路120可以被配置为在显示阶段，在第二输入信号VIN2的控制下，将第二节点H的电位由第一电平变为第二电平，并将该第二电平保持到场消隐阶段。
隔离子电路130设置在第一节点Q与第二节点H之间。该隔离子电路130可以被配置为控制第一节点Q与第二节点H之间的电耦合的导通与中断。例如，隔离子电路130可以被配置为在场消隐阶段，在第三输入信号CLKA的控制下，导通第一节点Q与第二节点H之间的电耦合，以使得复位后的第一节点Q的电位由第一电平变为第二电平。
第一输出子电路140与第一节点Q电连接。该第一输出子电路140可以被配置为在显示阶段输出栅极驱动信号，以及在该显示阶段之后的场消隐阶段输出补偿驱动信号。图1中的“OUT”表示第一输出子电路输出的信号(可以为栅极驱动信号或补偿驱动信号)。例如，该第一输出子电路140可以被配置为在显示阶段，在第一时钟信号CLKE的控制下将第一节点Q的电位由第二电平变为第三电平以输出栅极驱动信号，以及在场消隐阶段，在第一时钟信号CLKE的控制下将第一节点Q的电位由第二电平变为第三电平以输出补偿驱动信号。
这里，该第二电平在第一电平与第三电平之间。在一些实施例中，第一电平低于第二电平，第二电平低于第三电平。例如，第一电平为低电平，第二电平为高电平，第三电平为比第二电平更高的电平。在另一些实施例中，第一电平高于第二电平，第二电平高于第三电平。例如，第一电平为高电平，第二电平为低电平，第三电平为比第二电平更低的电平。
至此，提供了根据本公开一些实施例的移位寄存器单元。在显示阶段，移位寄存器单元可以通过控制第一节点的电位来输出栅极驱动信号。在场消隐阶段，移位寄存器单元可以将第一节点与第二节点之间的电耦合导通，利用第二节点所保持的第二电平使得第一节点的电位由第一电平变为第二电平，从而输出补偿驱动信号。因此，该移位寄存器单元实现了在显示阶段输出栅极驱动信号并在场消隐阶段输出补偿驱动信号的目的。
需要说明的是，栅极驱动信号可以用于在显示装置的显示过程，通过相应的栅极线输出；补偿驱动信号也通过相应的栅极线输出，作为在子像素补偿过程中所需要的栅极信号。关于该子像素补偿的方法或过程可以采用已知的技术，这里不再详细描述。
图2是示出根据本公开一个实施例的移位寄存器单元的电路结构图。
在一些实施例中，如图2所示，第二输入子电路120可以包括第一电容器C1和第一开关晶体管M1。第一电容器C1的第一端电连接至第二节点H。该第一电容器C1的第二端电连接至第一电压端101。例如，该第一电压端可以提供低电平VGL1(作为第一电平)。例如，该低电平VGL1可以为负电平。第一开关晶体管M1的第一电极电连接至第二电压端102。例如，该第二电压端102可以提供电源电压VDD(作为第二电平)。该第一开关晶体管M1的第二电极电连接至第二节点H。该第一开关晶体管M1的栅极被配置为接收第二输入信号VIN2。
例如，第一开关晶体管M1可以为NMOS(N-channel Metal Oxide Semiconductor，N型沟道金属氧化物半导体)晶体管或PMOS(P-channel Metal Oxide Semiconductor，P型沟道金属氧化物半导体)晶体管。例如，第一电容器C1可以是外接电容器或寄生电容器。
在一些实施例中，如图2所示，隔离子电路130可以包括第二开关晶体管M2。该第二开关晶体管M2的第一电极电连接至第一节点Q。该第二开关晶体管M2的第二电极电连接至第二节点H。该第二开关晶体管M2的栅极被配置为接收第三输入信号CLKA。例如，该第二开关晶体管M2可以为NMOS晶体管或PMOS晶体管。
在一些实施例中，如图2所示，第一输出子电路140可以包括第十二开关晶体管M12和第二电容器C2。第十二开关晶体管M12的第一电极被配置为接收第一时钟信号CLKE。该第十二开关晶体管的第二电极作为第一输出子电路140的输出端。该第十二开关晶体管M12的栅极电连接至第一节点Q。第二电容器C2的第一端电连接至第十二开关晶体管M12的栅极。该第二电容器C2的第二端电连接至该第十二开关晶体管M12的第二电极。例如，第十二开关晶体管M12可以为NMOS晶体管或PMOS晶体管。例如，第二电容器C2可以是外接电容器或者第十二开关晶体管M12的寄生电容器。
在一些实施例中，如图2所示，第一输入子电路110可以包括第十四开关晶体管M14。该第十四开关晶体管M14的第一电极电连接至用于提供第二电平(例如电源电压VDD)的第五电压端105。该第十四开关晶体管M14的第二电极电连接至第一节点Q。该第十四开关晶体管M14的栅极被配置为接收第一输入信号VIN1。例如，第十四开关晶体管M14可以为NMOS晶体管或PMOS晶体管。
至此，描述了根据本公开一些实施例的移位寄存器单元的上述各个子电路的具体电路结构。上述各个子电路可以分别实现相应的功能，从而可以使得移位寄存器单元实现分别输出栅极驱动信号和补偿驱动信号的目的。
图3是示出根据本公开另一个实施例的移位寄存器单元的电路结构图。如图3所示，该移位寄存器单元可以包括第一输入子电路110、第二输入子电路120、隔离子电路130和第一输出子电路140。
在一些实施例中，如图3所示，该移位寄存器单元还可以包括第一复位子电路150。该第一复位子电路150可以被配置为在第一复位信号VRE的控制下，将第一节点Q的电位复位。例如，该第一复位子电路可以实现对当前行的移位寄存器单元的第一节点的电位进行复位。
例如，如图3所示，第一复位子电路150可以包括第三开关晶体管M3。该第三开关晶体管M3的第一电极电连接至第一节点Q。该第三开关晶体管M3的第二电极电连接至第一电压端101。该第三开关晶体管M3的栅极被配置为接收第一复位信号VRE。例如，第三开关晶体管M3可以为NMOS晶体管或PMOS晶体管。
在一些实施例中，如图3所示，该移位寄存器单元还可以包括第二复位子电路160。该第二复位子电路160可以被配置为在第二复位信号TRST的控制下，将第一节点Q的电位和第二节点H的电位复位。例如，该第二复位子电路可以实现对全屏幕所有行的移位寄存器单元进行同时复位。
例如，如图3所示，该第二复位子电路160可以包括第四开关晶体管M4。该第四开关晶体管M4的第一电极电连接至第二节点H。该第四开关晶体管M4的第二电极电连接至第一电压端101。该第四开关晶体管M4的栅极被配置为接收第二复位信号TRST。例如，第四开关晶体管M4可以为NMOS晶体管或PMOS晶体管。
在一些实施例中，如图3所示，该移位寄存器单元还可以包括第三复位子电路170。该第三复位子电路170可以被配置为在第四输入信号VIN4和第五输入信号OE的控制下，将第二节点H的电位复位。例如，在第四输入信号VIN4和第五输入信号OE的控制下，除当前行之外的其他行的移位寄存器单元中的第二节点H可以被复位，而在当前行的移位寄存器单元中的第二节点H与第一电压端101的电耦合可以被中断，使得当前行的移位寄存器单元的第二节点H能够保持第二电平。
在一些实施例中，如图3所示，第三复位子电路170可以包括第五开关晶体管M5和第六开关晶体管M6。该第五开关晶体管M5的第一电极电连接至第二节点H。该第五开关晶体管M5的第二电极电连接至第六开关晶体管M6的第一电极。该第五开关晶体管M5的栅极被配置为接收第四输入信号VIN4。该第六开关晶体管M6的第二电极电连接至第一电压端101。该第六开关晶体管M6的栅极被配置为接收第五输入信号OE。例如，第五开关晶体管M5可以为NMOS晶体管或PMOS晶体管，第六开关晶体管M6可以为NMOS晶体管或PMOS晶体管。
在一些实施例中，如图3所示，该移位寄存器单元还可以包括第二输出子电路180。该第二输出子电路180可以被配置为在显示阶段，在第二时钟信号CLKD的控制下输出进位控制信号CR<i>。该进位控制信号CR<i>可以被输出到其他移位寄存器单元。例如，该进位控制信号CR<i>可以作为某行移位寄存器单元的第一输入信号VIN1和第二输入信号VIN2(此时，第一输入信号VIN1和第二输入信号VIN2为相同的信号)或者作为另外某行移位寄存器单元的第一复位信号VRE和第四输入信号VIN4(此时，第一复位信号VRE和第四输入信号VIN4为相同的信号)。
在一些实施例中，如图3所示，第二输出子电路180可以包括第十三开关晶体管M13。该第十三开关晶体管M13的第一电极被配置为接收第二时钟信号CLKD。该第十三开关晶体管M13的第二电极作为第二输出子电路180的输出端。该第十三开关晶体管M13的栅极电连接至第一节点Q。例如，第十三开关晶体管M13可以为NMOS晶体管或PMOS晶体管。
在上述实施例中，通过在移位寄存器单元中设置第二输出子电路，可以实现不同移位寄存器单元之间的进位控制。
图4是示出根据本公开一个实施例的用于移位寄存器单元的控制信号的时序图。下面结合图3和图4详细描述根据本公开一些实施例的移位寄存器单元的工作过程。这里，以移位寄存器单元中的各个开关晶体管为NMOS晶体管、第一电平为低电平、第二电平为高电平为例进行描述。在一帧图像的显示过程中，存在显示(Display)阶段和场消隐(Blank)阶段。如图4所示，显示阶段可以包括第一阶段(即t1阶段)至第三阶段(即t3阶段)等，场消隐阶段可以包括第四阶段(即t4阶段)至第七阶段(即t7阶段)等。
如图4所示，在第一阶段(即t1阶段)，第一复位信号VRE、第二复位信号TRST、第三输入信号CLKA、第四输入信号VIN4、第一时钟信号CLKE和第二时钟信号CLKD为低电平，第五输入信号OE为高电平，第一输入信号VIN1和第二输入信号VIN2为高电平。在这样的情况下，第十四开关晶体管M14和第一开关晶体管M1导通。第一节点Q的电位由低电平(作为第一电平)变为高电平(作为第二电平)，第二节点H的电位由低电平(作为第一电平)变为高电平(作为第二电平)。第一输出子电路140输出低电平的栅极驱动信号OUT<i>，第二输出子电路180输出低电平的进位控制信号CR<i>。
这里，OUT<i>表示第i个移位寄存器单元(作为当前的移位寄存器单元)在显示阶段输出的栅极驱动信号或在场消隐阶段输出的补偿驱动信号，CR<i>表示第i个移位寄存器单元(作为当前的移位寄存器单元)输出的进位控制信号，i为正整数。在该示例中，低电平的栅极驱动信号作为无效的栅极驱动信号，低电平的进位控制信号作为无效的进位控制信号。
接下来，在第二阶段(即t2阶段)，第一输入信号VIN1和第二输入信号VIN2变为低电平，第一复位信号VRE、第二复位信号TRST、第三输入信号CLKA和第四输入信号VIN4为低电平，第五输入信号OE为高电平，第一时钟信号CLKE和第二时钟信号CLKD变为高电平。在这样的情况下，由于第二电容器C2的自举作用，第一节点Q的电位被继续拉高到第三电平。第一输出子电路140输出高电平的栅极驱动信号OUT<i>，第二输出子电路180输出高电平的进位控制信号CR<i>。在该示例中，高电平的栅极驱动信号作为有效的栅极驱动信号，高电平的进位控制信号作为有效的进位控制信号。
接下来，如图4所示，在第三阶段(即t3阶段)，第一时钟信号CLKE和第二时钟信号CLKD变为低电平，则第一输出子电路140输出低电平的栅极驱动信号OUT<i>，第二输出子电路180输出低电平的进位控制信号CR<i>。即，第一输出子电路140的输出端和第二输出子电路180的输出端均被复位。第一复位信号VRE变为高电平，使得第三开关晶体管M3导通。这样，第一节点Q的电位被复位到低电平VGL1(作为第一电平)。第四输入信号VIN4变为高电平，使得第五开关晶体管M5导通。但是由于第五输入信号OE变为低电平，使得第六开关晶体管M6截止，因此，第二节点H的电位仍然保持为高电平(作为第二电平)。
在上述过程中，移位寄存器单元实现了在显示阶段输出栅极驱动信号的目的。在上述过程中，该第二节点H的高电平(作为第二电平)一直被保持到场消隐阶段。
接下来，如图4所示，在第四阶段(即t4阶段)，第一输入信号VIN1、第二输入信号VIN2、第一复位信号VRE、第二复位信号TRST、第四输入信号VIN4、第一时钟信号CLKE和第二时钟信号CLKD为低电平，第五输入信号OE为高电平，第三输入信号CLKA变为高电平。在这样的情况下，第二开关晶体管M2导通。由于第二节点H的电位为高电平，因此第一节点Q也被写入高电平，即第一节点Q的电位由低电平(作为第一电平)变为高电平(作为第二电平)。
接下来，如图4所示，在第五阶段(即t5阶段)，第一输入信号VIN1、第二输入信号VIN2、第三输入信号CLKA、第四输入信号VIN4、第一复位信号VRE、第二复位信号TRST和第二时钟信号CLKD为低电平，第五输入信号OE为高电平，第一时钟信号CLKE变为高电平。在这样的情况下，由于第二电容器C2的自举作用，第一节点Q的电位被继续拉高到第三电平。这样，第一输出子电路140输出高电平的补偿驱动信号OUT<i>。在该示例中，高电平的补偿驱动信号作为有效的补偿驱动信号。
接下来，如图4所示，在第六阶段(即t6阶段)，第一时钟信号CLKE变为低电平。相应地，第一节点Q的电位由第三电平降低到第二电平。第一输出子电路140输出低电平的补偿驱动信号OUT<i>。在该示例中，低电平的补偿驱动信号作为无效的补偿驱动信号。
接下来，如图4所示，在第七阶段(即t7阶段)，第二复位信号TRST和第三输入信号CLKA均变为高电平。在这样的情况下，第四开关晶体管M4和第二开关晶体管M2均导通，使得第一节点Q和第二节点H均被复位为低电平VGL1(作为第一电平)。例如，该操作可以使得所有行的移位寄存器单元的第一节点和第二节点的电位均被复位。这样，完成了移位寄存器单元输出补偿驱动信号的过程。
至此，描述了根据本公开一些实施例的移位寄存器单元的工作过程。在该工作过程中，移位寄存器单元在显示阶段输出栅极驱动信号，在场消隐阶段输出补偿驱动信号。栅极驱动信号可以用于在显示装置的显示过程中使相应的子像素电路的开关晶体管导通，补偿驱动信号可以用于在对相应的子像素电路进行补偿过程中使相应的开关晶体管导通。因此，该移位寄存器单元可以在不影响显示装置正常显示的情况下实现在不同阶段输出不同信号的功能。该栅极驱动信号和该补偿驱动信号可以分别具有不同的周期和不同的脉宽。
在一些实施例中，第三输入信号CLKA、第一时钟信号CLKE、第二时钟信号CLKD和第二复位信号TRST可以分别是由外部电路控制的时钟信号。在一些实施例中，上面所描述的所有信号的脉宽关系是可以调节的。在一些实施例中，第五输入信号OE可以是由外部电路(例如，FPGA(Field Programmable Gate Array，现场可编程门阵列)等)产生的随机信号。
图5是示出根据本公开另一个实施例的移位寄存器单元的电路结构图。如图5所示，该移位寄存器单元可以包括第一输入子电路110、第二输入子电路120、隔离子电路130、第一输出子电路140、第一复位子电路150、第二复位子电路160、第三复位子电路170和第二输出子电路180。
在一些实施例中，如图5所示，该移位寄存器单元还可以包括降噪子电路190。该降噪子电路190可以被配置为在第一节点Q的电位被复位的情况下，将该第一节点Q的电位保持为第一电平。这样可以进一步保证该第一节点被完全复位，起到降低噪声的作用。
在一些实施例中，如图5所示，降噪子电路190可以包括第七开关晶体管M7、第八开关晶体管M8和第九开关晶体管M9。该第七开关晶体管M7的第一电极和栅极均电连接至用于提供第二电平的第三电压端103。该第七开关晶体管M7的第二电极电连接至第三节点QB。例如，该第七开关晶体管M7可以为NMOS晶体管或PMOS晶体管。例如，该第二电平可以为高电平(例如电源电压VDD)。第八开关晶体管M8的第一电极电连接至第三节点QB。该第八开关晶体管M8的第二电极电连接至第一电压端101。该第八开关晶体管M8的栅极电连接至第一节点Q。例如，该第八开关晶体管M8可以为NMOS晶体管或PMOS晶体管。第九开关晶体管M9的第一电极电连接至第一节点Q。该第九开关晶体管M9的第二电极电连接至第一电压端101。该第九开关晶体管M9的栅极电连接至第三节点QB。例如，该第九开关晶体管M9可以为NMOS晶体管或PMOS晶体管。
下面以第七开关晶体管M7、第八开关晶体管M8和第九开关晶体管M9均为NMOS晶体管为例进行描述。在前面描述的工作过程中，第一节点Q在某个或某些阶段(例如t3阶段或t7阶段)被复位。在第一节点Q被复位为低电平(即第一电平)的情况下，第八开关晶体管M8截止。第三电压端103输出高电平的电源电压VDD，使得第七开关晶体管M7导通，进而导致第三节点QB的电位为高电平。在这样的情况下，第九开关晶体管M9导通。因此，第一节点Q能够被充分地拉低到第一电压端101的电位VGL1，使得第一节点Q的电位保持为第一电平。这样可以保证该第一节点被完全复位，起到降低噪声的作用。
在一些实施例中，如图5所示，该移位寄存器单元还可以包括电位保持子电路200。该电位保持子电路200可以被配置为在第一节点Q的电位被复位的情况下，将第一输出子电路140的输出端的电位保持为第四电平，以及将第二输出子电路180的输出端的电位保持为第一电平。例如，第二电平在第四电平与第三电平之间。这样，第四电平与第一电平属于同类型的电平。即，在第一电平为低电平的情况下，第四电平也为低电平；在第一电平为高电平的情况下，第四电平也为高电平。在一些实施例中，第四电平可以与第一电平相等。在另一些实施例中，第四电平也可以与第一电平不相等。例如，第四电平高于第一电平。
在一些实施例中，电位保持子电路200可以包括第十开关晶体管M10和第十一开关晶体管M11。该第十开关晶体管M10的第一电极电连接至第二输出子电路180的输出端(例如，第十三开关晶体管M13的第二电极)。该第十开关晶体管M10的第二电极电连接至第一电压端101。该第十开关晶体管M10的栅极电连接至第三节点QB。例如，该第十开关晶体管M10可以为NMOS晶体管或PMOS晶体管。第十一开关晶体管M11的第一电极电连接至第一输出子电路140的输出端(例如，第十二开关晶体管M12的第二电极)。该第十一开关晶体管M11的第二电极电连接至用于提供第四电平的第四电压端104。该第十一开关晶体管M11的栅极电连接至第三节点QB。例如，该第十一开关晶体管M11可以为NMOS晶体管或PMOS晶体管。例如，第四电平可以为低电平VGL2(例如负电平)。
下面以第十开关晶体管M10和第十一开关晶体管M11均为NMOS晶体管为例进行描述。在第一节点Q为高电平的情况下，第八开关晶体管M8导通，第三节点QB为低电平，从而使得第十开关晶体管M10和第十一开关晶体管M11截止，这样不影响第一输出子电路140和第二输出子电路180输出信号。在第一节点Q被复位为低电平的情况下，第八开关晶体管M8截止。由于第七开关晶体管M7导通，导致第三节点QB为高电平，从而使得第十开关晶体管M10和第十一开关晶体管M11导通。这样可以使得第二输出子电路180的输出端被拉低到第一电压端101的低电平VGL1(即第一电平)，以及使得第一输出子电路140的输出端被拉低到第四电压端104的低电平VGL2(即第四电平)。这样有利于维持第一输出子电路的输出端和第二输出子电路的输出端的电位为低电平，从而起到减小噪声的作用。
至此，描述了根据本公开另一些实施例的移位寄存器单元。从图5可以看出，该移位寄存器单元的电路结构比较简单。
在本公开的一些实施例中，还提供了一种栅极驱动电路。该栅极驱动电路可以包括多个如前所述的移位寄存器单元(例如，如图1、图2、图3或图5所示的移位寄存器单元)。
在一些实施例中，该多个移位寄存器单元可以包括N个移位寄存器单元，N为正整数。在该N个移位寄存器单元中，第i-x1个移位寄存器单元输出的进位控制信号作为第i个移位寄存器单元的第一输入信号VIN1和第二输入信号VIN2(如图5所示)。用于第1个至第x1个移位寄存器单元的第一输入信号分别为由外部电路输出的第一输入信号，用于第1个至第x1个移位寄存器单元的第二输入信号分别为由外部电路输出的第二输入信号，x1+1≤i≤N且i为正整数，x1为正整数。
在该实施例中，用于每个移位寄存器单元的第一输入信号和第二输入信号为相同的信号。因此，第i-x1个移位寄存器单元输出的进位控制信号作为第i个移位寄存器单元的第一输入信号和第二输入信号，用于第1个至第x1个移位寄存器单元的第一输入信号和第二输入信号分别为由外部电路输出的信号。
在一些实施例中，在该N个移位寄存器单元中，第j+x2个移位寄存器单元输出的进位控制信号作为第j个移位寄存器单元的第一复位信号VRE和第四输入信号VIN4(如图5所示，这里的j以i为例)。用于第N-x2+1个至第N个移位寄存器单元的第一复位信号分别为由外部电路输出的第一复位信号。用于第N-x2+1个至第N个移位寄存器单元的第四输入信号分别为由外部电路输出的第四输入信号。1≤j≤N-x2且j为正整数，x2为正整数。
在该实施例中，用于每个移位寄存器单元的第一复位信号和第四输入信号为相同的信号。因此，第j+x2个移位寄存器单元输出的进位控制信号作为第j个移位寄存器单元的第一复位信号和第四输入信号。用于第N-x2+1个至第N个移位寄存器单元的第一复位信号和第四输入信号分别为由外部电路输出的信号。
需要说明的是，上面所述的外部电路可以为已知的集成电路等。该外部电路可以用于输出第一输入信号、第二输入信号、第一复位信号和第四输入信号。例如，该外部电路可以在不同等阶段输出不同的信号，也可以在同一阶段输出不同的信号。
图6是示出根据本公开一个实施例的栅极驱动电路的结构图。图6示出了4个移位寄存器单元(A1至A4)为一个单元组的情况。图6中示出了起始信号STU、第五输入信号OE、第三输入信号CLKA、第二复位信号TRST、4个第一时钟信号CLKE_1至CLKE_4和4个第二时钟信号CLKD_1至CLKD_4。这里，在栅极驱动电路中，每4个第一时钟信号重复出现，以及每4个第二时钟信号重复出现。
下面以x1＝1、x2＝1为例，结合图5和图6详细描述本公开一些实施例的栅极驱动电路。
在一些实施例中，第i-1个移位寄存器单元输出的进位控制信号CR<i-1>作为第i个移位寄存器单元的第一输入信号VIN1和第二输入信号VIN2。例如，如图6所示，第1个移位寄存器单元A1输出的进位控制信号CR<1>作为第2个移位寄存器单元A2的第一输入信号VIN1_2和第二输入信号VIN2_2，第2个移位寄存器单元A2输出的进位控制信号CR<2>作为第3个移位寄存器单元A3的第一输入信号VIN1_3和第二输入信号VIN2_3，等等。另外，第1个移位寄存器单元A1的第一输入信号VIN1_1和第二输入信号VIN2_1是由外部电路(图6中未示出)输出的起始信号STU。
在一些实施例中，第j+1个移位寄存器单元输出的进位控制信号CR<j+1>作为第j个移位寄存器单元的第一复位信号VRE和第四输入信号VIN4。例如，如图6所示，第4个移位寄存器单元A4输出的进位控制信号CR<4>作为第3个移位寄存器单元A3的第一复位信号VRE_3和第四输入信号VIN4_3，第3个移位寄存器单元A3输出的进位控制信号CR<3>作为第2个移位寄存器单元A2的第一复位信号VRE_2和第四输入信号VIN4_2，等等。另外，第N个移位寄存器单元的第一复位信号和第四输入信号是由外部电路(图6中未示出)输出的信号。
至此，详细描述了根据本公开一些实施例的栅极驱动电路。通过控制该栅极驱动电路中的各个移位寄存器单元的运行，可以实现栅极驱动电路在显示阶段输出栅极驱动信号并在场消隐阶段输出补偿驱动信号的功能。在上述栅极驱动电路中，通过输出补偿驱动信号，例如可以在任意帧补偿任意行子像素的驱动薄膜晶体管。
需要说明的是，虽然图6中示出了4个移位寄存器单元为一个单元组的情况，但是本公开实施例的范围并不仅限于此。例如，还可以是其他数量(例如大于4个)的移位寄存器单元为一个单元组。
图7是示出根据本公开一个实施例的用于栅极驱动电路的控制信号的时序图。图7示例性地示出了如图6所示的栅极驱动电路中的第3个移位寄存器单元A3在显示阶段输出栅极驱动信号并在场消隐阶段输出补偿驱动信号的工作过程。
在该工作过程中，第2个移位寄存器单元输出的进位控制信号CR<2>作为第3个移位寄存器单元的第一输入信号VIN1_3和第二输入信号VIN2_3，第4个移位寄存器单元输出的进位控制信号CR<4>作为第3个移位寄存器单元的第一复位信号VRE_3和第四输入信号VIN4_3。另外，从图7中可以看出，在这4个移位寄存器单元中，第3个移位寄存器单元(作为当前行的移位寄存器单元)的第二节点H的高电平(作为第二电平)保持到场消隐阶段，其他移位寄存器单元(例如第1、2、4个移位寄存器单元)的第二节点的高电平并不能被保持到场消隐阶段。关于该第3个移位寄存器单元A3的工作过程，可以参考前面结合图4所描述的移位寄存器单元的工作过程，这里不在赘述。
在本公开的一些实施例中，还提供了一种显示装置。该显示装置可以包括如前所述的栅极驱动电路(例如图6所示的栅极驱动电路)。例如，该显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
图8是示出根据本公开一个实施例的用于移位寄存器单元的控制方法的流程图。如图8所示，该控制方法可以包括步骤S802至S810。
在步骤S802，在显示阶段，第一输入子电路在第一输入信号的控制下，将第一节点的电位由第一电平变为第二电平，第二输入子电路在第二输入信号的控制下，将第二节点的电位由第一电平变为第二电平，并将该第二节点的第二电平保持到场消隐阶段。
在步骤S804，在显示阶段，第一输出子电路在第一时钟信号的控制下，将第一节点的电位由第二电平变为第三电平以输出栅极驱动信号。该第二电平在第一电平与第三电平之间。
在步骤S806，第一复位子电路在第一复位信号的控制下，将第一节点的电位复位。
在步骤S808，在场消隐阶段，隔离子电路在第三输入信号的控制下，导通第一节点与第二节点之间的电耦合，以使得复位后的第一节点的电位由第一电平变为第二电平。
在步骤S810，在场消隐阶段，第一输出子电路在第一时钟信号的控制下将第一节点的电位由第二电平变为第三电平以输出补偿驱动信号。
至此，提供了根据本公开一些实施例的用于移位寄存器单元的控制方法。通过该控制方法，移位寄存器单元可以在显示阶段输出栅极驱动信号，并在场消隐阶段输出补偿驱动信号。因此，该控制方法可以使得移位寄存器单元在不影响显示装置正常显示的情况下实现在不同阶段输出不同信号的功能。
在一些实施例中，所述控制方法还可以包括：在第一输出子电路输出补偿驱动信号之后，第二复位子电路在第二复位信号的控制下将第一节点的电位和第二节点的电位复位。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (20)

1.一种移位寄存器单元，包括：
第一输入子电路，被配置为控制第一节点的电位；
第二输入子电路，被配置为控制第二节点的电位；
隔离子电路，设置在所述第一节点与所述第二节点之间，被配置为控制所述第一节点与所述第二节点之间的电耦合的导通与中断；以及
第一输出子电路，与所述第一节点电连接，被配置为在显示阶段输出栅极驱动信号，以及在所述显示阶段之后的场消隐阶段输出补偿驱动信号。
2.根据权利要求1所述的移位寄存器单元，其中，
所述第一输入子电路被配置为在显示阶段，在第一输入信号的控制下，将所述第一节点的电位由第一电平变为第二电平；
所述第二输入子电路设置在第一电压端与第二电压端之间，所述第一电压端用于提供所述第一电平，所述第二电压端用于提供所述第二电平，所述第二输入子电路被配置为在所述显示阶段，在第二输入信号的控制下，将所述第二节点的电位由所述第一电平变为所述第二电平，并将所述第二电平保持到所述场消隐阶段；
所述隔离子电路被配置为在所述场消隐阶段，在第三输入信号的控制下，导通所述第一节点与所述第二节点之间的电耦合，以使得复位后的所述第一节点的电位由所述第一电平变为所述第二电平；
所述第一输出子电路被配置为在所述显示阶段，在第一时钟信号的控制下将所述第一节点的电位由所述第二电平变为第三电平以输出栅极驱动信号，以及在所述场消隐阶段，在所述第一时钟信号的控制下将所述第一节点的电位由所述第二电平变为所述第三电平以输出补偿驱动信号；其中，所述第二电平在所述第一电平与所述第三电平之间。
3.根据权利要求2所述的移位寄存器单元，其中，
所述第二输入子电路包括第一电容器和第一开关晶体管；
所述第一电容器的第一端电连接至所述第二节点，所述第一电容器的第二端电连接至所述第一电压端；
所述第一开关晶体管的第一电极电连接至所述第二电压端，所述第一开关晶体管的第二电极电连接至所述第二节点，所述第一开关晶体管的栅极被配置为接收所述第二输入信号。
4.根据权利要求2所述的移位寄存器单元，其中，
所述隔离子电路包括第二开关晶体管；
所述第二开关晶体管的第一电极电连接至所述第一节点，所述第二开关晶体管的第二电极电连接至所述第二节点，所述第二开关晶体管的栅极被配置为接收所述第三输入信号。
5.根据权利要求2所述的移位寄存器单元，还包括：
第一复位子电路，被配置为在第一复位信号的控制下，将所述第一节点的电位复位；
第二复位子电路，被配置为在第二复位信号的控制下，将所述第一节点的电位和所述第二节点的电位复位；以及
第三复位子电路，被配置为在第四输入信号和第五输入信号的控制下，将所述第二节点的电位复位。
6.根据权利要求5所述的移位寄存器单元，其中，
所述第一复位子电路包括第三开关晶体管，
其中，所述第三开关晶体管的第一电极电连接至所述第一节点，所述第三开关晶体管的第二电极电连接至所述第一电压端，所述第三开关晶体管的栅极被配置为接收所述第一复位信号。
7.根据权利要求5所述的移位寄存器单元，其中，
所述第二复位子电路包括第四开关晶体管，
其中，所述第四开关晶体管的第一电极电连接至所述第二节点，所述第四开关晶体管的第二电极电连接至所述第一电压端，所述第四开关晶体管的栅极被配置为接收所述第二复位信号。
8.根据权利要求5所述的移位寄存器单元，其中，
所述第三复位子电路包括第五开关晶体管和第六开关晶体管；
所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第六开关晶体管的第一电极，所述第五开关晶体管的栅极被配置为接收所述第四输入信号；
所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极被配置为接收所述第五输入信号。
9.根据权利要求2所述的移位寄存器单元，还包括：
第二输出子电路，被配置为在所述显示阶段，在第二时钟信号的控制下输出进位控制信号。
10.根据权利要求9所述的移位寄存器单元，还包括：
降噪子电路，被配置为在所述第一节点的电位被复位的情况下，将所述第一节点的电位保持为所述第一电平；以及
电位保持子电路，被配置为在所述第一节点的电位被复位的情况下，将所述第一输出子电路的输出端的电位保持为第四电平，以及将所述第二输出子电路的输出端的电位保持为所述第一电平，其中，所述第二电平在所述第四电平与所述第三电平之间。
11.根据权利要求10所述的移位寄存器单元，其中，
所述降噪子电路包括第七开关晶体管、第八开关晶体管和第九开关晶体管；
其中，所述第七开关晶体管的第一电极和栅极均电连接至用于提供第二电平的第三电压端，所述第七开关晶体管的第二电极电连接至第三节点；
所述第八开关晶体管的第一电极电连接至所述第三节点，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第一节点；
所述第九开关晶体管的第一电极电连接至所述第一节点，所述第九开关晶体管的第二电极电连接至所述第一电压端，所述第九开关晶体管的栅极电连接至所述第三节点。
12.根据权利要求10所述的移位寄存器单元，其中，
所述电位保持子电路包括第十开关晶体管和第十一开关晶体管；
其中，所述第十开关晶体管的第一电极电连接至所述第二输出子电路的输出端，所述第十开关晶体管的第二电极电连接至所述第一电压端，所述第十开关晶体管的栅极电连接至所述第三节点；
所述第十一开关晶体管的第一电极电连接至所述第一输出子电路的输出端，所述第十一开关晶体管的第二电极电连接至用于提供所述第四电平的第四电压端，所述第十一开关晶体管的栅极电连接至所述第三节点。
13.根据权利要求2所述的移位寄存器单元，其中，
所述第一输出子电路包括第十二开关晶体管和第二电容器；
其中，所述第十二开关晶体管的第一电极被配置为接收所述第一时钟信号，所述第十二开关晶体管的第二电极作为所述第一输出子电路的输出端，所述第十二开关晶体管的栅极电连接至所述第一节点；
所述第二电容器的第一端电连接至所述第十二开关晶体管的栅极，所述第二电容器的第二端电连接至所述第十二开关晶体管的第二电极。
14.根据权利要求9所述的移位寄存器单元，其中，
所述第二输出子电路包括第十三开关晶体管；
其中，所述第十三开关晶体管的第一电极被配置为接收所述第二时钟信号，所述第十三开关晶体管的第二电极作为所述第二输出子电路的输出端，所述第十三开关晶体管的栅极电连接至所述第一节点。
15.根据权利要求2所述的移位寄存器单元，其中，
所述第一输入子电路包括第十四开关晶体管；
其中，所述第十四开关晶体管的第一电极电连接至用于提供所述第二电平的第五电压端，所述第十四开关晶体管的第二电极电连接至所述第一节点，所述第十四开关晶体管的栅极被配置为接收所述第一输入信号。
16.根据权利要求2所述的移位寄存器单元，其中，
所述移位寄存器单元还包括：第一复位子电路、第二复位子电路、第三复位子电路、第二输出子电路、降噪子电路和电位保持子电路；
所述第二输入子电路包括第一电容器和第一开关晶体管，其中，所述第一电容器的第一端电连接至所述第二节点，所述第一电容器的第二端电连接至所述第一电压端，所述第一开关晶体管的第一电极电连接至所述第二电压端，所述第一开关晶体管的第二电极电连接至所述第二节点，所述第一开关晶体管的栅极被配置为接收所述第二输入信号；
所述隔离子电路包括第二开关晶体管，其中，所述第二开关晶体管的第一电极电连接至所述第一节点，所述第二开关晶体管的第二电极电连接至所述第二节点，所述第二开关晶体管的栅极被配置为接收所述第三输入信号；
所述第一复位子电路包括第三开关晶体管，其中，所述第三开关晶体管的第一电极电连接至所述第一节点，所述第三开关晶体管的第二电极电连接至所述第一电压端，所述第三开关晶体管的栅极被配置为接收第一复位信号；
所述第二复位子电路包括第四开关晶体管，其中，所述第四开关晶体管的第一电极电连接至所述第二节点，所述第四开关晶体管的第二电极电连接至所述第一电压端，所述第四开关晶体管的栅极被配置为接收第二复位信号；
所述第三复位子电路包括第五开关晶体管和第六开关晶体管，其中，所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第六开关晶体管的第一电极，所述第五开关晶体管的栅极被配置为接收第四输入信号，所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极被配置为接收第五输入信号；
所述降噪子电路包括第七开关晶体管、第八开关晶体管和第九开关晶体管，其中，所述第七开关晶体管的第一电极和栅极均电连接至用于提供第二电平的第三电压端，所述第七开关晶体管的第二电极电连接至第三节点，所述第八开关晶体管的第一电极电连接至所述第三节点，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第一节点，所述第九开关晶体管的第一电极电连接至所述第一节点，所述第九开关晶体管的第二电极电连接至所述第一电压端，所述第九开关晶体管的栅极电连接至所述第三节点；
所述电位保持子电路包括第十开关晶体管和第十一开关晶体管，其中，所述第十开关晶体管的第一电极电连接至所述第二输出子电路的输出端，所述第十开关晶体管的第二电极电连接至所述第一电压端，所述第十开关晶体管的栅极电连接至所述第三节点，所述第十一开关晶体管的第一电极电连接至所述第一输出子电路的输出端，所述第十一开关晶体管的第二电极电连接至用于提供第四电平的第四电压端，所述第十一开关晶体管的栅极电连接至所述第三节点；
所述第一输出子电路包括第十二开关晶体管和第二电容器，其中，所述第十二开关晶体管的第一电极被配置为接收所述第一时钟信号，所述第十二开关晶体管的第二电极作为所述第一输出子电路的输出端，所述第十二开关晶体管的栅极电连接至所述第一节点，所述第二电容器的第一端电连接至所述第十二开关晶体管的栅极，所述第二电容器的第二端电连接至所述第十二开关晶体管的第二电极；
所述第二输出子电路包括第十三开关晶体管，其中，所述第十三开关晶体管的第一电极被配置为接收第二时钟信号，所述第十三开关晶体管的第二电极作为所述第二输出子电路的输出端，所述第十三开关晶体管的栅极电连接至所述第一节点；
所述第一输入子电路包括第十四开关晶体管，其中，所述第十四开关晶体管的第一电极电连接至用于提供所述第二电平的第五电压端，所述第十四开关晶体管的第二电极电连接至所述第一节点，所述第十四开关晶体管的栅极被配置为接收所述第一输入信号。
17.一种栅极驱动电路，包括：多个如权利要求9至12任意一项所述的移位寄存器单元。
18.根据权利要求17所述的栅极驱动电路，其中，
所述多个移位寄存器单元包括N个移位寄存器单元，N为正整数；
在所述N个移位寄存器单元中，第i-x1个移位寄存器单元输出的进位控制信号作为第i个移位寄存器单元的第一输入信号和第二输入信号，用于第1个至第x1个移位寄存器单元的第一输入信号分别为由外部电路输出的第一输入信号，用于第1个至第x1个移位寄存器单元的第二输入信号分别为由所述外部电路输出的第二输入信号，x1+1≤i≤N且i为正整数，x1为正整数；
在所述N个移位寄存器单元中，第j+x2个移位寄存器单元输出的进位控制信号作为第j个移位寄存器单元的第一复位信号和第四输入信号，用于第N-x2+1个至第N个移位寄存器单元的第一复位信号分别为由所述外部电路输出的第一复位信号，用于第N-x2+1个至第N个移位寄存器单元的第四输入信号分别为由所述外部电路输出的第四输入信号，其中，1≤j≤N-x2且j为正整数，x2为正整数。
19.一种显示装置，包括：如权利要求17或18所述的栅极驱动电路。
20.一种用于移位寄存器单元的控制方法，包括：
在显示阶段，第一输入子电路在第一输入信号的控制下，将第一节点的电位由第一电平变为第二电平，第二输入子电路在第二输入信号的控制下，将第二节点的电位由第一电平变为第二电平，并将所述第二节点的第二电平保持到场消隐阶段；
在所述显示阶段，第一输出子电路在第一时钟信号的控制下，将所述第一节点的电位由所述第二电平变为第三电平以输出栅极驱动信号，其中，所述第二电平在所述第一电平与所述第三电平之间；
第一复位子电路在第一复位信号的控制下，将所述第一节点的电位复位；
在所述场消隐阶段，隔离子电路在第三输入信号的控制下，导通所述第一节点与所述第二节点之间的电耦合，以使得复位后的所述第一节点的电位由所述第一电平变为所述第二电平；以及
在所述场消隐阶段，所述第一输出子电路在所述第一时钟信号的控制下将所述第一节点的电位由所述第二电平变为所述第三电平以输出补偿驱动信号。
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