CN114300029A - 移位寄存器单元及驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元，包括输入电路、第一控制电路、消隐控制电路、第一输出电路和第二输出电路。输入电路配置为响应于输入信号对第一节点的电平进行控制；第一控制电路配置为响应于输入信号以及第一节点的电平，对第二节点的电平进行控制；消隐控制电路配置为对第一节点的电平和第二节点的电平进行控制；第一输出电路配置为在第一节点的电平的控制下，在第一输出端输出第一输出信号；第二输出电路配置为在第二节点的电平的控制下，在第二输出端输出第二输出信号。该移位寄存器单元可以节省晶体管和电容的数目，从而使得采用该移位寄存器单元的显示装置可以减小边框尺寸。

Description

移位寄存器单元及驱动方法、栅极驱动电路和显示装置
本申请是申请日为2019年08月08日、申请号为201980001296.X、发明名称为“移位寄存器单元及驱动方法、栅极驱动电路和显示装置”的发明专利申请的分案申请。
技术领域
本公开的实施例涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。
背景技术
在显示技术领域，例如液晶显示面板或有机发光二极管(Organic LightEmitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与该多行栅线交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片(Gate IC)中。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一控制电路、消隐控制电路、第一输出电路和第二输出电路。所述输入电路与输入端和第一节点电连接，且配置为响应于所述输入端输入的输入信号对所述第一节点的电平进行控制；所述第一控制电路与所述输入端、所述第一节点和第二节点电连接，且配置为响应于所述输入端输入的所述输入信号，对所述第二节点的电平进行控制；所述消隐控制电路与选择控制端、第一时钟信号端、所述第一节点和所述第二节点电连接，且配置为在所述选择控制端输入的选择控制信号、所述第一时钟信号端输入的第一时钟信号的控制下，对所述第一节点的电平和所述第二节点的电平进行控制；所述第一输出电路包括第一输出端和所述第一节点，且所述第一输出电路配置为在所述第一节点的电平的控制下，在所述第一输出端输出第一输出信号；所述第二输出电路包括第二输出和所述第二节点端，且所述第二输出电路配置为在所述第二节点的电平的控制下，在所述第二输出端输出第二输出信号。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述消隐控制电路包括第一控制子电路、第二控制子电路和第三控制子电路；所述第一控制子电路与所述选择控制端、所述第一节点和第一消隐节点电连接，且配置为在所述选择控制端输入的选择控制信号和所述第一节点的电平的控制下，对所述第一消隐节点的电平进行控制；所述第二控制子电路与所述第一消隐节点和第二消隐节点电连接，且配置为在所述第一消隐节点的电平的控制下，对所述第二消隐节点的电平进行控制；所述第三控制子电路与所述第一时钟信号端、所述第二消隐节点、所述第一节点和所述第二节点电连接，且配置为在所述第一时钟信号端输入的第一时钟信号的控制下，对所述第一节点和所述第二节点的电平进行控制。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一控制子电路包括第一晶体管和第一电容，所述第二控制子电路包括第二晶体管，所述第三控制子电路包括第三晶体管和第四晶体管；所述第一晶体管的栅极和所述选择控制端电连接以接收所述选择控制信号，所述第一晶体管的第一极和所述第一节点电连接，所述第一晶体管的第二极和所述第一消隐节点电连接；所述第一电容的第一极和所述第一消隐节点电连接，所述第一电容的第二极和第一电压端电连接以接收第一电压；所述第二晶体管的栅极和所述第一消隐节点电连接，所述第二晶体管的第一极和第一时钟信号端电连接以接收所述第一时钟信号，所述第二晶体管的第二极和所述第二消隐节点电连接；所述第三晶体管的栅极和所述第一时钟信号端电连接以接收所述第一时钟信号，所述第三晶体管的第一极和所述第二消隐节点电连接，所述第三晶体管的第二极和所述第一节点电连接；所述第四晶体管的栅极和所述第一时钟信号端电连接以接收所述第一时钟信号，所述第四晶体管的第一极和所述第二消隐节点电连接，所述第四晶体管的第二极和所述第二节点电连接。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一输出端包括移位输出端和至少一个扫描信号输出端。
例如，在本公开至少一实施例提供的移位寄存器单元中，在所述第一输出端包括移位输出端和一个扫描信号输出端的情形下，所述第一输出电路包括第五晶体管、第六晶体管和第二电容；所述第五晶体管的栅极和所述第一节点电连接，所述第五晶体管的第一极和第二时钟信号端电连接以接收第二时钟信号并作为所述第一输出信号，所述第五晶体管的第二极和所述移位输出端电连接；所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极和第三时钟信号端电连接以接收第三时钟信号并作为所述第一输出信号，所述第六晶体管的第二极和所述扫描信号输出端电连接；所述第二电容的第一极和所述第一节点电连接，所述第二电容的第二极和所述第五晶体管或所述第六晶体管的第二极电连接；所述第二时钟信号和所述第三时钟信号在显示时段的时序相同。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第二输出电路包括第七晶体管和第三电容；所述第七晶体管的栅极和所述第二节点电连接，所述第七晶体管的第一极和第四时钟信号端电连接以接收第四时钟信号并作为所述第二输出信号，所述第七晶体管的第二极和所述第二输出端电连接；所述第三电容的第一极和所述第二节点电连接，所述第三电容的第二极和所述第二输出端电连接。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述输入电路包括第八晶体管；所述第八晶体管的栅极和所述输入端电连接以接收所述输入信号，所述第八晶体管的第一极和第二电压端电连接以接收第二电压，所述第八晶体管的第二极和所述第一节点电连接。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一控制电路包括第九晶体管；所述第九晶体管的栅极和所述输入端电连接以接收所述输入信号，所述第九晶体管的第一极和所述第一节点电连接，所述第九晶体管的第二极和所述第二节点电连接。
例如，本公开至少一实施例提供的移位寄存器单元，还包括第二控制电路和第三控制电路；所述第二控制电路与所述第一节点和第三节点电连接，且配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制；所述第三控制电路与所述第二节点和第四节点电连接，且配置为在所述第二节点的电平的控制下，对所述第四节点的电平进行控制。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第二控制电路包括第十晶体管和第十一晶体管，所述第三控制电路包括第十二晶体管和第十三晶体管；所述第十晶体管的栅极和第一极电连接，且与第二电压端电连接以接收第二电压，所述第十晶体管的第二极和所述第三节点电连接；所述第十一晶体管的栅极和所述第一节点电连接，所述第十一晶体管的第一极和所述第三节点电连接，所述第十一晶体管的第二极和第一电压端电连接以接收第一电压；所述第十二晶体管的栅极和第一极电连接，且与所述第二电压端电连接以接收所述第二电压，所述第十二晶体管的第二极和所述第四节点电连接；所述第十三晶体管的栅极和所述第二节点电连接，所述第十三晶体管的第一极和所述第四节点电连接，所述第十三晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
例如，本公开至少一实施例提供的移位寄存器单元，还包括第一节点降噪电路和第二节点降噪电路；所述第一节点降噪电路与所述第一节点和所述第三节点电连接，且配置为在所述第三节点的电平的控制下，对所述第一节点降噪；所述第二节点降噪电路与所述第二节点和所述第四节点电连接，且配置为在所述第四节点的电平的控制下，对所述第二节点进行降噪。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一节点降噪电路包括第十四晶体管，所述第二节点降噪电路包括第十五晶体管；所述第十四晶体管的栅极和所述第三节点电连接，所述第十四晶体管的第一极和所述第一节点电连接，所述第十四晶体管的第二极和第一电压端电连接以接收第一电压；所述第十五晶体管的栅极和所述第四节点电连接，所述第十五晶体管的第一极和所述第二节点电连接，所述第十五晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
例如，本公开至少一实施例提供的移位寄存器单元，还包括第一输出降噪电路和第二输出降噪电路；所述第一输出降噪电路与所述第三节点和所述第一输出端电连接，且配置为在所述第三节点的电平的控制下，对所述第一输出端降噪；所述第二输出降噪电路与所述第四节点和所述第二输出端电连接，且配置为在所述第四节点的电平的控制下，对所述第二输出端降噪。
例如，在本公开至少一实施例提供的移位寄存器单元中，，在所述第一输出端包括移位输出端和一个扫描信号输出端的情形下，所述第一输出降噪电路包括第十六晶体管和第十七晶体管，所述第二输出降噪电路包括第十八晶体管；所述第十六晶体管的栅极和所述第三节点电连接，所述第十六晶体管的第一极和所述移位输出端电连接，所述第十六晶体管的第二极和第一电压端电连接以接收第一电压；所述第十七晶体管的栅极和所述第三节点电连接，所述第十七晶体管的第一极和所述扫描信号输出端电连接，所述第十七晶体管的第二极和第三电压端电连接以接收第三电压；所述第十八晶体管的栅极和所述第四节点电连接，所述第十八晶体管的第一极和所述第二输出端电连接，所述第十八晶体管的第二极和所述第三电压端电连接以接收所述第三电压。
例如，本公开至少一实施例提供的移位寄存器单元，还包括第一复位电路和第二复位电路；所述第一复位电路与所述第一节点和第一复位端电连接，且配置为响应于所述第一复位端提供的第一复位信号，对所述第一节点复位；所述第二复位电路与所述第二节点和所述第一复位端电连接，且配置为响应于所述第一复位信号，对所述第二节点复位。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一复位电路包括第十九晶体管，所述第二复位电路包括第二十晶体管；所述第十九晶体管的栅极和所述第一复位端电连接以接收所述第一复位信号，所述第十九晶体管的第一极和所述第一节点电连接，所述第十九晶体管的第二极和第一电压端电连接以接收第一电压；所述第二十晶体管的栅极和所述第一复位端电连接以接收所述第一复位信号，所述第二十晶体管的第一极和所述第二节点电连接，所述第二十晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
例如，本公开至少一实施例提供的移位寄存器单元，还包括第一总复位电路和第二总复位电路；所述第一总复位电路与所述第一节点和第二复位端电连接，且配置为响应于所述第二复位端提供的第二复位信号，对所述第一节点复位；所述第二总复位电路与所述第二节点和所述第二复位端电连接，且配置为响应于所述第二复位信号，对所述第二节点复位。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一总复位电路包括第二十一晶体管，所述第二总复位电路包括第二十二晶体管；所述第二十一晶体管的栅极和所述第二复位端电连接以接收所述第二复位信号，所述第二十一晶体管的第一极和所述第一节点电连接，所述第二十一晶体管的第二极和第一电压端电连接以接收第一电压；所述第二十二晶体管的的栅极和所述第二复位端电连接以接收所述第二复位信号，所述第二十二晶体管的第一极和所述第二节点电连接，所述第二十二晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述输入电路和所述第一控制电路被配置为在所述输入信号的控制下将所述输入信号同时传输到所述第一节点和所述第二节点。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述输入电路包括第八晶体管，所述第八晶体管的栅极和第一极彼此电连接，且均与所述输入端电连接以接收所述输入信号，所述第八晶体管的第二极与所述第一节点电连接。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第二控制电路和所述第三控制电路还电连接到第二电压端以接收第二电压，且被配置为在所述第二电压的控制下将所述第二电压同时传输到所述第三节点和所述第四节点。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一复位电路和所述第二复位电路还电连接到第一电压端以接收第一电压，且被配置为在所述第一复位信号的控制下将所述第一电压同时传输到所述第一节点和所述第二节点。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一输出信号和所述第二输出信号被配置为驱动相邻的像素行。
例如，在本公开至少一实施例提供的移位寄存器单元中，在所述第一输出端包括移位输出端和一个扫描信号输出端的情形下，所述第一输出电路包括第五晶体管、第六晶体管和第二电容；所述第五晶体管的栅极和所述第一节点电连接，所述第五晶体管的第一极和第二时钟信号端电连接以接收第二时钟信号并作为所述第一输出信号，所述第五晶体管的第二极和所述移位输出端电连接；所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极和第三时钟信号端电连接以接收第三时钟信号并作为所述第一输出信号，所述第六晶体管的第二极和所述扫描信号输出端电连接；所述第二电容的第一极和所述第一节点电连接，所述第二电容的第二极和所述第五晶体管或所述第六晶体管的第二极电连接；所述第二输出电路包括第七晶体管和第三电容；所述第七晶体管的栅极和所述第二节点电连接，所述第七晶体管的第一极和第四时钟信号端电连接以接收第四时钟信号并作为所述第二输出信号，所述第七晶体管的第二极和所述第二输出端电连接；所述第三电容的第一极和所述第二节点电连接，所述第三电容的第二极和所述第二输出端电连接；所述第三时钟信号和所述第四时钟信号同时处于高电平的持续时间小于或等于所述第三时钟信号和所述第四时钟信号既不同时处于高电平也不处于低电平的持续时间。
例如，在本公开至少一实施例提供的移位寄存器单元中，所述第一输出端包括移位输出端和至少一个扫描信号输出端；所述移位输出端、所述至少一个扫描信号输出端和所述消隐控制电路对应于同一行像素。
本公开至少一实施例提供一种栅极驱动电路，包括本公开任一实施例提供的移位寄存器单元。
本公开至少一实施例提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路以及多个呈阵列排布的子像素单元；所述栅极驱动电路中的每一个移位寄存器单元中的所述第一输出端和所述第二输出端分别和位于不同行的子像素单元电连接。
本公开至少一实施例提供一种移位寄存器单元的驱动方法，包括用于一帧的显示时段和消隐时段；在所述显示时段，所述输入电路响应于所述输入端输入的输入信号对所述第一节点充电，所述第一控制电路响应于所述输入信号以及所述第一节点的电平，对所述第二节点充电，所述消隐控制电路在所述第一节点的电平的控制下，对所述消隐控制电路的第一消隐节点进行充电；所述第一输出电路在所述第一节点的电平的控制下，在所述第一输出端输出所述第一输出信号，所述第二输出电路在所述第二节点的电平的控制下，在所述第二输出端输出所述第二输出信号；在所述消隐阶段，所述消隐控制电路在所述选择控制信号、所述第一时钟信号和所述第一消隐节点的电平的控制下，对所述第一节点和所述第二节点进行充电；所述第一输出电路在所述第一节点的电平的控制下，在所述第一输出端输出所述第一输出信号，所述第二输出电路在所述第二节点的电平的控制下，在所述第二输出端输出所述第二输出信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开至少一实施例提供的一种移位寄存器单元的示意图；
图2为本公开至少一实施例提供的一种消隐控制电路的示意图；
图3为本公开至少一实施例提供的另一种移位寄存器单元的示意图；
图4为本公开至少一实施例提供的又一种移位寄存器单元的示意图；
图5为图4所示的一种移位寄存器单元的一种具体实现示例的电路图；
图6为图4所示的一种移位寄存器单元的另一种具体实现示例的电路图；
图7为图4所示的一种移位寄存器单元的又一种具体实现示例的电路图；
图8为本公开至少一实施例提供的一种栅极驱动电路的示意图；
图9为本公开至少一实施例提供的一种对应于图8所示的栅极驱动电路工作时的信号时序图；以及
图10为本公开至少一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段提供用于感测晶体管的感测驱动信号。
在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对该显示面板的逐行顺序补偿。
如上所述，在栅极驱动电路驱动一个显示面板中的多行子像素单元时，如果要实现外部补偿，则需要该栅极驱动电路不仅可以输出用于显示时段的扫描驱动信号，同时还需要输出用于消隐时段的感测驱动信号。
但是，栅极驱动电路要实现在显示时段和消隐时段输出两种不同周期和不同脉冲宽度的驱动信号是非常困难的，而且，还要求栅极驱动电路的结构尽量的简单。因此，如何通过尽量少的晶体管数目以及电容数据实现具有上述功能的高PPI(Pixels Per Inch，每英寸像素数量)的显示装置，成为本领域的技术人员亟需解决的问题。
针对上述问题，本公开至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括输入电路、第一控制电路、消隐控制电路、第一输出电路和第二输出电路。输入电路与输入端连接，且配置为响应于输入端输入的输入信号对第一节点的电平进行控制；第一控制电路与输入端、第一节点和第二节点连接，且配置为响应于输入端输入的输入信号以及第一节点的电平，对第二节点的电平进行控制；消隐控制电路与第一节点和第二节点连接，且配置为在选择控制信号、第一时钟信号和第一节点的电平的控制下，对第一节点的电平和第二节点的电平进行控制；第一输出电路包括第一输出端，且第一输出电路配置为在第一节点的电平的控制下，在第一输出端输出第一输出信号；第二输出电路包括第二输出端，且第二输出电路配置为在第二节点的电平的控制下，在第二输出端输出第二输出信号。
本公开一些实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开上述实施例提供的移位寄存器单元，通过共用一个消隐控制电路实现对第一节点的电平和第二节点的电平的控制，以在第一节点的电平和第二节点的电平的控制下，实现通过一级移位寄存器单元输出两行驱动信号的功能，从而可以极大地减少晶体管数目和电容数目，减小采用该移位寄存器单元的显示装置的边框尺寸，降低成本，提高该显示装置的PPI。
需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。
另外，在本公开的实施例中，为了表示清楚、简洁，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板中的多行子像素单元从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
下面结合附图对本公开的实施例及其示例进行详细说明。
图1为本公开至少一实施例提供的一种移位寄存器单元的示意图。如图1所示，该移位寄存器单元10可以包括输入电路110、第一控制电路120、消隐控制电路130、第一输出电路141和第二输出电路142。通过级联多个该移位寄存器单元10可以得到栅极驱动电路，该栅极驱动电路用于驱动显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
如图1所示，输入电路110与输入端STU连接，且配置为响应于输入端STU输入的输入信号对第一节点Q1的电平进行控制。例如，在一些示例中，输入电路110与输入端STU、第二电压端VDD和第一节点Q1连接，配置为在输入端STU提供的输入信号的控制下导通，使第二电压端VDD和第一节点Q1连接，从而使第二电压端VDD提供的第二电压被输入到第一节点Q1，将第一节点Q1的电位充电至工作电位(例如，可以使得与第一节点Q1连接的晶体管导通的电位)。例如，在另一些示例中，输入电路110可以与输入端STU和第一节点Q1连接，配置为在输入端STU提供的输入信号的控制下导通，使输入端STU和第一节点Q1连接，从而使输入端STU提供的输入信号被输入到第一节点Q1，将第一节点Q1的电位上拉到工作电位。需要注意的是，第二电压端VDD还可以由提供时钟信号的时钟信号端代替，只要满足在相应的阶段可以对第一节点Q1进行充电即可，本公开的实施例对此不作限制。
第一控制电路120与输入端STU、第一节点Q1和第二节点Q2连接，且配置为响应于输入端STU输入的输入信号以及第一节点Q1的电平，对第二节点Q2的电平进行控制。例如，在一些示例中，第一控制电路120与输入端STU、第一节点Q1和第二节点Q2连接，配置为在输入端STU提供的输入信号的控制下导通，使第二节点Q2和第一节点Q1连接，从而使得第二节点Q2的电位与第一节点Q1的电位一致，即通过第一节点Q1将第二节点Q2的电位充电至工作电位。
消隐控制电路130与第一节点Q1和第二节点Q2连接，且配置为在选择控制信号、第一时钟信号和第一节点Q1的电平的控制下，对第一节点Q1的电平和第二节点Q2的电平进行控制。例如，在一些示例中，消隐控制电路130与选择控制端OE、第一时钟信号端CLKA、第一电压端VGL1、第一节点Q1和第二节点Q2连接，且配置为在选择控制端OE提供的选择控制信号的控制下存储第一节点Q1的电平，并在一帧的消隐时段，在第一时钟信号端CLKA提供的第一时钟信号和存储的第一节点Q1的电平的控制下，将第一时钟信号端CLKA提供的第一时钟信号提供至第一节点Q1和第二节点Q2，从而将第一节点Q1的电位和第二节点Q2的电位充电至工作电位。在该实施例中，一方面，第一节点Q1的电平和第二节点Q2的电平可以通过其共用的消隐控制电路130同时进行控制，不需要通过分别的电路进行分别控制，从而节省了移位寄存器单元中晶体管的数量，减小采用该移位寄存器单元的显示装置的边框尺寸，降低成本；另一方面，消隐控制电路130的输入端连接至第一节点Q1，而非连接至控制消隐时段的消隐输入端，即，显示时段和消隐时段可以共用一个输入电路110，从而极大地简化了移位寄存器单元的电路设计。
第一输出电路141包括第一输出端OUT1，且第一输出电路141配置为在第一节点Q1的电平的控制下，在第一输出端OUT1输出第一输出信号。例如，在一些示例中，第一输出电路141与第一节点Q1、第一输出端OUT1、第二时钟信号端CLKD连接，且配置为第一节点Q1的电平的控制下导通，使得第二时钟信号端CLKD提供的第二时钟信号作为第一输出信号输出至第一输出端OUT1。
例如，在一些示例中，第一输出端OUT1包括移位输出端和至少一个扫描信号输出端，从而将输出信号例如第二时钟信号端CLKD提供的第二时钟信号分别输出至移位输出端和扫描信号输出端，以提高该移位寄存器单元10的驱动能力。例如，在图3所示的示例中，至少一个扫描信号输出端包括一个扫描信号输出端GOUT1。例如，移位输出端CR用于为下一级移位寄存器单元10提供输入信号以及为上一级移位寄存器单元提供复位信号，扫描信号输出端GOUT1用于为显示面板中一行像素单元的像素电路提供驱动信号(例如，扫描驱动信号或感测驱动信号)。例如，移位输出端CR和该扫描信号输出端GOUT1可以输出相同的输出信号，也可以输出不同的输出信号。需要注意的是，在其他示例中，当包括多个扫描信号输出端时，各个扫描信号输出端也可以输出不同的输出信号，具体的设置根据实际情况而定，本公开的实施例对此不作限制。
例如，有些移位寄存器单元10(例如，前几级移位寄存器单元)可以和触发信号线连接，从而接收由该触发信号线提供的输入信号STU；或者，有些移位寄存器单元10(例如，除该前几级移位寄存器单元之外的其与各级移位寄存器单元)还可以接收其它级移位寄存器单元10输出的移位信号CR作为输入信号STU。
需要注意的是，在另一些示例中，移位输出端可以仅在一帧的显示时段输出第一输出信号以满足级联需要(当然，也可以在消隐时段输出，只要不引起消隐时段的误显示即可)，扫描信号输出端为了实现对像素电路中的扫描晶体管和感测晶体管的分别驱动，除了在一帧的显示时段需要输出扫描驱动信号外，还需要在一帧的消隐时段输出感测驱动信号，因此，为了避免在消隐时段输出的感测驱动信号在移位输出端输出会造成显示错乱的现象，还可以包括第三时钟信号端CLKE1(如图3所示)。例如，通过第三时钟信号端CLKE1控制扫描信号输出端GOUT1的输出，通过第二时钟信号端CLKD控制移位输出端CR的输出，即扫描信号输出端GOUT1和移位输出端CR的输出的输出信号通过不同的时钟信号端提供，以避免在消隐时段输出的感测驱动信号在移位输出端输出。例如，该第三时钟信号端CLKE1提供的第三时钟信号的波形与第二时钟信号端CLKD提供的第二时钟信号的波形在显示时段完全相同，在消隐时段可以相同，也可以不相同。
第二输出电路142包括第二输出端GOUT2，且第二输出电路142配置为在第二节点Q2的电平的控制下，在第二输出端GOUT2输出第二输出信号。例如，在一些示例中，第二输出电路142与第二节点Q2、第二输出端GOUT2、第四时钟信号端CLKE2连接，且配置为第二节点Q2的电平的控制下导通，使得第四时钟信号端CLKE2提供的第四时钟信号作为第二输出信号输出至第二输出端GOUT2。
例如，第一输出端OUT1中的扫描信号输出端GOUT1和第二输出端GOUT2连接到不同的栅线。例如，第一输出端OUT1中的扫描信号输出端GOUT1连接第N(N为大于1的整数)行栅线，第二输出端GPUT2连接第N+1行栅线。例如，该第一输出信号作为第N行栅线传输的扫描驱动信号或感测驱动信号，驱动与该第N行栅线连接的像素电路。例如，该第二输出信号作为第N+1行栅线传输的扫描驱动信号或感测驱动信号，驱动与该第N+1行栅线连接的像素电路，因此，本公开实施例提供的移位寄存器单元可以输出两行驱动信号。
本公开上述实施例提供的移位寄存器单元，通过共用一个消隐控制电路实现对第一节点Q1的电平和第二节点Q2的电平的控制，从而实现通过一级移位寄存器单元输出两行驱动信号的功能，从而极大地减少了晶体管数目和电容数目，减小采用该移位寄存器单元的显示装置的边框尺寸，降低成本，提高该显示装置的PPI。
图2为本公开至少一实施例提供的一种示例性消隐控制电路的示意图。如图2所示，该消隐控制电路130包括第一控制子电路131、第二控制子电路132和第三控制子电路133。
第一控制子电路131与第一节点Q1和第一消隐节点H1连接，且配置为在选择控制信号和第一节点Q1的电平的控制下，对第一消隐节点H1的电平进行控制。例如，第一控制子电路131与第一节点Q1、选择控制端OE、第一消隐节点H1和第一电压端VGL1连接，且配置为在选择控制端OE提供的选择控制信号的控制下导通，使得第一节点Q1与第一消隐节点H1连接，从而将第一节点Q1的电平写入第一消隐节点H1。
第二控制子电路132与第一消隐节点H1和第二消隐节点H2连接，且配置为在第一消隐节点H1的电平的控制下，对第二消隐节点H2的电平进行控制。例如，第二控制子电路132与第一时钟信号端CLKA、第一消隐节点H1和第二消隐节点H2连接，且配置为在第一消隐节点H1的电平的控制下导通，使得第一时钟信号端CLKA与第二消隐节点H2连接，从而将第一时钟信号写入第二消隐节点H2。
第三控制子电路133与第二消隐节点H2、第一节点Q1和第二节点Q2连接，且配置为在第一时钟信号的控制下，对第一节点Q1和第二节点Q2的电平进行控制。例如，第三控制子电路133与第一时钟信号端CLKA、第二消隐节点H2、第一节点Q1和第二节点Q2连接，且配置为在第一时钟信号端CLKA提供的第一时钟信号的控制下导通，使得第一节点Q1和第二节点Q2与第二消隐节点H2连接，从而将第二消隐节点H2的电平写入第一节点Q1和第二节点Q2。例如，第一时钟信号端CLKA提供的第一时钟信号在一帧的消隐时段为有效电平时，可以通过第三控制子电路133在消隐时段同时控制第一节点Q1和第二节点Q2的电平，实现驱动相邻两行像素电路的移位寄存器单元中消隐控制电路的共用，从而减少了移位寄存器单元的晶体管的数量，有利于减小采用该移位寄存器单元的显示装置的边框尺寸。
图3为本公开至少一实施例提供的另一种移位寄存器单元的示意图。如图3所示，在图1所示的示例中，该移位寄存器单元10还包括第二控制电路151和第三控制电路152；在另一些示例中，该移位寄存器单元10还包括第一节点降噪电路161和第二节点降噪电路162；在另一些示例中，该移位寄存器单元10还包括第一输出降噪电路171和第二输出降噪电路172；在另一些示例中，该移位寄存器单元10还包括第一复位电路181和第二复位电路182。需要说明的是，图3所示的移位寄存器单元10的其他电路结构与图1中所示的移位寄存器单元10基本上相同，重复之处不再赘述。
第二控制电路151与第一节点Q1和第三节点Q3连接，且配置为在第一节点Q1的电平的控制下，对第三节点Q3的电平进行控制。例如，在一些示例中，第二控制电路151被配置为接收第二电压VDD和第一电压VGL1。例如，当第一节点Q1处于高电平时，第二控制电路151可以利用低电平的第一电压VGL1将第三节点Q3下拉至低电平。又例如，当第一节点Q1的电位处于低电平时，第二控制电路151可以利用第二电压VDD(例如为高电平)对第三节点Q3进行充电，以将第三节点Q3上拉至高电平。
第三控制电路152与第二节点Q2和第四节点Q4连接，且配置为在第二节点Q2的电平的控制下，对第四节点Q4的电平进行控制。例如，在一些示例中，第三控制电路152被配置为接收第二电压VDD和第一电压VGL1。例如，当第二节点Q2处于高电平时，第三控制电路152可以利用低电平的第一电压VGL1将第四节点Q4下拉至低电平。又例如，当第二节点Q2的电位处于低电平时，第三控制电路152可以利用第二电压VDD(例如为高电平)对第四节点Q4进行充电，以将第四节点Q4上拉至高电平。
第一节点降噪电路161与第一节点Q1和第三节点Q3连接，且配置为在第三节点Q3的电平的控制下，对第一节点Q1降噪。例如，在一些示例中，第一节点降噪电路161与第一电压端VGL1、第一节点Q1和第三节点Q3连接，且配置为在第三节点Q3的电平的控制下导通时，使得第一节点Q1和第一电压端VGL1连接，从而可以利用第一电压VGL1对第一节点Q1进行下拉(例如，放电)，以实现降噪。
第二节点降噪电路162与第二节点Q2和第四节点Q4连接，且配置为在第四节点Q4的电平的控制下，对第二节点Q2进行降噪。例如，在一些示例中，第二节点降噪电路162与第一电压端VGL1、第二节点Q2和第四节点Q4连接，且配置为在第四节点Q4的电平的控制下导通时，使得第二节点Q2和第一电压端VGL1连接，从而可以利用第一电压VGL1对第二节点Q2进行下拉(例如，放电)，以实现降噪。
第一输出降噪电路171与第三节点Q3和第一输出端OUT1(例如，包括移位输出端CR和扫描信号输出端GOUT1)连接，且配置为在第三节点Q3的电平的控制下，对第一输出端OUT1降噪。例如，在一些示例中，第一输出降噪电路171与第三电压端VGL2、第三节点Q3和第一输出端OUT1连接，且配置为在第三节点Q3的电平的控制下导通时，使得第一输出端OUT1和第三电压端VGL2连接，从而可以利用第三电压VGL2对第一输出端OUT1进行下拉(例如，放电)，以实现降噪。
第二输出降噪电路172与第四节点Q4和第二输出端GOUT2连接，且配置为在第四节点Q4的电平的控制下，对第二输出端GOUT2降噪。例如，在一些示例中，第二输出降噪电路172与第三电压端VGL2、第四节点Q4和第二输出端GOUT2连接，且配置为在第四节点Q4的电平的控制下导通时，使得第二输出端GOUT2和第三电压端VGL2连接，从而可以利用第三电压VGL2对第二输出端GOUT2进行下拉(例如，放电)，以实现降噪。
需要说明的是，在本公开的一些实施例中，也可以利用第一电压VGL1对第一输出端OUT1和第二输出端GOUT2进行下拉复位，本公开对此不作限制。另外，在本公开的实施例中，第三电压VGL2例如为低电平，以下各实施例与此相同，不再赘述。在本公开的实施例中，第三电压VGL2可以和第一电压VGL1相同，也可以不同。
第一复位电路181与第一节点Q1和第一复位端STD连接，且配置为响应于第一复位端STD提供的第一复位信号，对第一节点Q1复位。例如，在一些示例中，在一帧的显示时段中，第一复位电路181响应于第一复位信号STD而导通，从而可以利用第一电压VGL1对第一节点Q1进行下拉复位。例如，当多个移位寄存器单元10级联构成栅极驱动电路时，某一级移位寄存器单元10可以接收其它级移位寄存器单元10输出的移位信号CR作为显示复位信号STD。
第二复位电路182与第二节点Q2和第一复位端STD连接，且配置为响应于第一复位信号，对第二节点Q2复位。例如，第二复位电路182的工作原和第一复位电路181的工作原理类似，在此不再赘述。
图4为本公开至少一实施例提供的又一种移位寄存器单元的示意图。如图4所示，在图3所示的示例的基础上，该移位寄存器单元10还包括第一总复位电路191和第二总复位电路192。需要说明的是，图4所示的移位寄存器单元10的其他电路结构与图3中所示的移位寄存器单元10基本上相同，重复之处不再赘述。
第一总复位电路191与第一节点Q1和第二复位端TRST连接，且配置为响应于第二复位端TRST提供的第二复位信号，对第一节点Q1复位。例如，当多个移位寄存器单元10级联构成栅极驱动电路时，在一帧的显示时段前或一帧的消隐时段后，各级移位寄存器单元10中的第一总复位电路191响应于第二复位信号TRST而导通，使得第四电压端VGL1和第一节点Q1连接，从而可以利用低电平的第四电压VGL1对第一节点Q1进行下拉复位，从而实现对栅极驱动电路20的全局复位。
第二总复位电路192与第二节点Q2和第二复位端TRST连接，且配置为响应于第二复位信号，对第二节点Q2复位。例如，第二总复位电路192的工作原理和第一总复位电路191的工作原理类似，在此不再赘述。
本领域技术人员可以理解，尽管图1-图4中示出了多个控制电路和多个复位电路，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
图4所示的移位寄存器单元的其他结构可参考图3中的相关描述，在此不再赘述。
在本公开的一些实施例中，图4中所示的移位寄存器单元10可以实现为图5所示的电路结构。如图5所示，该移位寄存器单元10包括：第一晶体管M1至第二十二晶体管M22、第一电容C1、第二电容C2以及第三电容C3。需要说明的是，在图5中所示的晶体管均以N型晶体管为例进行说明，本公开的实施例对此不作限制，例如移位寄存器单元10中的至少部分晶体管也可以采用P型晶体管。
如图5所示，输入电路110包括第八晶体管M8。第八晶体管M8的栅极和输入端STU连接以接收输入信号，第八晶体管M8的第一极和第二电压端VDD连接以接收第二电压，第八晶体管M8的第二极和第一节点Q1连接。
例如，在另一些示例中，如图6所示，第八晶体管M8的栅极和第一极彼此电连接且被配置为接收输入信号STU，从而在输入信号STU为高电平时，利用高电平的输入信号STU对第一节点Q1进行充电。
如图5所示，在第一输出端OUT1包括移位输出端CR和一个扫描信号输出端GOUT1的情形下，第一输出电路141包括第五晶体管M5、第六晶体管M6和第二电容C2。
第五晶体管M5的栅极和第一节点Q1连接，第五晶体管M5的第一极和第二时钟信号端CLKD连接以接收第二时钟信号并作为第一输出信号，第五晶体管M5的第二极和移位输出端CR连接。
第六晶体管M6的栅极和第一节点Q1连接，第六晶体管M6的第一极和第三时钟信号端CLKE1连接以接收第三时钟信号并作为第一输出信号，第六晶体管M6的第二极和扫描信号输出端GOUT1连接。例如，第二时钟信号CLKD和第三时钟信号CLKE1在显示时段的时序相同。例如，第三时钟信号和第二时钟信号在消隐时段的时序可以相同也可以不同，只要满足显示装置的正常显示即可，本公开的实施例对此不作限制。例如，在另一些实施例中，如图7所示，第六晶体管M6的第一极也可以和第二时钟信号端CLKD连接以接收第二时钟信号并作为第一输出信号，用于像素电路的扫描驱动。需要注意的是，第五晶体管M5的第一极和第六晶体管M6的第一极分别连接到不同的时钟信号端，可以避免在消隐时段需要输出感测扫描信号时，移位输出端CR也输出高电平，使得与其相连的下一级移位寄存器单元的第一节点Q1和第二节点Q2被充电至高电平，造成显示面板的误输出。
第二电容C2的第一极和第一节点Q1连接，第二电容C2的第二极和第六晶体管M6(或第五晶体管M5)的第二极连接。
第二输出电路142包括第七晶体管M7和第三电容C3。第七晶体管M7的栅极和第二节点Q2连接，第七晶体管M7的第一极和第四时钟信号端CLKE2连接以接收第四时钟信号并作为第二输出信号，第七晶体管的第二极和第二输出端GOUT2连接。第三电容C3的第一极和第二节点Q2连接，第三电容C3的第二极和第二输出端GOUT2连接。
第一控制电路120包括第九晶体管M9。第九晶体管M9的栅极和输入端STU连接以接收输入信号，第九晶体管M9的第一极和第一节点Q1连接，第九晶体管M9的第二极和第二节点Q2连接。
第一控制子电路131包括第一晶体管M1和第一电容C1，第二控制子电路132包括第二晶体管M2，第三控制子电路133包括第三晶体管M3和第四晶体管M4。
第一晶体管M1的栅极和选择控制端OE连接以接收选择控制信号，第一晶体管M1的第一极和第一节点Q1连接，第一晶体管M1的第二极和第一消隐节点H1连接。第一电容C1的第一极和第一消隐节点H1连接，第一电容C1的第二极和第一电压端VGL1连接以接收第一电压。
第二晶体管M2的栅极和第一消隐节点H1连接，第二晶体管M2的第一极和第一时钟信号端CLKA连接以接收第一时钟信号，第二晶体管M2的第二极和第二消隐节点H2连接。
第三晶体管M3的栅极和第一时钟信号端CLKA连接以接收第一时钟信号，第三晶体管M3的第一极和第二消隐节点H2连接，第三晶体管M3的第二极和第一节点Q2连接。第四晶体管M4的栅极和第一时钟信号端CLKA连接以接收第一时钟信号，第四晶体管M4的第一极和第二消隐节点H2连接，第四晶体管M4的第二极和第二节点Q2连接。
第二控制电路151包括第十晶体管M10和第十一晶体管M11，第三控制电路152包括第十二晶体管M12和第十三晶体管M1。
第十晶体管M10的栅极和第一极连接，且与第二电压端VDD连接以接收第二电压，第十晶体管M10的第二极和第三节点Q3连接。第十一晶体管M11的栅极和第一节点Q1连接，第十一晶体管M11的第一极和第三节点Q3连接，第十一晶体管M11的第二极和第一电压端VGL1连接以接收第一电压。
第十二晶体管M12的栅极和第一极连接，且与第二电压端VDD连接以接收第二电压，第十二晶体管M12的第二极和第四节点Q4连接；第十三晶体管M13的栅极和第二节点Q2连接，第十三晶体管M13的第一极和第四节点Q4连接，第十三晶体管M13的第二极和第一电压端VGL1连接以接收第一电压。
第一节点降噪电路161包括第十四晶体管M14，第二节点降噪电路162包括第十五晶体管M15。第十四晶体管M14的栅极和第三节点Q3连接，第十四晶体管M14的第一极和第一节点Q1连接，第十四晶体管M14的第二极和第一电压端VGL1连接以接收第一电压。第十五晶体管M15的栅极和第四节点Q4连接，第十五晶体管M15的第一极和第二节点Q2连接，第十五晶体管M15的第二极和第一电压端VGL1连接以接收所述第一电压。
例如，在第一输出端OUT1包括移位输出端CR和一个扫描信号输出端GOUT1的情形下，第一输出降噪电路171包括第十六晶体管M16和第十七晶体管M17，第二输出降噪电路172包括第十八晶体管M18。
第十六晶体管M16的栅极和第三节点Q3连接，第十六晶体管M16的第一极和移位输出端CR连接，第十六晶体管M16的第二极和第一电压端VGL1连接以接收第一电压。第十七晶体管M17的栅极和第三节点Q3连接，第十七晶体管M17的第一极和扫描信号输出端GOUT1连接，第十七晶体管M17的第二极和第三电压端VGL2连接以接收第三电压。第十八晶体管M18的栅极和第四节点Q4连接，第十八晶体管M18的第一极和第二输出端GOUT2连接，第十八晶体管M18的第二极和第三电压端VGL2连接以接收第三电压。
第一复位电路181包括第十九晶体管M19，第二复位电路182包括第二十晶体管M20。第十九晶体管M19的栅极和第一复位端STD连接以接收第一复位信号，第十九晶体管M19的第一极和第一节点Q1连接，第十九晶体管M19的第二极和第一电压端VGL1连接以接收第一电压。第二十晶体管M20的栅极和第一复位端STD连接以接收第一复位信号，第二十晶体管M20的第一极和第二节点Q2连接，第二十晶体管M20的第二极和第一电压端VGL1连接以接收第一电压。
第一总复位电路191包括第二十一晶体管M21，第二总复位电路192包括第二十二晶体管M22。第二十一晶体管M21的栅极和第二复位端TRST连接以接收第二复位信号，第二十一晶体管M21的第一极和第一节点Q1连接，第二十一晶体管M21的第二极和第一电压端VGL1连接以接收第一电压。第二十二晶体管M22的的栅极和第二复位端TRST连接以接收第二复位信号，第二十二晶体管M22的第一极和第二节点Q2连接，第二十二晶体管M22的第二极和第一电压端VGL1连接以接收第一电压。
如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第一电容C1维持第一消隐节点H1处的电位，利用第二电容C2维持第一节点Q1处的电位，利用第三电容C3维持第二节点Q2处的电位。第一电容C1、第二电容C2和第三电容C3可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者在一些示例中，通过设计电路布线参数使得第一电容C1、第二电容C2和第三电容C3也可以通过各个器件之间的寄生电容实现。第一电容C1、第二电容C2和第三电容C3的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到第一消隐节点H1、第一节点Q1和第二节点Q2的电平即可。
需要说明的是，在本公开的一些实施例中，VGL1即表示第一电压端又表示第一电压，VDD即表示第二电压端又表示第二电压，VGL2即表示第三电压端又表示第三电压。第一电压VGL1和第三电压VGL2例如为低电平，第二电压VDD例如为高电平，例如，第二电压VDD大于第一电压VGL1和第三电压VGL2，以下各实施例与此相同，不再赘述。
另外，需要说明的是，在本公开的一些实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
需要说明的是，在本公开的一些实施例中，对一个节点(例如第一节点Q1等)的电平进行控制，包括对该节点进行充电以拉高该节点的电平，或者对该节点进行放电以拉低该节点的电平。例如，可以设置一个与该节点电连接的电容，对该节点进行充电即表示对与该节点电连接的电容进行充电；类似地，对该节点进行放电即表示对与该节点电连接的电容进行放电；通过该电容可以维持该节点的高电平或低电平。
需要说明的是，本公开中，GOUT1既表示扫描信号输出端又表示第一输出信号，GOUT2既表示第二输出端又表示第二输出信号，CLKA即表示第一时钟信号端又表示第一时钟信号，CLKD即表示第二时钟信号端又表示第二时钟信号，CLKE1即表示第三时钟信号端又表示第三时钟信号，CLKE2即表示第四时钟信号端又表示第四时钟信号，以下实施例与此相同，不再赘述。
在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
需要注意的是，在本公开的各个实施例的说明中，第一节点Q1、第二节点Q2、第三节点Q3、第四节点Q4、第一消隐节点H1和第二消隐节点H2并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。
另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
本公开的至少一实施例还提供一种栅极驱动电路20，如图8所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开任一实施例提供的移位寄存器单元10的结构或其变型。例如，在图8所示的示例中，以移位寄存器单元10采用图7所示的移位寄存器单元10的结构为例进行说明。图8中的A1、A2、A3和A4表示级联的四个移位寄存器单元10。
例如，如图8所示，每个移位寄存器单元21包括扫描信号输出端GOUT1、第二输出端GOUT2和移位输出端CR，以分别输出第一输出信号(包括移位信号CR和扫描输出信号GOUT1)和第二输出信号GOUT2。需要注意的是，为了表述清楚、简洁，下面将扫描输出信号GOUT1称作第一输出信号。
当该栅极驱动电路20用于驱动显示面板10中的多行子像素单元时，第一输出信号GOUT1和第二输出信号GOUT2可以分别驱动显示面板10中的一行子像素单元。例如，第一级移位寄存器单元A1中的扫描信号输出端GOUT1<1>和第二输出端GOUT2<2>可以通过与其连接的栅线分别驱动显示面板10的第1行子像素单元和第2行子像素单元，第二级移位寄存器单元A2中的扫描信号输出端GOUT1<3>和第二输出端GOUT2<4>可以通过与其连接的栅线分别驱动显示面板10的第3行子像素单元和第4行子像素单元，以此类推。
为了表示清楚、简洁，例如，在图8中，CR<1>表示第1级移位寄存器单元的移位输出端，CR<3>表示第2级移位寄存器单元的移位输出端，CR<5>表示第3级移位寄存器单元的移位输出端，CR<7>表示第4级移位寄存器单元的移位输出端，以此类推。
例如，如图8所示，栅极驱动电路20包括第一子时钟信号线CLKD_1、第二子时钟信号线CLKD_3、第三子时钟信号线CLKD_5和第四子时钟信号线CLKD_7。例如，第4k-3(k为大于零的整数)级移位寄存器单元中的第二时钟信号端CLKD与第一子时钟信号线CLKD_1连接以接收第4k-3级移位寄存器单元的第二时钟信号CLKD；第4k-2级移位寄存器单元中的第二时钟信号端CLKD与第二子时钟信号线CLKD_3连接以接收第4k-2级移位寄存器单元的第二时钟信号CLKD；第4k-1级移位寄存器单元中的第二时钟信号端CLKD与第三子时钟信号线CLKD_5连接以接收第4k-1级移位寄存器单元的第二时钟信号CLKD；第4k级移位寄存器单元中的第二时钟信号端CLKD与第四子时钟信号线CLKD_7连接以接收第4k级移位寄存器单元的第二时钟信号CLKD。
如上所述，在移位寄存器单元10进行级联时，只需要向每一级移位寄存器单元10中的第二时钟信号端CLKD提供第二时钟信号即可，该第二时钟信号可以作为移位信号CR输出以完成扫描移位。
如图8所示，栅极驱动电路20还包括第五子时钟信号线CLKE_1至第十二子时钟信号线CLKE_8。
第4k-3级移位寄存器单元中的第三时钟信号端CLKE1和第五子时钟信号线CLKE_1连接以接收第4k-3级移位寄存器单元的第三时钟信号CLKE1，第4k-3级移位寄存器单元中的第四时钟信号端CLKE2和第六子时钟信号线CLKE_2连接以接收第4k-3级移位寄存器单元的第四时钟信号CLKE2。
第4k-2级移位寄存器单元中的第三时钟信号端CLKE1和第七子时钟信号线CLKE_3连接以接收第4k-2级移位寄存器单元的第三时钟信号CLKE1，第4k-2级移位寄存器单元中的第四时钟信号端CLKE2和第八子时钟信号线CLKE_4连接以接收第4k-2级移位寄存器单元的第四时钟信号CLKE2。
第4k-1级移位寄存器单元中的第三时钟信号端CLKE1和第九子时钟信号线CLKE_5连接以接收第4k-1级移位寄存器单元的第三时钟信号CLKE1，第4k-1级移位寄存器单元中的第四时钟信号端CLKE2和第十子时钟信号线CLKE_6连接以接收第4k-1级移位寄存器单元的第四时钟信号CLKE2。
第4k级移位寄存器单元中的第三时钟信号端CLKE1和第十一子时钟信号线CLKE_7连接以接收第4k级移位寄存器单元的第三时钟信号CLKE1，第4k级移位寄存器单元中的第四时钟信号端CLKE2和第十二子时钟信号线CLKE_8连接以接收第4k级移位寄存器单元的第四时钟信号CLKE2。
如上所述，通过第五子时钟信号线CLKE_1至第十二子时钟信号线CLKE_8共8条时钟信号线向各级移位寄存器单元10提供逐行输出的驱动信号(具体信号时序可以参考图9)。即本公开的实施例提供的栅极驱动电路20可以采用8CLK的时钟信号，这样可以使得该栅极驱动电路20输出的驱动信号的波形交叠，例如可以增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路20可以适用于高频率的扫描显示。需要注意的是。信号线的条数还可以是10、12、14等更多条，本公开的实施例对此不作限制。
如图8所示，第十三子时钟信号线CLKA_1、总复位信号线TRST_1、选择控制信号线OE_1和触发信号线STU_1。
如图8所示，在本实施例中，触发信号线STU_1和第1级移位寄存器单元A1和第2级移位寄存器单元A2的输入端STU连接以提供输入信号STU，总复位信号线TRST_1和各级移位寄存器单元10的第二复位端TRST连接以提供全局复位信号TRST。选择控制信号线OE_1和各级移位寄存器单元10的选择控制端OE连接以接收选择控制信号，第十三子时钟信号线CLKA_1和各级移位寄存器单元10的第一时钟信号端CLKA连接以接收第一时钟信号。
如图8所示，除第1级移位寄存器单元10和第2级移位寄存器单元10外，其余各级移位寄存器单元10的输入端STU和与其相隔一级的上级移位寄存器单元10的移位输出端CR连接以接收移位信号CR并作为输入信号STU。除了最后2级移位寄存器单元10外，其余各级移位寄存器单元10中的第一复位端STD和与其相隔一级的下级移位寄存器单元10的移位输出端CR连接以接收移位信号CR并作为第一复位信号STD。
需要说明的是，图8中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式，本公开的实施例对此不作限制。
另需要注意的是，为了表示清楚、简洁，图8中仅示意性的第1级移位寄存器单元A1、第2级移位寄存器单元A2、第三级移位寄存器单元A3和第四级移位寄存器单元A4，还包括依次级联下去的多个移位寄存器单元10，本公开的实施例对此不作限制，且其级联方式可以参考上面描述的级联方式，在此不再赘述。
例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号，例如包括相对的高电平信号VDD以及低电平信号VGL1、VGL2等。
例如，当采用该栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各级移位寄存器单元的扫描信号输出端GOUT1和第二输出端GOUT2可以配置为依序和多行栅线连接，以用于输出驱动信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。
例如，在一些示例中，图8所示的栅极驱动电路20中的移位寄存器单元10可以采用图5中所示的电路结构，图9示出了图8所示的栅极驱动电路20工作时的信号时序图。
在图9中，H1<1>、H1<2>和H1<3>分别表示第1级移位寄存器单元A1、第2级移位寄存器单元A2和第3级移位寄存器单元A3中的第一消隐节点。
Q1<1>表示第1级移位寄存器单元A1中的第一节点，控制第1级移位寄存器单元A1的扫描信号输出端GOUT1<1>的输出，Q2<1>表示第1级移位寄存器单元A1中的第二节点，控制第1级移位寄存器单元A1的第二输出端GOUT2<2>的输出；Q1<2>表示第2级移位寄存器单元A2中的第一节点，控制第2级移位寄存器单元A2的扫描信号输出端GOUT1<3>的输出，Q2<2>表示第2级移位寄存器单元A2中的第二节点，控制第2级移位寄存器单元A2的第二输出端GOUT2<4>的输出；Q1<3>表示第3级移位寄存器单元A3中的第一节点，控制第3级移位寄存器单元A3的扫描信号输出端GOUT1<5>的输出，Q2<3>表示第3级移位寄存器单元A3中的第二节点，控制第3级移位寄存器单元A3的第二输出端GOUT2<6>的输出。括号中的数字表示该节点对应的移位寄存器单元的级数，以下各实施例与此相同，不再赘述。
GOUT1<1>表示第1级移位寄存器单元A1的扫描信号输出端以及其输出的第一输出信号，GOUT2<2>表示第1级移位寄存器单元A1的第二输出端和其输出的第二输出信号。类似地，GOUT1<3>和GOUT2<4>分别表示第2级移位寄存器单元A2的扫描信号输出端及其输出的第一输出信号和第二输出端及其输出的第二输出信号，GOUT1<5>和GOUT2<6>分别表示第3级移位寄存器单元A3的扫描信号输出端及其输出的第一输出信号和第二输出端及其输出的第二输出信号,GOUT1<7>表示第4级移位寄存器单元A4的扫描信号输出端及其输出的第一输出信号。括号中的数字表示该输出端对应的显示面板中子像素单元的行数，以下各实施例与此相同，不再赘述。
CR<1>表示第1级移位寄存器单元的移位信号，CR<3>表示第2级移位寄存器单元的移位信号，CR<5>表示第3级移位寄存器单元的移位信号，CR<7>表示第4级移位寄存器单元的移位信号，以此类推。括号中的数字表示该输出端对应的显示面板中子像素单元的行数，以下各实施例与此相同，不再赘述。
1F表示第一帧，包括显示时段和消隐时段，显示时段用于驱动显示面板显示，消隐时段用于对显示面板中的像素电路进行补偿。图9所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图9中的信号时序图以及图5所示的移位寄存器单元10，对图8中所示的栅极驱动电路20的工作原理进行说明。
在第一帧1F的显示时段中，针对第1级移位寄存器单元A1的工作过程描述如下。
在第一阶段t1中，触发信号线提供高电平，第1级移位寄存器单元的输入端端STU和第2级移位寄存器单元的输入端端STU输入高电平，第八晶体管M8和第九晶体管M9导通，所以第二电压端VDD输入的高电平可以通过第八晶体管M8对第一节点Q1<1>进行充电，使得第一节点Q1<1>被上拉至第一高电平并被第二电容C2保持。同时，由于第九晶体管M9导通，第二节点Q2<1>与第一节点Q1<1>连接，因此，第二节点Q2<1>也被上拉至第一高电平，并被第三电容C3存储。
在此阶段，第五晶体管M5和第六晶体管M6在第一节点Q1<1>的控制下导通，但由于第二时钟信号端CLKD(与第一子时钟信号线CLKD_1连接)和第三时钟信号端CLKE1(与第五子时钟信号线CLKE_1连接)在此阶段输入低电平信号，所以移位输出端CR<1>和扫描信号输出端GOUT1<1>均输出低电平信号。第七晶体管M7在第二节点Q2<1>的控制下导通，但由于第四时钟信号端CLKE2(与第六子时钟信号线CLKE_2连接)在此阶段输入低电平信号，所以第二输出端GOUT2<2>输出低电平信号。
在此阶段，完成对第一节点Q1<1>和第二节点Q2<1>的预充电。
第2级移位寄存器单元在此阶段的工作原理与此类似，不再赘述。
在第二阶段t2中，第二时钟信号端CLKD(与第一子时钟信号线CLKD_1)和第三时钟信号端CLKE1(与第五子时钟信号线CLKE_1)输入高电平信号，第一节点Q1<1>的电位由于第二电容C2的自举效应而进一步被拉高至第二高电平，所以第五晶体管M5和第六晶体管M6保持导通，从而移位输出端CR<1>和扫描信号输出端GOUT1<1>均输出高电平信号。
例如，从移位输出端CR<1>输出的高电平信号可以用于上下级移位寄存器单元的扫描移位，例如，用作上一级移位寄存器单元的复位信号或下一级移位寄存器单元的输入信号，而从扫描信号输出端GOUT1<1>和第二输出端OUT2输出的高电平信号可以用于驱动显示面板中的第1行子像素单元和第2行子像素单元进行显示。
在第三阶段t3中，第二时钟信号端CLKD、第三时钟信号端CLKE1和第四时钟信号端CLKE2(与第六子时钟信号线CLKE_2)输入高电平信号，第一节点Q1<1>的继续保持高电平，所以移位输出端CR<1>和扫描信号输出端GOUT1<1>均输出高电平信号。同时，由于第四时钟信号端CLKE2输入高电平信号，第二节点Q2<1>电位由于第三电容C3的自举效应而进一步被拉高至第二高电平，所以第七晶体管M7保持导通，从而第二输出端GOUT2<2>输出高电平信号。
在此阶段，选择控制信号线OE_1提供高电平，因此，各级移位寄存器单元的选择控制端OE输入高电平，所以第一晶体管M1导通，使得第一节点Q1<1>和第一消隐节点H1<1>连接，由于第一节点Q1<1>在此阶段为高电平，所以第一消隐节点H1<1>也被上拉至高电平，并被第一电容C1存储。第2级移位寄存器单元的第一消隐节点H1<1>的上拉过程与此类似，不再赘述。
在第四阶段t4中，第二时钟信号端CLKD和第三时钟信号端CLKE1输入低电平信号，由于此时第一节点Q1<1>保持高电平，所以第五晶体管M5和第六晶体管M6保持导通，从而移位输出端CR<1>和扫描信号输出端GOUT1<1>均输出低电平信号。由于第二电容C2的自举作用，所以第一节点Q1<1>的电位也会下降。
在第五阶段t5，由于第1级移位寄存器单元A1的第一复位端STD和第3级移位寄存器单元A3的移位输出端CR<5>连接，此时第3级移位寄存器单元A3的移位输出端CR<5>输出高电平，所以第1级移位寄存器单元A1的第一复位端STD输入高电平，第十九晶体管M19和第二十晶体管M20导通，第一节点Q1<1>和第二节点Q2<1>被下拉至低电平，完成对第一节点Q1<1>和第二节点Q2<1>的复位。由于第一节点Q1<1>和第二节点Q2<1>为低电平，第十一晶体管M11和第十三晶体管M13关闭，同时第二电压端输入的高电平可以将第三节点Q3<1>和第四节点Q4<1>上拉，第三节点Q3<1>和第四节点Q4<1>被上拉至高电平，所以第十四晶体管M14和第十五晶体管M15导通，以进一步对第一节点Q1<1>和第二节点Q2<1>进行复位。同时第十六晶体管M16、第十七晶体管M17和第十八晶体管M18也导通，从而可以对移位输出端CR<1>、扫描信号输出端GOUT1<1>和第二输出端GOUT2<2>进一步下拉复位。
第1级移位寄存器单元驱动显示面板中第一行的子像素和第二行子像素完成显示后，依次类推，第二级、第三级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，一帧的显示时段结束。
例如，第一消隐节点H1<1>的高电位可以一直保持到第一帧1F的消隐时段中。以下实施例中以在第一帧1F中需要对第2行子像素单元进行补偿为例进行说明，则在第一帧1F的消隐时段中进行如下操作。
在第六阶段t6中，由于第一消隐节点H1<1>的高电位，所以第二晶体管M2导通，使得第一时钟信号端CLKA与第二消隐节点H2<1>连接。在此阶段，第十三子时钟信号线CLKA_1提供高电平，由于第一时钟信号端CLKA和第十三子时钟信号线CLKA_1连接，所以在此阶段第一时钟信号端CLKA输入为高电平，所以在此阶段，第二消隐节点H2<1>为高电平，同时，第三晶体管M3和第四晶体管M4响应于第一时钟信号端CLKA接收的高电平均导通，使得第二消隐节点H2<1>与第一节点Q1<1>和第二节点Q2<2>连接，从而将第一节点Q1<1>和第二节点Q2<2>拉高至第一高电平。
在第七阶段t7中，第六子时钟信号线CLKE_2提供高电平，第1级移位寄存器单元A1的第四时钟信号端CLKE2(与第六子时钟信号线CLKE_2连接)输入高电平信号，第二节点Q2<1>的电位由于第三电容C3的自举作用而进一步被拉高至第二电平，第1级移位寄存器单元A1的第七晶体管M7导通，第1级移位寄存器单元A1的第四时钟信号端CLKE2输入的高电平信号可以输出至第二输出端GOUT2<2>。例如，在此阶段，第二输出端GOUT2<2>输出的信号可以用于驱动显示面板中的子像素单元中的感测晶体管，以实现外部补偿。
在第八阶段t8中，第1级移位寄存器单元A1的第二时钟信号端CLKD(与第一子时钟信号线CLKD_1连接)、第三时钟信号端CLKE1(与第五子时钟信号线CLKE_1连接)和第四时钟信号端CLKE2(与第六子时钟信号线CLKE_2连接)输入的信号从高电平变为低电平，第二节点Q2<2>的电位由于第三电容C3的自举作用被下拉至第一高电平。
在第九阶段t9中，选择控制信号线OE_1和总复位信号线TRST_1提供高电平，由于各级移位寄存器单元的选择控制端OE均和选择控制信号线OE_1连接，各级移位寄存器单元的第二复位端TRST均和总复位信号线TRST_1连接，所以可以对各级移位寄存器单元的第一消隐节点H1以及第一节点Q1和第二节点Q2进行复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
需要说明是，在上述对随机补偿的工作原理进行描述时，是以第一帧1F的消隐时段输出对应于显示面板的第1行子像素单元和第2行像素单元的驱动信号为例进行说明的，本公开的实施例对此不作限定。例如，当在某一帧的消隐时段中需要输出对应于显示面板的第n行子像素单元和第n+1行子像素单元的驱动信号时，则需要在该帧的消隐时段中将第n/2级移位寄存器单元的第一节点Q1和第二节点Q2的电位上拉至高电平，同时在该帧的消隐时段中，通过第n/2级移位寄存器单元的的第三时钟信号端CLKE1或第四时钟信号端CLKE2输入高电平信号，n为大于零的偶数。
另外，在本公开的实施例中，两个信号时序相同指的是位于高电平的时间同步，而不要求两个信号的幅值相同。
本公开至少一实施例还提供一种显示装置1，如图10所示，该显示装置1包括本公开实施例提供的栅极驱动电路20以及多个呈阵列排布的子像素单元410。例如，该显示装置1还包括显示面板40，多个子像素单元410构成的像素阵列设置在显示面板40中。
栅极驱动电路20中的每一个移位寄存器单元10中的第一输出端OUT1中的扫描信号输出端GOUT1和第二输出端GOUT2分别和不同行的子像素单元410电连接，例如，栅极驱动电路20通过栅线GL与子像素单元410电连接。栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。
例如，该显示装置1还可以包括数据驱动电路30，该数据驱动电路30用于提供数据信号至像素阵列。例如，数据驱动电路30通过数据线DL与子像素单元410电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
本公开至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，多个该移位寄存器单元10可以级联构建本公开至少一实施例的栅极驱动电路，该栅极驱动电路用于驱动显示面板显示至少一帧画面。该驱动方法包括用于一帧的显示时段和消隐时段。
在显示时段，输入电路110响应于输入端STU输入的输入信号对第一节点Q1充电，第一控制电路120响应于输入信号以及第一节点Q1的电平，对第二节点Q2充电，消隐控制电路130在第一节点Q1的电平的控制下，对消隐控制电路130的第一消隐节点H1进行充电；第一输出电路141在第一节点Q1的电平的控制下，在第一输出端OUT1输出第一输出信号，第二输出电路142在第二节点Q2的电平的控制下，在第二输出端GOUT2输出第二输出信号。
在消隐阶段，消隐控制电路130在选择控制信号、第一时钟信号和第一消隐节点H1的电平的控制下，对第一节点Q1和第二节点Q2进行充电；第一输出电路141在第一节点Q1的电平的控制下，在第一输出端OUT1输出第一输出信号，第二输出电路142在第二节点Q2的电平的控制下，在第二输出端GOUT2输出第二输出信号。
需要说明的是，关于本公开的实施例提供的移位寄存器单元的驱动方法的详细描述和技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的工作原理的描述，这里不再赘述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (28)

1.一种移位寄存器单元，包括输入电路、第一控制电路、消隐控制电路、第一输出电路和第二输出电路；其中，
所述输入电路与输入端和第一节点电连接，且配置为响应于所述输入端输入的输入信号对所述第一节点的电平进行控制；
所述第一控制电路与所述输入端、所述第一节点和第二节点电连接，且配置为响应于所述输入端输入的所述输入信号，对所述第二节点的电平进行控制；
所述消隐控制电路与选择控制端、第一时钟信号端、所述第一节点和所述第二节点电连接，且配置为在所述选择控制端输入的选择控制信号和所述第一时钟信号端输入的第一时钟信号的控制下，对所述第一节点的电平和所述第二节点的电平进行控制；
所述第一输出电路包括第一输出端和所述第一节点，且所述第一输出电路配置为在所述第一节点的电平的控制下，在所述第一输出端输出第一输出信号；
所述第二输出电路包括第二输出端和所述第二节点，且所述第二输出电路配置为在所述第二节点的电平的控制下，在所述第二输出端输出第二输出信号。
2.根据权利要求1所述的移位寄存器单元，其中，所述消隐控制电路包括第一控制子电路、第二控制子电路和第三控制子电路；其中，
所述第一控制子电路与所述选择控制端、所述第一节点和第一消隐节点电连接，且配置为在所述选择控制端输入的选择控制信号和所述第一节点的电平的控制下，对所述第一消隐节点的电平进行控制；
所述第二控制子电路与所述第一消隐节点和第二消隐节点电连接，且配置为在所述第一消隐节点的电平的控制下，对所述第二消隐节点的电平进行控制；
所述第三控制子电路与所述第一时钟信号端、所述第二消隐节点、所述第一节点和所述第二节点电连接，且配置为在所述第一时钟信号端输入的第一时钟信号的控制下，对所述第一节点和所述第二节点的电平进行控制。
3.根据权利要求2所述的移位寄存器单元，其中，所述第一控制子电路包括第一晶体管和第一电容，所述第二控制子电路包括第二晶体管，所述第三控制子电路包括第三晶体管和第四晶体管；其中，
所述第一晶体管的栅极和所述选择控制端电连接以接收所述选择控制信号，所述第一晶体管的第一极和所述第一节点电连接，所述第一晶体管的第二极和所述第一消隐节点电连接；
所述第一电容的第一极和所述第一消隐节点电连接，所述第一电容的第二极和第一电压端电连接以接收第一电压；
所述第二晶体管的栅极和所述第一消隐节点电连接，所述第二晶体管的第一极和所述第一时钟信号端电连接以接收所述第一时钟信号，所述第二晶体管的第二极和所述第二消隐节点电连接；
所述第三晶体管的栅极和所述第一时钟信号端电连接以接收所述第一时钟信号，所述第三晶体管的第一极和所述第二消隐节点电连接，所述第三晶体管的第二极和所述第一节点电连接；
所述第四晶体管的栅极和所述第一时钟信号端电连接以接收所述第一时钟信号，所述第四晶体管的第一极和所述第二消隐节点电连接，所述第四晶体管的第二极和所述第二节点电连接。
4.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第一输出端包括移位输出端和至少一个扫描信号输出端。
5.根据权利要求4所述的移位寄存器单元，其中，在所述第一输出端包括移位输出端和一个扫描信号输出端的情形下，所述第一输出电路包括第五晶体管、第六晶体管和第二电容；其中，
所述第五晶体管的栅极和所述第一节点电连接，所述第五晶体管的第一极和第二时钟信号端电连接以接收第二时钟信号并作为所述第一输出信号，所述第五晶体管的第二极和所述移位输出端电连接；
所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极和第三时钟信号端电连接以接收第三时钟信号并作为所述第一输出信号，所述第六晶体管的第二极和所述扫描信号输出端电连接；
所述第二电容的第一极和所述第一节点电连接，所述第二电容的第二极和所述第五晶体管或所述第六晶体管的第二极电连接；
其中，所述第二时钟信号和所述第三时钟信号在显示时段的时序相同。
6.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第二输出电路包括第七晶体管和第三电容；其中，
所述第七晶体管的栅极和所述第二节点电连接，所述第七晶体管的第一极和第四时钟信号端电连接以接收第四时钟信号并作为所述第二输出信号，所述第七晶体管的第二极和所述第二输出端电连接；
所述第三电容的第一极和所述第二节点电连接，所述第三电容的第二极和所述第二输出端电连接。
7.根据权利要求1-3任一所述的移位寄存器单元，其中，所述输入电路包括第八晶体管，
其中，所述第八晶体管的栅极和所述输入端电连接以接收所述输入信号，所述第八晶体管的第一极和第二电压端电连接以接收第二电压，所述第八晶体管的第二极和所述第一节点电连接。
8.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第一控制电路包括第九晶体管，
其中，所述第九晶体管的栅极和所述输入端电连接以接收所述输入信号，所述第九晶体管的第一极和所述第一节点电连接，所述第九晶体管的第二极和所述第二节点电连接。
9.根据权利要求1-3任一所述的移位寄存器单元，还包括第二控制电路和第三控制电路；其中，
所述第二控制电路与所述第一节点和第三节点电连接，且配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制；
所述第三控制电路与所述第二节点和第四节点电连接，且配置为在所述第二节点的电平的控制下，对所述第四节点的电平进行控制。
10.根据权利要求9所述的移位寄存器单元，其中，所述第二控制电路包括第十晶体管和第十一晶体管，所述第三控制电路包括第十二晶体管和第十三晶体管；其中，
所述第十晶体管的栅极和第一极电连接，且与第二电压端电连接以接收第二电压，所述第十晶体管的第二极和所述第三节点电连接；
所述第十一晶体管的栅极和所述第一节点电连接，所述第十一晶体管的第一极和所述第三节点电连接，所述第十一晶体管的第二极和第一电压端电连接以接收第一电压；
所述第十二晶体管的栅极和第一极电连接，且与所述第二电压端电连接以接收所述第二电压，所述第十二晶体管的第二极和所述第四节点电连接；
所述第十三晶体管的栅极和所述第二节点电连接，所述第十三晶体管的第一极和所述第四节点电连接，所述第十三晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
11.根据权利要求9所述的移位寄存器单元，还包括第一节点降噪电路和第二节点降噪电路；其中，
所述第一节点降噪电路与所述第一节点和所述第三节点电连接，且配置为在所述第三节点的电平的控制下，对所述第一节点降噪；
所述第二节点降噪电路与所述第二节点和所述第四节点电连接，且配置为在所述第四节点的电平的控制下，对所述第二节点进行降噪。
12.根据权利要求11所述的移位寄存器单元，其中，所述第一节点降噪电路包括第十四晶体管，所述第二节点降噪电路包括第十五晶体管；其中，
所述第十四晶体管的栅极和所述第三节点电连接，所述第十四晶体管的第一极和所述第一节点电连接，所述第十四晶体管的第二极和第一电压端电连接以接收第一电压；
所述第十五晶体管的栅极和所述第四节点电连接，所述第十五晶体管的第一极和所述第二节点电连接，所述第十五晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
13.根据权利要求9所述的移位寄存器单元，还包括第一输出降噪电路和第二输出降噪电路；其中，
所述第一输出降噪电路与所述第三节点和所述第一输出端电连接，且配置为在所述第三节点的电平的控制下，对所述第一输出端降噪；
所述第二输出降噪电路与所述第四节点和所述第二输出端电连接，且配置为在所述第四节点的电平的控制下，对所述第二输出端降噪。
14.根据权利要求13所述的移位寄存器单元，其中，在所述第一输出端包括移位输出端和一个扫描信号输出端的情形下，所述第一输出降噪电路包括第十六晶体管和第十七晶体管，所述第二输出降噪电路包括第十八晶体管；其中，
所述第十六晶体管的栅极和所述第三节点电连接，所述第十六晶体管的第一极和所述移位输出端电连接，所述第十六晶体管的第二极和第一电压端电连接以接收第一电压；
所述第十七晶体管的栅极和所述第三节点电连接，所述第十七晶体管的第一极和所述扫描信号输出端电连接，所述第十七晶体管的第二极和第三电压端电连接以接收第三电压；
所述第十八晶体管的栅极和所述第四节点电连接，所述第十八晶体管的第一极和所述第二输出端电连接，所述第十八晶体管的第二极和所述第三电压端电连接以接收所述第三电压。
15.根据权利要求9所述的移位寄存器单元，还包括第一复位电路和第二复位电路；其中，
所述第一复位电路与所述第一节点和第一复位端电连接，且配置为响应于所述第一复位端提供的第一复位信号，对所述第一节点复位；
所述第二复位电路与所述第二节点和所述第一复位端电连接，且配置为响应于所述第一复位信号，对所述第二节点复位。
16.根据权利要求15所述的移位寄存器单元，其中，所述第一复位电路包括第十九晶体管，所述第二复位电路包括第二十晶体管；其中，
所述第十九晶体管的栅极和所述第一复位端电连接以接收所述第一复位信号，所述第十九晶体管的第一极和所述第一节点电连接，所述第十九晶体管的第二极和第一电压端电连接以接收第一电压；
所述第二十晶体管的栅极和所述第一复位端电连接以接收所述第一复位信号，所述第二十晶体管的第一极和所述第二节点电连接，所述第二十晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
17.根据权利要求9所述的移位寄存器单元，还包括第一总复位电路和第二总复位电路；其中，
所述第一总复位电路与所述第一节点和第二复位端电连接，且配置为响应于所述第二复位端提供的第二复位信号，对所述第一节点复位；
所述第二总复位电路与所述第二节点和所述第二复位端电连接，且配置为响应于所述第二复位信号，对所述第二节点复位。
18.根据权利要求17所述的移位寄存器单元，其中，所述第一总复位电路包括第二十一晶体管，所述第二总复位电路包括第二十二晶体管；其中，
所述第二十一晶体管的栅极和所述第二复位端电连接以接收所述第二复位信号，所述第二十一晶体管的第一极和所述第一节点电连接，所述第二十一晶体管的第二极和第一电压端电连接以接收第一电压；
所述第二十二晶体管的的栅极和所述第二复位端电连接以接收所述第二复位信号，所述第二十二晶体管的第一极和所述第二节点电连接，所述第二十二晶体管的第二极和所述第一电压端电连接以接收所述第一电压。
19.根据权利要求1-3任一所述的移位寄存器单元，其中，所述输入电路和所述第一控制电路被配置为在所述输入信号的控制下将所述输入信号同时传输到所述第一节点和所述第二节点。
20.根据权利要求19所述的移位寄存器单元，其中，所述输入电路包括第八晶体管，
所述第八晶体管的栅极和第一极彼此电连接，且均与所述输入端电连接以接收所述输入信号，所述第八晶体管的第二极与所述第一节点电连接。
21.根据权利要求9所述的移位寄存器单元，其中，所述第二控制电路和所述第三控制电路还电连接到第二电压端以接收第二电压，且被配置为在所述第二电压的控制下将所述第二电压同时传输到所述第三节点和所述第四节点。
22.根据权利要求15所述的移位寄存器单元，其中，所述第一复位电路和所述第二复位电路还电连接到第一电压端以接收第一电压，且被配置为在所述第一复位信号的控制下将所述第一电压同时传输到所述第一节点和所述第二节点。
23.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第一输出信号和所述第二输出信号被配置为驱动相邻的像素行。
24.根据权利要求1-3任一所述的移位寄存器单元，其中，在所述第一输出端包括移位输出端和一个扫描信号输出端的情形下，所述第一输出电路包括第五晶体管、第六晶体管和第二电容；其中，
所述第五晶体管的栅极和所述第一节点电连接，所述第五晶体管的第一极和第二时钟信号端电连接以接收第二时钟信号并作为所述第一输出信号，所述第五晶体管的第二极和所述移位输出端电连接；
所述第六晶体管的栅极和所述第一节点电连接，所述第六晶体管的第一极和第三时钟信号端电连接以接收第三时钟信号并作为所述第一输出信号，所述第六晶体管的第二极和所述扫描信号输出端电连接；
所述第二电容的第一极和所述第一节点电连接，所述第二电容的第二极和所述第五晶体管或所述第六晶体管的第二极电连接；
其中，所述第二输出电路包括第七晶体管和第三电容；其中，
所述第七晶体管的栅极和所述第二节点电连接，所述第七晶体管的第一极和第四时钟信号端电连接以接收第四时钟信号并作为所述第二输出信号，所述第七晶体管的第二极和所述第二输出端电连接；
所述第三电容的第一极和所述第二节点电连接，所述第三电容的第二极和所述第二输出端电连接；
所述第三时钟信号和所述第四时钟信号同时处于高电平的持续时间小于或等于所述第三时钟信号和所述第四时钟信号既不同时处于高电平也不处于低电平的持续时间。
25.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第一输出端包括移位输出端和至少一个扫描信号输出端；
所述移位输出端、所述至少一个扫描信号输出端和所述消隐控制电路对应于同一行像素。
26.一种栅极驱动电路，包括如权利要求1-25任一所述的移位寄存器单元。
27.一种显示装置，包括如权利要求26所述的栅极驱动电路以及多个呈阵列排布的子像素单元，
其中，所述栅极驱动电路中的每一个移位寄存器单元中的所述第一输出端和所述第二输出端分别和位于不同行的子像素单元电连接。
28.一种如权利要求1-25任一所述的移位寄存器单元的驱动方法，包括用于一帧的显示时段和消隐时段，其中，
在所述显示时段，
所述输入电路响应于所述输入端输入的输入信号对所述第一节点充电，所述第一控制电路响应于所述输入信号以及所述第一节点的电平，对所述第二节点充电，所述消隐控制电路在所述第一节点的电平的控制下，对所述消隐控制电路的第一消隐节点进行充电；
所述第一输出电路在所述第一节点的电平的控制下，在所述第一输出端输出所述第一输出信号，所述第二输出电路在所述第二节点的电平的控制下，在所述第二输出端输出所述第二输出信号；
在所述消隐阶段，
所述消隐控制电路在所述选择控制信号、所述第一时钟信号和所述第一消隐节点的电平的控制下，对所述第一节点和所述第二节点进行充电；
所述第一输出电路在所述第一节点的电平的控制下，在所述第一输出端输出所述第一输出信号，所述第二输出电路在所述第二节点的电平的控制下，在所述第二输出端输出所述第二输出信号。
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