JPH0651882A - スタティック・バス・ドライバ - Google Patents
スタティック・バス・ドライバInfo
- Publication number
- JPH0651882A JPH0651882A JP4206363A JP20636392A JPH0651882A JP H0651882 A JPH0651882 A JP H0651882A JP 4206363 A JP4206363 A JP 4206363A JP 20636392 A JP20636392 A JP 20636392A JP H0651882 A JPH0651882 A JP H0651882A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- output
- bus
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作速度を遅滞させることなく、半導体集積
回路により形成されるスタティック・バス・ドライバの
レイアウト面積を圧縮する。 【構成】 本発明のスタティック・バス・ドライバは、
図１に示されるように、０〜３１ビットのバス配線２０
１および０ビット目のバス配線２０２に対応して、それ
ぞれＮＡＮＤ回路２、インバータ３、ＮＯＲ回路４、Ｐ
ＭＯＳトランジスタ５およびＮＭＯＳトランジスタ６を
含むｎ個の３ステートバッファ１−１〜１−ｎと、電圧
レベル比較回路７および８と、ＮＡＮＤ回路９および１
０と、インバータ１１と、ＰＭＯＳトランジスタ１２
と、ＮＭＯＳトランジスタ１３と、インバータ１５、１
６および１７を含むラッチ回路１４−１と、ラッチ回路
１４−１と同一構成内容を有するラッチ回路１４−２
と、入力回路１８とを備えて構成される。
回路により形成されるスタティック・バス・ドライバの
レイアウト面積を圧縮する。 【構成】 本発明のスタティック・バス・ドライバは、
図１に示されるように、０〜３１ビットのバス配線２０
１および０ビット目のバス配線２０２に対応して、それ
ぞれＮＡＮＤ回路２、インバータ３、ＮＯＲ回路４、Ｐ
ＭＯＳトランジスタ５およびＮＭＯＳトランジスタ６を
含むｎ個の３ステートバッファ１−１〜１−ｎと、電圧
レベル比較回路７および８と、ＮＡＮＤ回路９および１
０と、インバータ１１と、ＰＭＯＳトランジスタ１２
と、ＮＭＯＳトランジスタ１３と、インバータ１５、１
６および１７を含むラッチ回路１４−１と、ラッチ回路
１４−１と同一構成内容を有するラッチ回路１４−２
と、入力回路１８とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はスタティック・バス・ド
ライバに関し、特に半導体集積回路により形成されるス
タティック・バス・ドライバに関する。
ライバに関し、特に半導体集積回路により形成されるス
タティック・バス・ドライバに関する。
【０００２】
【従来の技術】従来のスタティック・バス・ドライバ
は、図５に示されるように、それぞれＮＡＮＤ回路２、
インバータ３、ＮＯＲ回路、ＰＭＯＳトランジスタ５お
よびＮＭＯＳトランジスタ６を含み、データ信号Ｄ1 、
Ｄ2 、Ｄ3 、……、Ｄn と、制御信号ＣＴ1 、ＣＴ2 、
ＣＴ3 、……、ＣＴn とを入力とする３ステートバッフ
ァ１−１、１−２、１−３、……、１−ｎの出力は、０
〜３１ビットのバス２０１に対応する各バス配線に接続
され、これらの３ステートバッファの内の何れか一つの
３ステートバッファの出力が“１”レベルになると、そ
のデータ信号が増幅されて、これによりバス２０１が駆
動される。
は、図５に示されるように、それぞれＮＡＮＤ回路２、
インバータ３、ＮＯＲ回路、ＰＭＯＳトランジスタ５お
よびＮＭＯＳトランジスタ６を含み、データ信号Ｄ1 、
Ｄ2 、Ｄ3 、……、Ｄn と、制御信号ＣＴ1 、ＣＴ2 、
ＣＴ3 、……、ＣＴn とを入力とする３ステートバッフ
ァ１−１、１−２、１−３、……、１−ｎの出力は、０
〜３１ビットのバス２０１に対応する各バス配線に接続
され、これらの３ステートバッファの内の何れか一つの
３ステートバッファの出力が“１”レベルになると、そ
のデータ信号が増幅されて、これによりバス２０１が駆
動される。
【０００３】図６（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、本従来例における動作を示す各信号の
タイミング図であり、それぞれクロック信号φ、データ
信号Ｄ1 、制御信号ＣＴ1 および３１ビットのバス配線
２０３の電位ＶB31 を示している。
に示されるのは、本従来例における動作を示す各信号の
タイミング図であり、それぞれクロック信号φ、データ
信号Ｄ1 、制御信号ＣＴ1 および３１ビットのバス配線
２０３の電位ＶB31 を示している。
【０００４】
【発明が解決しようとする課題】上述した従来のスタテ
ィック・バス・ドライバにおいては、バスの負荷容量が
大きいために、駆動能力の大きいバッファを最終段に設
けることが求められている。そして、その最終段の個数
は、バス配線１本に対して複数（ｌ）個設けられてお
り、バス幅も、複数（ｍ）であり、複数（ｎ）種のバス
を持つものもある。従って、総バッファ数は、ｌ×ｍ×
ｎとなり、莫大な数となる。従って、これにより、スタ
ティック・バス・ドライバを形成する半導体集積回路の
レイアウト面積が大きくなるという欠点ある。
ィック・バス・ドライバにおいては、バスの負荷容量が
大きいために、駆動能力の大きいバッファを最終段に設
けることが求められている。そして、その最終段の個数
は、バス配線１本に対して複数（ｌ）個設けられてお
り、バス幅も、複数（ｍ）であり、複数（ｎ）種のバス
を持つものもある。従って、総バッファ数は、ｌ×ｍ×
ｎとなり、莫大な数となる。従って、これにより、スタ
ティック・バス・ドライバを形成する半導体集積回路の
レイアウト面積が大きくなるという欠点ある。
【０００５】
【課題を解決するための手段】本発明のスタティック・
バス・ドライバは、半導体集積回路により形成されて、
所定のバス配線の電位レベルを駆動制御するスタティッ
ク・バス・ドライバにおいて、所定の低レベルの基準電
圧と、前記バス配線の電位レベルとを入力して比較照合
し、所定のレベル信号を出力する第１の電圧レベル比較
回路と、所定の高レベルの基準電圧と、前記バス配線の
電位レベルとを入力して比較照合し、所定のレベル信号
を出力する第２の電圧レベル比較回路と、前記バス配線
の電位を、１クロックの期間の間保持するラッチ回路
と、前記ラッチ回路の出力と、前記第１の電圧レベル比
較回路の出力との論理積演算を行う第１のＮＡＮＤ回路
と、前記ラッチ回路の出力と、前記第２の電圧レベル比
較回路の出力との論理積演算を行う第２のＮＡＮＤ回路
と、ソースが所定の電源に接続され、ゲートに前記第１
のＮＡＮＤ回路の出力が入力されて、ドレインが前記バ
ス配線に接続されるＰＭＯＳトランジスタと、ドレイン
が前記ＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記第２のＮＡＮＤ回路の反転出力が入力され
て、ソースが接地電位に接続されるＮＭＯＳトランジス
タと、を少なくとも備えて構成される。なお、前記ラッ
チ回路としては、立上りエッジのスタティック・データ
・フリップフロップを用いてもよい。
バス・ドライバは、半導体集積回路により形成されて、
所定のバス配線の電位レベルを駆動制御するスタティッ
ク・バス・ドライバにおいて、所定の低レベルの基準電
圧と、前記バス配線の電位レベルとを入力して比較照合
し、所定のレベル信号を出力する第１の電圧レベル比較
回路と、所定の高レベルの基準電圧と、前記バス配線の
電位レベルとを入力して比較照合し、所定のレベル信号
を出力する第２の電圧レベル比較回路と、前記バス配線
の電位を、１クロックの期間の間保持するラッチ回路
と、前記ラッチ回路の出力と、前記第１の電圧レベル比
較回路の出力との論理積演算を行う第１のＮＡＮＤ回路
と、前記ラッチ回路の出力と、前記第２の電圧レベル比
較回路の出力との論理積演算を行う第２のＮＡＮＤ回路
と、ソースが所定の電源に接続され、ゲートに前記第１
のＮＡＮＤ回路の出力が入力されて、ドレインが前記バ
ス配線に接続されるＰＭＯＳトランジスタと、ドレイン
が前記ＰＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記第２のＮＡＮＤ回路の反転出力が入力され
て、ソースが接地電位に接続されるＮＭＯＳトランジス
タと、を少なくとも備えて構成される。なお、前記ラッ
チ回路としては、立上りエッジのスタティック・データ
・フリップフロップを用いてもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。本実施例は、半導体集積回路により形成される
２相クロック方式を用いたスタティック・バス・ドライ
バの一例であり、図１に示されるように、０〜３１ビッ
トのバス配線２０１および０ビット目のバス配線２０２
に対応して、それぞれＮＡＮＤ回路２、インバータ３、
ＮＯＲ回路４、ＰＭＯＳトランジスタ５およびＮＭＯＳ
トランジスタ６を含む３ステートバッファ１−１〜１−
ｎと、電圧レベル比較回路７および８と、ＮＡＮＤ回路
９および１０と、インバータ１１と、ＰＭＯＳトランジ
スタ１２と、ＮＭＯＳトランジスタ１３と、インバータ
１５、１６および１７を含むラッチ回路１４−１と、ラ
ッチ回路１４−１と同一構成内容を有するラッチ回路１
４−２と、入力回路１８とを備えて構成される。
である。本実施例は、半導体集積回路により形成される
２相クロック方式を用いたスタティック・バス・ドライ
バの一例であり、図１に示されるように、０〜３１ビッ
トのバス配線２０１および０ビット目のバス配線２０２
に対応して、それぞれＮＡＮＤ回路２、インバータ３、
ＮＯＲ回路４、ＰＭＯＳトランジスタ５およびＮＭＯＳ
トランジスタ６を含む３ステートバッファ１−１〜１−
ｎと、電圧レベル比較回路７および８と、ＮＡＮＤ回路
９および１０と、インバータ１１と、ＰＭＯＳトランジ
スタ１２と、ＮＭＯＳトランジスタ１３と、インバータ
１５、１６および１７を含むラッチ回路１４−１と、ラ
ッチ回路１４−１と同一構成内容を有するラッチ回路１
４−２と、入力回路１８とを備えて構成される。
【０００８】図１において、０ビットのバス配線２０２
の電位ＶB0が０Ｖ（ボルト）で、この電位を３ステート
バッファ１−１〜１−ｎの内の何れか一つの３ステート
バッファを介して引上げようとする場合には、当該電位
ＶB0が引上げられて、その電位が低基準電圧ＶRL（≒
０．５Ｖ）を越える時点より、電位レベル比較器７の出
力１０２は“１”レベルとなり、これにより、ＮＡＮＤ
回路９を経由してＰＭＯＳトランジスタ１２が駆動さ
れ、バス配線２０２の電位ＶB0を引上げる。この時に、
バス配線２０２の電位ＶB0が０Ｖより高基準電圧Ｖ
RH（≒４．５Ｖ）まで変化する間においては、電位レベ
ル比較器８の出力１０３も“１”レベルとなるので、こ
の場合には、ＮＭＯＳトランジスタ１３が駆動されない
ように、バス配線２０２の１クロック前の状態を覚えて
おくためのラッチ回路１４−１および１４−２により、
１クロック前のバス配線２０２の電位ＶB0が０Ｖであれ
ば、電位レベル比較器８の出力レベル１０３を能動状態
から非能動状態にするための回路として、ＮＡＮＤ回路
１０およびインバータ１１が設けられている。
の電位ＶB0が０Ｖ（ボルト）で、この電位を３ステート
バッファ１−１〜１−ｎの内の何れか一つの３ステート
バッファを介して引上げようとする場合には、当該電位
ＶB0が引上げられて、その電位が低基準電圧ＶRL（≒
０．５Ｖ）を越える時点より、電位レベル比較器７の出
力１０２は“１”レベルとなり、これにより、ＮＡＮＤ
回路９を経由してＰＭＯＳトランジスタ１２が駆動さ
れ、バス配線２０２の電位ＶB0を引上げる。この時に、
バス配線２０２の電位ＶB0が０Ｖより高基準電圧Ｖ
RH（≒４．５Ｖ）まで変化する間においては、電位レベ
ル比較器８の出力１０３も“１”レベルとなるので、こ
の場合には、ＮＭＯＳトランジスタ１３が駆動されない
ように、バス配線２０２の１クロック前の状態を覚えて
おくためのラッチ回路１４−１および１４−２により、
１クロック前のバス配線２０２の電位ＶB0が０Ｖであれ
ば、電位レベル比較器８の出力レベル１０３を能動状態
から非能動状態にするための回路として、ＮＡＮＤ回路
１０およびインバータ１１が設けられている。
【０００９】次に、バス配線２０２の電位ＶB0が５Ｖ
で、この電位を、３ステートバッファ１−１〜１−ｎの
内の何れか一つの３ステートバッファを介して引下げよ
うとする場合には、当該電位が高基準電圧ＶRH（≒４．
５Ｖ）以下に低下する時点より、電位レベル比較器８の
出力１０３は“１”レベルとなり、これにより、ＮＡＮ
Ｄ回路１０およびインバータ１１を経由して、ＮＭＯＳ
トランジスタ１３が駆動され、バス配線２０２の電位Ｖ
B0を０Ｖまで引下げる。この時に、バス配線２０２の電
位ＶB0が５Ｖより低基準電圧ＶRL（≒０．５Ｖ）まで変
化する間においては、電位レベル比較器７の出力１０２
も“１”レベルとなるので、この場合には、ＰＭＯＳト
ランジスタ１２が駆動されないように、バス配線２０２
の１クロック前の状態を覚えておくためのラッチ回路１
４−１および１４−２により、１クロック前のバス配線
２０２の電位ＶB0が５Ｖであれば、電位レベル比較器７
の出力１０２を能動状態から非能動状態にするための回
路として、ＮＡＮＤ回路９が設けられている。
で、この電位を、３ステートバッファ１−１〜１−ｎの
内の何れか一つの３ステートバッファを介して引下げよ
うとする場合には、当該電位が高基準電圧ＶRH（≒４．
５Ｖ）以下に低下する時点より、電位レベル比較器８の
出力１０３は“１”レベルとなり、これにより、ＮＡＮ
Ｄ回路１０およびインバータ１１を経由して、ＮＭＯＳ
トランジスタ１３が駆動され、バス配線２０２の電位Ｖ
B0を０Ｖまで引下げる。この時に、バス配線２０２の電
位ＶB0が５Ｖより低基準電圧ＶRL（≒０．５Ｖ）まで変
化する間においては、電位レベル比較器７の出力１０２
も“１”レベルとなるので、この場合には、ＰＭＯＳト
ランジスタ１２が駆動されないように、バス配線２０２
の１クロック前の状態を覚えておくためのラッチ回路１
４−１および１４−２により、１クロック前のバス配線
２０２の電位ＶB0が５Ｖであれば、電位レベル比較器７
の出力１０２を能動状態から非能動状態にするための回
路として、ＮＡＮＤ回路９が設けられている。
【００１０】次に、バス配線２０２の電位ＶB0が０Ｖの
ままで変化しない場合には、ラッチ回路１４−２の出力
１０１は“０”レベルであり、電圧レベル比較回路７の
出力１０２も“０”レベルで、電圧レベル比較回路８の
出力１０３は“１”レベルとなるため、ＰＭＯＳトラン
ジスタ１２およびＮＭＯＳトランジスタ１３より成るバ
ッファは駆動されることはなく、従って、バス配線２０
２の電位ＶB0は、３ステートバッファ１−１〜１−ｎに
よってのみ０Ｖが出力される。この場合には電圧の変動
がないために、動作速度の点においては問題は生じな
い。そして、最後にバス配線２０２の電位ＶB0が５Ｖの
ままで変化しない場合には、ラッチ回路１４−２の出力
１０１は“１”レベルとなり、電圧レベル比較回路７の
出力１０２は“１”レベルで、電圧レベル比較回路８の
出力１０３は“０”レベルとなるため、ＰＭＯＳトラン
ジスタ１２およびＮＭＯＳトランジスタ１３より成るバ
ッファは駆動されず、これによりバス配線２０２の電位
ＶB0は、３ステートバッファ１−１〜１−ｎによっての
み５Ｖが出力される。この場合には、電圧の変動が生じ
ないため動作速度上の問題は生じない。
ままで変化しない場合には、ラッチ回路１４−２の出力
１０１は“０”レベルであり、電圧レベル比較回路７の
出力１０２も“０”レベルで、電圧レベル比較回路８の
出力１０３は“１”レベルとなるため、ＰＭＯＳトラン
ジスタ１２およびＮＭＯＳトランジスタ１３より成るバ
ッファは駆動されることはなく、従って、バス配線２０
２の電位ＶB0は、３ステートバッファ１−１〜１−ｎに
よってのみ０Ｖが出力される。この場合には電圧の変動
がないために、動作速度の点においては問題は生じな
い。そして、最後にバス配線２０２の電位ＶB0が５Ｖの
ままで変化しない場合には、ラッチ回路１４−２の出力
１０１は“１”レベルとなり、電圧レベル比較回路７の
出力１０２は“１”レベルで、電圧レベル比較回路８の
出力１０３は“０”レベルとなるため、ＰＭＯＳトラン
ジスタ１２およびＮＭＯＳトランジスタ１３より成るバ
ッファは駆動されず、これによりバス配線２０２の電位
ＶB0は、３ステートバッファ１−１〜１−ｎによっての
み５Ｖが出力される。この場合には、電圧の変動が生じ
ないため動作速度上の問題は生じない。
【００１１】図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、上記の動作時
における各信号のタイミング図である。図２において、
３ステートバッファ１−１に入力されるデータ信号Ｄ1
の立上がりによって、３ステートバッファ１−１に含ま
れるゲート幅の小さいＰＭＯＳトランジスタ５が駆動さ
れて、０ビットのバス配線２０２の電位ＶB0が立上がり
始める。そして、バス配線２０２の電位ＶB0が低基準電
圧ＶRLを越えると、ゲート幅の大きいＰＭＯＳトランジ
スタ１２が駆動されて、ＰＭＯＳトランジスタ５および
１２によりバス配線２０２の電位ＶB0は５Ｖまで引上げ
られる。次いでデータ信号Ｄ1 の立下がりによって、３
ステートバッファ１−１に含まれるゲート幅の小さいＮ
ＭＯＳトランジスタ６が駆動され、０ビットのバス配線
２０２の電位ＶB0が立下がり始める。そして、バス配線
２０２の電位ＶB0が高基準電圧ＶRH以下に低下すると、
ゲート幅の大きいＮＭＯＳトランジスタ１３が駆動され
て、ＮＭＯＳトランジスタ６および１３によりバス配線
２０２の電位ＶB0は０Ｖまで引下げられる。
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、上記の動作時
における各信号のタイミング図である。図２において、
３ステートバッファ１−１に入力されるデータ信号Ｄ1
の立上がりによって、３ステートバッファ１−１に含ま
れるゲート幅の小さいＰＭＯＳトランジスタ５が駆動さ
れて、０ビットのバス配線２０２の電位ＶB0が立上がり
始める。そして、バス配線２０２の電位ＶB0が低基準電
圧ＶRLを越えると、ゲート幅の大きいＰＭＯＳトランジ
スタ１２が駆動されて、ＰＭＯＳトランジスタ５および
１２によりバス配線２０２の電位ＶB0は５Ｖまで引上げ
られる。次いでデータ信号Ｄ1 の立下がりによって、３
ステートバッファ１−１に含まれるゲート幅の小さいＮ
ＭＯＳトランジスタ６が駆動され、０ビットのバス配線
２０２の電位ＶB0が立下がり始める。そして、バス配線
２０２の電位ＶB0が高基準電圧ＶRH以下に低下すると、
ゲート幅の大きいＮＭＯＳトランジスタ１３が駆動され
て、ＮＭＯＳトランジスタ６および１３によりバス配線
２０２の電位ＶB0は０Ｖまで引下げられる。
【００１２】なお、図３（ａ）および（ｂ）に示される
のは、図２に示されるタイミング図において、クロック
信号φ1 と、データ信号Ｄ1 の立上がり時および立下が
り時における、バス配線２０２の電位ＶB0と、電圧レベ
ル比較回路７および８の出力１０２および１０３とを示
す拡大タイミング図である。図３（ａ）および（ｂ）に
おいて点線にて示されるのは、従来例の場合におけるバ
ス配線２０２の電位ＶB0の立上がりおよび立下がりの状
態である。
のは、図２に示されるタイミング図において、クロック
信号φ1 と、データ信号Ｄ1 の立上がり時および立下が
り時における、バス配線２０２の電位ＶB0と、電圧レベ
ル比較回路７および８の出力１０２および１０３とを示
す拡大タイミング図である。図３（ａ）および（ｂ）に
おいて点線にて示されるのは、従来例の場合におけるバ
ス配線２０２の電位ＶB0の立上がりおよび立下がりの状
態である。
【００１３】次に、図４は本発明の第２の実施例を示す
ブロック図である。本実施例は、半導体集積回路により
形成される単相クロック方式を用いたスタティック・バ
ス・ドライバの一例であり、図４に示されるように、０
〜３１ビットのバス配線２０１および０ビット目のバス
配線２０２に対応して、それぞれＮＡＮＤ回路２、イン
バータ３、ＮＯＲ回路４、ＰＭＯＳトランジスタ５およ
びＮＭＯＳトランジスタ６を含む３ステートバッファ１
−１〜１−ｎと、電圧レベル比較回路７および８と、Ｎ
ＡＮＤ回路９および１０と、インバータ１１と、ＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１３
と、ＯＲ回路２０および２２、ＮＡＮＤ回路２１および
２３、ＡＮＤ回路２４および２５、ＮＯＲ回路２６およ
び２７を含むラッチ回路１９とを備えて構成される。図
４より明らかなように、本実施例の第１の実施例との相
違点は、ラッチ回路１９の構成内容にあり、他の構成要
素については第１の実施例の場合と全く同様である。本
実施例においてラッチ回路を第１の実施例と異なる構成
内容とした理由は、単相クロックを用いる場合には、第
１の実施例において用いられているラッチ回路を使用し
た場合、データ信号の突抜けが生じ、期待の信号が得ら
れないためである。それで、ラッチ回路としては、図４
に示されるように、立上がりエッジのスタティック・デ
ータ・フリップフロップを使用した方が回路規模も小さ
い規模で実現される。勿論、２相クロック方式の場合に
おいても、この立上がりエッジのスタティック・データ
・フリップフロップを使用しても何等問題はないが、図
１に示される回路構成による方が、使用トランジスタの
数が少なくて済むという利点がある。
ブロック図である。本実施例は、半導体集積回路により
形成される単相クロック方式を用いたスタティック・バ
ス・ドライバの一例であり、図４に示されるように、０
〜３１ビットのバス配線２０１および０ビット目のバス
配線２０２に対応して、それぞれＮＡＮＤ回路２、イン
バータ３、ＮＯＲ回路４、ＰＭＯＳトランジスタ５およ
びＮＭＯＳトランジスタ６を含む３ステートバッファ１
−１〜１−ｎと、電圧レベル比較回路７および８と、Ｎ
ＡＮＤ回路９および１０と、インバータ１１と、ＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１３
と、ＯＲ回路２０および２２、ＮＡＮＤ回路２１および
２３、ＡＮＤ回路２４および２５、ＮＯＲ回路２６およ
び２７を含むラッチ回路１９とを備えて構成される。図
４より明らかなように、本実施例の第１の実施例との相
違点は、ラッチ回路１９の構成内容にあり、他の構成要
素については第１の実施例の場合と全く同様である。本
実施例においてラッチ回路を第１の実施例と異なる構成
内容とした理由は、単相クロックを用いる場合には、第
１の実施例において用いられているラッチ回路を使用し
た場合、データ信号の突抜けが生じ、期待の信号が得ら
れないためである。それで、ラッチ回路としては、図４
に示されるように、立上がりエッジのスタティック・デ
ータ・フリップフロップを使用した方が回路規模も小さ
い規模で実現される。勿論、２相クロック方式の場合に
おいても、この立上がりエッジのスタティック・データ
・フリップフロップを使用しても何等問題はないが、図
１に示される回路構成による方が、使用トランジスタの
数が少なくて済むという利点がある。
【００１４】
【発明の効果】以上説明したように、本発明は、スタテ
ィック・バスについて、バス配線の電位の立上りおよび
立下りの動作速度を遅滞させることなく、トランジスタ
構成要素数の少ない２個の電圧レベル比較回路ならびに
ラッチ回路と、従来と同一ディメンジョンの１個のバッ
ファとを追加することにより、３ステートバッファのみ
により駆動している従来例に比較して、これらの３ステ
ートバッファ自体のディメンジョンを大幅に削減するこ
とが可能となり、半導体集積回路のレイアウト面積を著
しく縮小したスタティック・バス・ドライバを実現する
ことができるという効果がある。
ィック・バスについて、バス配線の電位の立上りおよび
立下りの動作速度を遅滞させることなく、トランジスタ
構成要素数の少ない２個の電圧レベル比較回路ならびに
ラッチ回路と、従来と同一ディメンジョンの１個のバッ
ファとを追加することにより、３ステートバッファのみ
により駆動している従来例に比較して、これらの３ステ
ートバッファ自体のディメンジョンを大幅に削減するこ
とが可能となり、半導体集積回路のレイアウト面積を著
しく縮小したスタティック・バス・ドライバを実現する
ことができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作を示すタイミング図
である。
である。
【図３】第１の実施例における動作を示す拡大タイミン
グ図である。
グ図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例における動作を示すタイミング図
である。
である。
【図６】従来例を示すブロック図である。
【図７】従来例における動作を示すタイミング図であ
る。
る。
１−１〜１−ｎ ３ステートバッファ ２、９、１０、２１、２３ ＮＡＮＤ回路 ３、１１、１５〜１７ インバータ ４、２６、２７ ＮＯＲ回路 ５、１２ ＰＭＯＳトランジスタ ６、１３ ＮＭＯＳトランジスタ ７、８ 電圧レベル比較回路 １４−１、１４−２、１９ ラッチ回路 ２０、２２ ＯＲ回路 ２４、２５ ＡＮＤ回路
Claims (2)
- 【請求項１】 半導体集積回路により形成されて、所定
のバス配線の電位レベルを駆動制御するスタティック・
バス・ドライバにおいて、 所定の低レベルの基準電圧と、前記バス配線の電位レベ
ルとを入力して比較照合し、所定のレベル信号を出力す
る第１の電圧レベル比較回路と、 所定の高レベルの基準電圧と、前記バス配線の電位レベ
ルとを入力して比較照合し、所定のレベル信号を出力す
る第２の電圧レベル比較回路と、 前記バス配線の電位を、１クロックの期間の間保持する
ラッチ回路と、 前記ラッチ回路の出力と、前記第１の電圧レベル比較回
路の出力との論理積演算を行う第１のＮＡＮＤ回路と、 前記ラッチ回路の出力と、前記第２の電圧レベル比較回
路の出力との論理積演算を行う第２のＮＡＮＤ回路と、 ソースが所定の電源に接続され、ゲートに前記第１のＮ
ＡＮＤ回路の出力が入力されて、ドレインが前記バス配
線に接続されるＰＭＯＳトランジスタと、 ドレインが前記ＰＭＯＳトランジスタのドレインに接続
され、ゲートに前記第２のＮＡＮＤ回路の反転出力が入
力されて、ソースが接地電位に接続されるＮＭＯＳトラ
ンジスタと、 を少なくとも備えることを特徴とするスタティック・バ
ス・ドライバ。 - 【請求項２】 前記ラッチ回路として、立上りエッジの
スタティック・データ・フリップフロップを用いる請求
項１記載のスタティック・バス・ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206363A JP3022685B2 (ja) | 1992-08-03 | 1992-08-03 | スタティック・バス・ドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206363A JP3022685B2 (ja) | 1992-08-03 | 1992-08-03 | スタティック・バス・ドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651882A true JPH0651882A (ja) | 1994-02-25 |
| JP3022685B2 JP3022685B2 (ja) | 2000-03-21 |
Family
ID=16522087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206363A Expired - Lifetime JP3022685B2 (ja) | 1992-08-03 | 1992-08-03 | スタティック・バス・ドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022685B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675601A1 (en) * | 1994-03-28 | 1995-10-04 | Motorola, Inc. | Circuit and method for enhancing logic transitions appearing on a line |
| KR100864597B1 (ko) * | 2006-12-18 | 2008-10-22 | (주)파트론 | 단말기 커넥터 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101820227B1 (ko) * | 2016-02-18 | 2018-02-28 | 탁우찬 | 방화문용 매립형 힌지장치 |
-
1992
- 1992-08-03 JP JP4206363A patent/JP3022685B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675601A1 (en) * | 1994-03-28 | 1995-10-04 | Motorola, Inc. | Circuit and method for enhancing logic transitions appearing on a line |
| US5510739A (en) * | 1994-03-28 | 1996-04-23 | Motorola, Inc. | Circuit and method for enhancing logic transitions appearing on a line |
| KR100864597B1 (ko) * | 2006-12-18 | 2008-10-22 | (주)파트론 | 단말기 커넥터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3022685B2 (ja) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5508648A (en) | Differential latch circuit | |
| JP3866111B2 (ja) | 半導体集積回路及びバーンイン方法 | |
| JPH10163854A (ja) | レベルコンバータ及び半導体装置 | |
| JPH0651882A (ja) | スタティック・バス・ドライバ | |
| JPS60174522A (ja) | 論理回路 | |
| JPH0645900A (ja) | オーバーラップなしでの複数個の電圧の一つの選択 | |
| JP3402947B2 (ja) | アドレスデコーダ | |
| JPH03222518A (ja) | 集積回路装置 | |
| US20010015658A1 (en) | Semiconductor integrated circuit device capable of producing output thereof without being influenced by other input | |
| JPH06291638A (ja) | 半導体装置 | |
| JP2599396B2 (ja) | 排他的論理回路 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPH11186881A (ja) | ラッチ装置 | |
| JPH10134591A (ja) | ダィナミックレジスタを含む半導体集積回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 | |
| JP2000295081A (ja) | レジスタ回路及びラッチ回路 | |
| JPH0573703A (ja) | 半導体集積回路装置 | |
| JP3080048B2 (ja) | クロック供給回路 | |
| JP3259304B2 (ja) | マイクロプロセッサ | |
| JP2569750B2 (ja) | 同期型ドライバ回路 | |
| JP2798510B2 (ja) | 半導体集積回路 | |
| JPH05191263A (ja) | 半導体回路 | |
| JPH05300007A (ja) | ２入力ｏｒ回路 | |
| JP3022342B2 (ja) | 半導体集積回路及びその駆動方法 | |
| JPH0548401A (ja) | データラツチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991221 |