JPH03222518A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH03222518A JPH03222518A JP2019457A JP1945790A JPH03222518A JP H03222518 A JPH03222518 A JP H03222518A JP 2019457 A JP2019457 A JP 2019457A JP 1945790 A JP1945790 A JP 1945790A JP H03222518 A JPH03222518 A JP H03222518A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- latch
- circuit
- drivers
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のバスと、該複数のバス各々に接続さ
れ、該複数のバス各々を駆動するための複数のバスドラ
イバとを備えた集積回路装置に関し、特に低ノイズ化を
実現できる集積回路装置に関する。
れ、該複数のバス各々を駆動するための複数のバスドラ
イバとを備えた集積回路装置に関し、特に低ノイズ化を
実現できる集積回路装置に関する。
一つの集積回路装置において、複数のバス信号線を用い
ることはきわめて頻繁に行われている。
ることはきわめて頻繁に行われている。
第５図はこのような複数のバス信号線が使用された従来
の集積回路装置を示すブロック図である。
の集積回路装置を示すブロック図である。
ラッチ２ａ、２ｂ、２ｃにはデータ信号線ｌａ。
１、ｂ、ｌｃからデータ信号が各々与えられる。ラッチ
２ａ ２ｂ、２Ｃは各々クロック発生回路３からのク
ロックに応答してデータ信号を取り込み、このデータ信
号をバスドライバ４ａ、４ｂ、４ｃに与える。データ信
号が与えられたバスドライバ４ａ、４ｂ、４ｃは各々バ
ス信号線５ａ、５ｂ。
２ａ ２ｂ、２Ｃは各々クロック発生回路３からのク
ロックに応答してデータ信号を取り込み、このデータ信
号をバスドライバ４ａ、４ｂ、４ｃに与える。データ信
号が与えられたバスドライバ４ａ、４ｂ、４ｃは各々バ
ス信号線５ａ、５ｂ。
５ｃを駆動する。
第６図はバスドライバ４ａの構成を示す回路図である。
ラッチ２ａからのデータ信号はＮＡＮＤ回路１０及びＮ
ＯＲ回路１１の一方入力に与えられる。ＮＡＮＤ回路１
０の他方人力にはイネーブル信号が直接与えられ、ＮＯ
Ｒ回路１１の他方入力にはインバータ１２を介してイネ
ーブル信号が与えられている。ＮＡＮＤ回路１０の出力
はＰチャネルＭＯ３Ｉ−ランジスタ（以下ＰＭＯ３とい
う）１３のゲートに与えられる。一方、ＮＯＲ回路１１
の出力はＮチャネルＭＯ３Ｉ−ランジスタ（以下ＮＭＯ
３という）１４のゲートに与えられる。ＰＭＯ３１３は
、ソースが電源”ＤＤに、ドレインがＮＭＯ３１４のド
レインに各々接続されている。
ＯＲ回路１１の一方入力に与えられる。ＮＡＮＤ回路１
０の他方人力にはイネーブル信号が直接与えられ、ＮＯ
Ｒ回路１１の他方入力にはインバータ１２を介してイネ
ーブル信号が与えられている。ＮＡＮＤ回路１０の出力
はＰチャネルＭＯ３Ｉ−ランジスタ（以下ＰＭＯ３とい
う）１３のゲートに与えられる。一方、ＮＯＲ回路１１
の出力はＮチャネルＭＯ３Ｉ−ランジスタ（以下ＮＭＯ
３という）１４のゲートに与えられる。ＰＭＯ３１３は
、ソースが電源”ＤＤに、ドレインがＮＭＯ３１４のド
レインに各々接続されている。
ＮＭＯ５１４のソースは接地されている。ＰＭＯ３１３
とＮＭＯ３１４のドレイン共通接続点にはバス信号線５
ａが接続され、バス信号線５ａと接地間にはコンデンサ
Ｃが接続されている。このような構成において、ラッチ
２ａからのデータ信号とイネーブル信号の組み合わせに
よりＮＡＮＤ回路１０及びＮＯＲ回路１１の出力を制御
する。このとき、ＰＭＯＳ１３のゲートへの人力信号が
Ｌ”から“Ｈ′″、ＮＭＯ３１４のゲートへの人力信号
が“Ｈ”から“Ｌ“に同時に変化した場合、また、逆に
ＰＭＯ３１３のゲートへの人力信号か“Ｈ”から“Ｌ”
、ＮＭＯ８１４のゲートへの入力信号が“Ｌ２から“
Ｈ”に同時に変化した場合において、電源ｖＤＤから接
地へ貫通電流Ｉが流れる。
とＮＭＯ３１４のドレイン共通接続点にはバス信号線５
ａが接続され、バス信号線５ａと接地間にはコンデンサ
Ｃが接続されている。このような構成において、ラッチ
２ａからのデータ信号とイネーブル信号の組み合わせに
よりＮＡＮＤ回路１０及びＮＯＲ回路１１の出力を制御
する。このとき、ＰＭＯＳ１３のゲートへの人力信号が
Ｌ”から“Ｈ′″、ＮＭＯ３１４のゲートへの人力信号
が“Ｈ”から“Ｌ“に同時に変化した場合、また、逆に
ＰＭＯ３１３のゲートへの人力信号か“Ｈ”から“Ｌ”
、ＮＭＯ８１４のゲートへの入力信号が“Ｌ２から“
Ｈ”に同時に変化した場合において、電源ｖＤＤから接
地へ貫通電流Ｉが流れる。
また、ＰＭＯＳ １３のケートへの入力信号か“Ｈ”か
ら“Ｌ”へ変化するとコンデンサＣを充電するように電
源Ｖ から充電電流Ｊ１が流れる。
ら“Ｌ”へ変化するとコンデンサＣを充電するように電
源Ｖ から充電電流Ｊ１が流れる。
ＤＤ
一方、ＮＭＯ５１４のゲートへの入力信号が“Ｌ“から
“Ｈ”へ変化するとコンデンサＣを放電させるようにＮ
ＭＯ３１４を介して接地へ放電電流Ｊ２が流れる。なお
、バストライバ４ｂ、４ｃの構成及び動作はバスドライ
バ４ａと同様である。
“Ｈ”へ変化するとコンデンサＣを放電させるようにＮ
ＭＯ３１４を介して接地へ放電電流Ｊ２が流れる。なお
、バストライバ４ｂ、４ｃの構成及び動作はバスドライ
バ４ａと同様である。
第７図は一般の電子回路の概略図である。電子回路２０
は外部配線２１を介し高電位電源２３に、外部配線２２
を介して低電位電源２４に各々接続されている。Ｌ、Ｒ
１は各々外部配線２１に含まれる外部配線インダクタン
ス、外部配線抵抗である。Ｌ、Ｒ２は各々外部配線２２
に含まれる外部配線インダクタンス、外部配線抵抗であ
る。
は外部配線２１を介し高電位電源２３に、外部配線２２
を介して低電位電源２４に各々接続されている。Ｌ、Ｒ
１は各々外部配線２１に含まれる外部配線インダクタン
ス、外部配線抵抗である。Ｌ、Ｒ２は各々外部配線２２
に含まれる外部配線インダクタンス、外部配線抵抗であ
る。
今、電子回路２０において高電位電源２３よりも電位の
低い第１の内部電位Ｖ から低電位電源ＤＩ ２４よりも電位の高い第２の内部電位Ｖ へ電Ｄ２ 流１１が流れると、高電位電源２３と第１の内部電位Ｖ
の間及び第２の内部電位Ｖ と低電１）［） ｌ
１）ｌ）２位電源２４０
間に１＠流１１が流れる。そのため、外部配線抵抗Ｒ、
Ｒの両端には各々■１×２ Ｒ１，ｌＸＲ２の電圧が発生する。また、外部配線イン
ダクタンスＬ、Ｌ２の両端には各々■ Ｌ （ｄＩ ／ｄｔ）、 Ｌ２（ｄｔ、／ｄｔ）の
１ 電圧が発生する。従って、第１の内部電位Ｖ。ｏｌは高
電位電源２３の電位よりＩ ＸＲ，＋Ｌ１■ （ｄｉ１’／ｄｔ）だけ低くなり、第２の内部電位ｖＤ
Ｄ２は低電位電源２４の電位よりＩ、ＸＲ，、＋Ｌ
（ｄｉ１／ｄｔ）だけ高くなる。その結果、電子回路２
０における第１の内部電位■ と第ＤＩ ２の内部電位Ｖ の電位差が小さくなる。このＤＤ２ 電位差の減少がノイズを招く。
低い第１の内部電位Ｖ から低電位電源ＤＩ ２４よりも電位の高い第２の内部電位Ｖ へ電Ｄ２ 流１１が流れると、高電位電源２３と第１の内部電位Ｖ
の間及び第２の内部電位Ｖ と低電１）［） ｌ
１）ｌ）２位電源２４０
間に１＠流１１が流れる。そのため、外部配線抵抗Ｒ、
Ｒの両端には各々■１×２ Ｒ１，ｌＸＲ２の電圧が発生する。また、外部配線イン
ダクタンスＬ、Ｌ２の両端には各々■ Ｌ （ｄＩ ／ｄｔ）、 Ｌ２（ｄｔ、／ｄｔ）の
１ 電圧が発生する。従って、第１の内部電位Ｖ。ｏｌは高
電位電源２３の電位よりＩ ＸＲ，＋Ｌ１■ （ｄｉ１’／ｄｔ）だけ低くなり、第２の内部電位ｖＤ
Ｄ２は低電位電源２４の電位よりＩ、ＸＲ，、＋Ｌ
（ｄｉ１／ｄｔ）だけ高くなる。その結果、電子回路２
０における第１の内部電位■ と第ＤＩ ２の内部電位Ｖ の電位差が小さくなる。このＤＤ２ 電位差の減少がノイズを招く。
第５図に戻って、クロック発生回路３からのクロックに
応答し、ラッチ２ａ、２ｂ、２ｃは同時にデータ信号を
取り込みバスドライバ４ａ、４ｂ。
応答し、ラッチ２ａ、２ｂ、２ｃは同時にデータ信号を
取り込みバスドライバ４ａ、４ｂ。
４Ｃに与える。バスドライバ４ａ、４ｂ、４ｃは同時に
動作し、同時にバス信号線５ａ、５ｂ、５Ｃを駆動させ
る。
動作し、同時にバス信号線５ａ、５ｂ、５Ｃを駆動させ
る。
従来の集積回路装置は以上のように構成されており、パ
ストライバ４ａ、４ｂ、４ｃが同時に動作するので、こ
の動作時に装置全体で見ると貫通電流１．電流Ｉ １充
電電流Ｊ 、放電電流Ｊ２１ が多く流れ、ノイズの問題が生じやすいという問題点が
あった。
ストライバ４ａ、４ｂ、４ｃが同時に動作するので、こ
の動作時に装置全体で見ると貫通電流１．電流Ｉ １充
電電流Ｊ 、放電電流Ｊ２１ が多く流れ、ノイズの問題が生じやすいという問題点が
あった。
特に、ノイズの影響を受けやすいアナログ部を有するア
ナログ・デジタル混在集積回路においてはこのノイズは
大きな問題となる。
ナログ・デジタル混在集積回路においてはこのノイズは
大きな問題となる。
この発明は上記のような問題点を解決するためになされ
たもので、ノイズの生じにくい集積回路装置を得ること
を目的とする。
たもので、ノイズの生じにくい集積回路装置を得ること
を目的とする。
この発明は、複数のバスと、前記複数のバス各々に接続
され、前記複数のバス各々を駆動するための複数のバス
ドライバとを備えた集積回路装置に適用される。この発
明に係る集積回路装置は、各バスドライバに人力される
信号の移相をすらし、同時に動作するバスドライバの数
を減らすための遅延回路を設けたことを特徴とする特 〔作用〕 この発明においては、各バスドライバに入力される信号
の位相をすらし、同時に動作するバスドライバの数を減
らすための遅延回路を設けたので、バスドライバ内に流
れる貫通電流、充放Ｔｒｓ電流の和が装置全体で見ると
減少する。
され、前記複数のバス各々を駆動するための複数のバス
ドライバとを備えた集積回路装置に適用される。この発
明に係る集積回路装置は、各バスドライバに人力される
信号の移相をすらし、同時に動作するバスドライバの数
を減らすための遅延回路を設けたことを特徴とする特 〔作用〕 この発明においては、各バスドライバに入力される信号
の位相をすらし、同時に動作するバスドライバの数を減
らすための遅延回路を設けたので、バスドライバ内に流
れる貫通電流、充放Ｔｒｓ電流の和が装置全体で見ると
減少する。
第１図はこの発明に係る集積回路装置の一実施例を示す
構成図である。図において、第５図に示した従来装置と
の相違点はクロック発生回路３とラッチ２ｂとの間に遅
延回路３１を新たに設けたこと、および遅延回路３１と
ラッチ２ｃとの間にも新たに遅延回路３２を設けたこと
である。、その他の構成は従来と同様である。なお、遅
延回路３１．３２の遅延時間は同一である。
構成図である。図において、第５図に示した従来装置と
の相違点はクロック発生回路３とラッチ２ｂとの間に遅
延回路３１を新たに設けたこと、および遅延回路３１と
ラッチ２ｃとの間にも新たに遅延回路３２を設けたこと
である。、その他の構成は従来と同様である。なお、遅
延回路３１．３２の遅延時間は同一である。
次に動作について説明する。ラッチ２ａ、２ｂ２ｃには
各々データ信号線１．ａ、ｌｂ、ｌｃからデータ信号が
人力される。クロック発生回路３はクロックを発生する
。ラッチ２ｂに与えられるクロックの位相は遅延回路３
１の働きによりラッチ２ａに与えられるクロックの位相
よりも遅れる。
各々データ信号線１．ａ、ｌｂ、ｌｃからデータ信号が
人力される。クロック発生回路３はクロックを発生する
。ラッチ２ｂに与えられるクロックの位相は遅延回路３
１の働きによりラッチ２ａに与えられるクロックの位相
よりも遅れる。
ラッチ２ｃに与えられるクロックの位相は遅延回路３２
の働きによりラッチ２ｂに与えられるクロックの位相よ
りも遅れる。従って、ラッチ２ｃはラッチ２ｂよりも少
し遅れて動作し、ラッチ２ｂはラッチ２ａよりも少し遅
れて動作する。その結果、バスドライバ４ｃに与えられ
るデータ信号の位相はバスドライバ４ｂに与えられるデ
ータ信号の位相よりも遅れるので、バスドライバ４ｃは
バスドライバ４ｂよりも遅れて動作する。また、バスド
ライバ４ｂに与えられるデータ信号の位相はバスドライ
バ４ａに与えられるデータ信号の位相よりも遅れるので
、バスドライバ４ｂはバスドライバ４ａよりも遅れて動
作する。バスドライバ４ａ、４ｂ、４ｃは順次にデータ
信号が与えられることにより、順次にバス信号線５ａ、
５ｂ、５ｃを駆動させる。このように遅延回路３１．３
２を設け、３つのバスドライバ４ａ、４ｂ、４ｃが同時
に動作することがないようにしたので、貫通電流Ｉ、充
電電流Ｊ 、放電電流Ｊ２ （以上第６図参照）の合計
値は、３つのバスドライバ４ａ、４ｂ、４ｃが同時に動
作した場合に比べ減少する。
の働きによりラッチ２ｂに与えられるクロックの位相よ
りも遅れる。従って、ラッチ２ｃはラッチ２ｂよりも少
し遅れて動作し、ラッチ２ｂはラッチ２ａよりも少し遅
れて動作する。その結果、バスドライバ４ｃに与えられ
るデータ信号の位相はバスドライバ４ｂに与えられるデ
ータ信号の位相よりも遅れるので、バスドライバ４ｃは
バスドライバ４ｂよりも遅れて動作する。また、バスド
ライバ４ｂに与えられるデータ信号の位相はバスドライ
バ４ａに与えられるデータ信号の位相よりも遅れるので
、バスドライバ４ｂはバスドライバ４ａよりも遅れて動
作する。バスドライバ４ａ、４ｂ、４ｃは順次にデータ
信号が与えられることにより、順次にバス信号線５ａ、
５ｂ、５ｃを駆動させる。このように遅延回路３１．３
２を設け、３つのバスドライバ４ａ、４ｂ、４ｃが同時
に動作することがないようにしたので、貫通電流Ｉ、充
電電流Ｊ 、放電電流Ｊ２ （以上第６図参照）の合計
値は、３つのバスドライバ４ａ、４ｂ、４ｃが同時に動
作した場合に比べ減少する。
また、バスドライバ４ａ、４ｂ、４ｃが同時に動作しな
いので、装置全体での電流１１ （第７図参照）も減少
し、その結果、外部配線抵抗Ｒ１Ｒ及び外部配線インダ
クタンスし 、Ｌ２で発１ 生する電圧の合計値も従来に比べて小さくなる。
いので、装置全体での電流１１ （第７図参照）も減少
し、その結果、外部配線抵抗Ｒ１Ｒ及び外部配線インダ
クタンスし 、Ｌ２で発１ 生する電圧の合計値も従来に比べて小さくなる。
これらのため、バスドライバ動作時に発生するノイスが
従来に比し減少する。
従来に比し減少する。
第２図はこの発明に係る集積回路装置の他の実施例を示
す構成図である。この実施例ではハス信号線の本数を第
１図の実施例よりも多くしている。
す構成図である。この実施例ではハス信号線の本数を第
１図の実施例よりも多くしている。
つまり、第１図の実施例に加えてバス信号線５ｄ５ｅ、
５ｆをさらに設け、これらを増やしたことに伴い、デー
タ信号線１ｄ、ｌｅ、Ｉｆ、ラッチ２ｄ、２ｅ、２ｆ及
びバスドライバ４ｄ、４ｅ４ｆを新たに設けている。そ
して、遅延回路３１をラッチ２ｂとラッチ２ｃとの間の
クロック供給線上に設け、遅延回路３２をラッチ２ｄと
ラッチ２ｅとの間のクロック供給線上に設けている。こ
のような位置に遅延回路３２を設けることで、ラッチ２
ｅ、２ｆに入力されるクロックの位相はラッチ２ｃ、２
ｄに入力されるクロックの位相より遅れるので、ラッチ
２ｅ、２ｆはラッチ２ｃ、２ｄよりも遅れて動作し、そ
の結果、バスドライバ４ｅ、４ｆはバスドライバ４ｃ、
４ｄよりも遅れて動作する。遅延回路３１の働きにより
同様にラッチ２ｃ、２ｄはラッチ２ａ、２ｂよりも遅れ
て動作し、その結果、バスドライバ４ｃ、４ｄはバスド
ライバ４ａ、４ｂよりも遅れて動作する。従って、バス
ドライバ４ａ〜４ｆが動作した場合の貫通電流！１充電
電流Ｊ１及び放電電流Ｊ２の合５１値は６つのバスドラ
イバ４ａ〜４ｆが同時に動作した場合に比べ減少する。
５ｆをさらに設け、これらを増やしたことに伴い、デー
タ信号線１ｄ、ｌｅ、Ｉｆ、ラッチ２ｄ、２ｅ、２ｆ及
びバスドライバ４ｄ、４ｅ４ｆを新たに設けている。そ
して、遅延回路３１をラッチ２ｂとラッチ２ｃとの間の
クロック供給線上に設け、遅延回路３２をラッチ２ｄと
ラッチ２ｅとの間のクロック供給線上に設けている。こ
のような位置に遅延回路３２を設けることで、ラッチ２
ｅ、２ｆに入力されるクロックの位相はラッチ２ｃ、２
ｄに入力されるクロックの位相より遅れるので、ラッチ
２ｅ、２ｆはラッチ２ｃ、２ｄよりも遅れて動作し、そ
の結果、バスドライバ４ｅ、４ｆはバスドライバ４ｃ、
４ｄよりも遅れて動作する。遅延回路３１の働きにより
同様にラッチ２ｃ、２ｄはラッチ２ａ、２ｂよりも遅れ
て動作し、その結果、バスドライバ４ｃ、４ｄはバスド
ライバ４ａ、４ｂよりも遅れて動作する。従って、バス
ドライバ４ａ〜４ｆが動作した場合の貫通電流！１充電
電流Ｊ１及び放電電流Ｊ２の合５１値は６つのバスドラ
イバ４ａ〜４ｆが同時に動作した場合に比べ減少する。
また、６つのバスドライバ４ａ〜４ｆすべてが同時には
動作しないので、上述した外部配線抵抗Ｒ，Ｒ２及び外
部配置 線インダクタンスＬ 、Ｌ２に発生する電圧の合計値
が従来の比べて小さくなる。よって、上記実施例と同様
の効果を奏する。このようにバス信号線の数の多いとき
は数本毎にグルービングして、各グループごとに同じタ
イミングで駆動するようにしても、ノイズの低減が図れ
る。
動作しないので、上述した外部配線抵抗Ｒ，Ｒ２及び外
部配置 線インダクタンスＬ 、Ｌ２に発生する電圧の合計値
が従来の比べて小さくなる。よって、上記実施例と同様
の効果を奏する。このようにバス信号線の数の多いとき
は数本毎にグルービングして、各グループごとに同じタ
イミングで駆動するようにしても、ノイズの低減が図れ
る。
第３図はこの発明に係る集積回路装置のさらに他の実施
例を示すブロック図である。図において第１図に示した
実施例との相違点は、遅延回路３１．３２をなくし、ラ
ッチ２ｂとバスドライバ４ｂとの間に新たに遅延回路３
３を設けるとともに、ラッチ２ｃとバスドライバ４ｃと
の間にも新たに遅延回路３４．３５を設けたことである
。その他の構成は第１図の実施例と同様である。なお、
遅延回路３３，３４．３５の遅延時間は同一とする。
例を示すブロック図である。図において第１図に示した
実施例との相違点は、遅延回路３１．３２をなくし、ラ
ッチ２ｂとバスドライバ４ｂとの間に新たに遅延回路３
３を設けるとともに、ラッチ２ｃとバスドライバ４ｃと
の間にも新たに遅延回路３４．３５を設けたことである
。その他の構成は第１図の実施例と同様である。なお、
遅延回路３３，３４．３５の遅延時間は同一とする。
ラッチ２ａ、２ｂ、、２ｃはクロック発生回路３からの
クロックに応答して同時にデータ信号を出力する。２つ
の遅延回路３４．３５が設けられているので、バスドラ
イバ４ｃに与えられるデータ信号の位相はバスドライバ
４ｂに与えられるデータ信号の位相よりも遅い。そのた
め、バスドライバ４ｃはバスドライバ４ｂよりも遅く動
作する。
クロックに応答して同時にデータ信号を出力する。２つ
の遅延回路３４．３５が設けられているので、バスドラ
イバ４ｃに与えられるデータ信号の位相はバスドライバ
４ｂに与えられるデータ信号の位相よりも遅い。そのた
め、バスドライバ４ｃはバスドライバ４ｂよりも遅く動
作する。
また、遅延回路３３を設けているので、バスドライバ４
ｂに与えられるデータ信号の位相はバスドライバ４ａに
与えられるデータ信号の位相よりも遅い。そのためバス
ドライバ４ｂはバスドライバ４ａよりも遅く動作する。
ｂに与えられるデータ信号の位相はバスドライバ４ａに
与えられるデータ信号の位相よりも遅い。そのためバス
ドライバ４ｂはバスドライバ４ａよりも遅く動作する。
このような構成にしてもバスドライバ４ａ〜４ｃが同時
に動作することがなく、上記実施例と同様の効果が得ら
れる。
に動作することがなく、上記実施例と同様の効果が得ら
れる。
第４図はこの発明に係る集積回路装置のさらに他の実施
例を示すブロック図である。図において、第１図の実施
例との相違点はバス信号線５ａ、５ｂ、５ｃに演算回路
１００を新たに接続したことである。バス信号線５ａは
最下位ビット（ＬＳＢ）に、バス信号線５ｃは最上位ピ
ッｌ−（ＭＳＢ）に各々接続されている。その他の構成
は第１図の実施例と同様である。
例を示すブロック図である。図において、第１図の実施
例との相違点はバス信号線５ａ、５ｂ、５ｃに演算回路
１００を新たに接続したことである。バス信号線５ａは
最下位ビット（ＬＳＢ）に、バス信号線５ｃは最上位ピ
ッｌ−（ＭＳＢ）に各々接続されている。その他の構成
は第１図の実施例と同様である。
次に動作について説明する。第１図の実施例で説明した
ように、バス信号線は５ａ、５ｂ、５ｃの順に駆動され
る。従って、演算回路１００へのデータ信号の入力は最
下位ビットから最上位ビットへと順に行われる。
ように、バス信号線は５ａ、５ｂ、５ｃの順に駆動され
る。従って、演算回路１００へのデータ信号の入力は最
下位ビットから最上位ビットへと順に行われる。
ところで、演算回路１００において上位ビットでの演算
は下位ビットからのキャリーの伝搬を待って実行される
ので演算速度を下げないためには下位ビットへの人力は
その上位ビットへの人力より先に行われる必要がある。
は下位ビットからのキャリーの伝搬を待って実行される
ので演算速度を下げないためには下位ビットへの人力は
その上位ビットへの人力より先に行われる必要がある。
もし、各パス１Ｊ号線５ａ、５ｂ、５ｃと演算回路１０
０の接続を上記とは逆に、バス信号線５ａを演算回路１
００の最上位ビットに、バス信号線５ｂをその１つ下位
ビットに、バス信号線５ｃを最下位ビットに接続したと
すると、各バス信号線５ａ、５ｂ、５ｃからのデータ信
号は最上位ビットから順に入力されることになり、上位
ビットは下位ビットからのキャリー伝搬を待たねばなら
ず、結局、最下位ビットに信号が人力されるまで演算は
開始されず、演算速度は２つの遅延回路３１．３２の遅
延時間の金成分だけ遅くなる。しかし、バス信号線５ａ
、５ｂ、５ｃと演算回路１００の接続を第４図のように
すれば、演算回路１００にデータ信号が人力されしだい
下位ビットから演算が実行され、演算回路１００の演算
実行速度はキャリーの伝搬速度のみに律されることにな
る。したがって、バスドライバの動作タイミングを互い
にずらすことによる演算回路１００の演算実行速度への
影響はなく、かつ、ノイズを低減することができる。た
だし、遅延回路３１．３２のそれぞれによる遅延時間は
キャリーの伝搬に必要な時間より短いものとする。
０の接続を上記とは逆に、バス信号線５ａを演算回路１
００の最上位ビットに、バス信号線５ｂをその１つ下位
ビットに、バス信号線５ｃを最下位ビットに接続したと
すると、各バス信号線５ａ、５ｂ、５ｃからのデータ信
号は最上位ビットから順に入力されることになり、上位
ビットは下位ビットからのキャリー伝搬を待たねばなら
ず、結局、最下位ビットに信号が人力されるまで演算は
開始されず、演算速度は２つの遅延回路３１．３２の遅
延時間の金成分だけ遅くなる。しかし、バス信号線５ａ
、５ｂ、５ｃと演算回路１００の接続を第４図のように
すれば、演算回路１００にデータ信号が人力されしだい
下位ビットから演算が実行され、演算回路１００の演算
実行速度はキャリーの伝搬速度のみに律されることにな
る。したがって、バスドライバの動作タイミングを互い
にずらすことによる演算回路１００の演算実行速度への
影響はなく、かつ、ノイズを低減することができる。た
だし、遅延回路３１．３２のそれぞれによる遅延時間は
キャリーの伝搬に必要な時間より短いものとする。
なお、第１図から第４図で示した実施例において、遅延
回路３１．．３２．３３の遅延時間及び遅延回路３４．
３５の遅延時間の和はバスドライバ４ａ、４ｂ、４ｃに
人力されるデータ信号の最小パルス幅より小さくなけれ
ばならない。なお、上記実施例では各遅延回路の遅延時
間を同一にしたが、必ずしも同一でなくてもよい。
回路３１．．３２．３３の遅延時間及び遅延回路３４．
３５の遅延時間の和はバスドライバ４ａ、４ｂ、４ｃに
人力されるデータ信号の最小パルス幅より小さくなけれ
ばならない。なお、上記実施例では各遅延回路の遅延時
間を同一にしたが、必ずしも同一でなくてもよい。
以上のようにこの発明によれば、バスドライバに人力さ
れる信号の位相をずらし、同時に動作するバスドライバ
の数を減らすための遅延回路を設けたので、同時に流れ
る電流の和が装置全体で見ると減少する。その結果、電
流に基づいて生じるノイズの軽減が図れるという効果が
ある。
れる信号の位相をずらし、同時に動作するバスドライバ
の数を減らすための遅延回路を設けたので、同時に流れ
る電流の和が装置全体で見ると減少する。その結果、電
流に基づいて生じるノイズの軽減が図れるという効果が
ある。
第１図はこの発明に係る集積回路装置の−実施例を示す
ブロック図、第２図ないし第４図はこの発明に係る集積
回路装置の他の実施例を示すブロック図、第５図は従来
の集積回路を示すブロック図、第６図はバスドライバの
構成を示す回路図、第７図は一般の電子回路の概略図で
ある。 図において、４ａ、４ｂ及び４ｃはバスドライバ、５ａ
、５ｂ及び５ｃはバス信号線、３１，３２．３３．３４
及び３５は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。
ブロック図、第２図ないし第４図はこの発明に係る集積
回路装置の他の実施例を示すブロック図、第５図は従来
の集積回路を示すブロック図、第６図はバスドライバの
構成を示す回路図、第７図は一般の電子回路の概略図で
ある。 図において、４ａ、４ｂ及び４ｃはバスドライバ、５ａ
、５ｂ及び５ｃはバス信号線、３１，３２．３３．３４
及び３５は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数のバスと、前記複数のバス各々に接続され、
前記複数のバス各々を駆動するための複数のバスドライ
バとを備えた集積回路装置において、 前記各バスドライバに入力される信号の位相をずらし、
同時に動作するバスドライバの数を減らすための遅延回
路を設けたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019457A JPH03222518A (ja) | 1990-01-29 | 1990-01-29 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019457A JPH03222518A (ja) | 1990-01-29 | 1990-01-29 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222518A true JPH03222518A (ja) | 1991-10-01 |
Family
ID=11999849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019457A Pending JPH03222518A (ja) | 1990-01-29 | 1990-01-29 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222518A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216816A (ja) * | 1992-02-06 | 1993-08-27 | Pfu Ltd | バス制御回路 |
| JPH07183790A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ駆動回路 |
| JPH07297691A (ja) * | 1994-04-26 | 1995-11-10 | Internatl Business Mach Corp <Ibm> | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| JP2007328461A (ja) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 非対称マルチプロセッサ |
| US7522317B2 (en) | 2000-12-20 | 2009-04-21 | Seiko Epson Corporation | Image reading device |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
-
1990
- 1990-01-29 JP JP2019457A patent/JPH03222518A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216816A (ja) * | 1992-02-06 | 1993-08-27 | Pfu Ltd | バス制御回路 |
| JPH07183790A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 出力バッファ駆動回路 |
| JPH07297691A (ja) * | 1994-04-26 | 1995-11-10 | Internatl Business Mach Corp <Ibm> | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| US7522317B2 (en) | 2000-12-20 | 2009-04-21 | Seiko Epson Corporation | Image reading device |
| JP2007328461A (ja) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 非対称マルチプロセッサ |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
| US9105324B2 (en) | 2010-08-31 | 2015-08-11 | Micron Technology, Inc. | Channel skewing |
| US9542985B2 (en) | 2010-08-31 | 2017-01-10 | Micron Technology, Inc. | Channel skewing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0606912B1 (en) | CMOS polyphase clock generation circuits | |
| JPH03185921A (ja) | 半導体集積回路 | |
| WO2000076068A2 (en) | Single rail domino logic for four-phase clocking scheme | |
| JPH03222518A (ja) | 集積回路装置 | |
| US6505226B1 (en) | High speed parallel adder | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| US6859071B2 (en) | Pseudofooter circuit for dynamic CMOS (Complementary metal-oxide-semiconductor) logic | |
| JPH0546113A (ja) | 半導体集積回路 | |
| JPH03232317A (ja) | 集積回路装置 | |
| JPH07254850A (ja) | 同相信号出力回路、逆相信号出力回路及び二相信号出力回路 | |
| JPH0212412B2 (ja) | ||
| JPH08186480A (ja) | 半導体集積回路装置 | |
| JP2580989B2 (ja) | 多相クロック発生回路 | |
| JP2569750B2 (ja) | 同期型ドライバ回路 | |
| JP3173489B2 (ja) | 半導体集積回路 | |
| JP3319615B2 (ja) | Ｐｌａ | |
| JP3259304B2 (ja) | マイクロプロセッサ | |
| JPH01175414A (ja) | 半導体集積回路 | |
| JP2001177581A (ja) | 信号伝送回路および半導体集積回路装置 | |
| US7214975B2 (en) | Semiconductor device with charge share countermeasure | |
| JPS5963821A (ja) | トランジシヨンデイテクタ回路 | |
| JP2509273B2 (ja) | 位相遅延回路 | |
| JPS62142417A (ja) | 論理回路 | |
| JP2699496B2 (ja) | 出力回路 | |
| JP3312898B2 (ja) | デジタル信号伝送回路 |