JPH03232317A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH03232317A JPH03232317A JP2029146A JP2914690A JPH03232317A JP H03232317 A JPH03232317 A JP H03232317A JP 2029146 A JP2029146 A JP 2029146A JP 2914690 A JP2914690 A JP 2914690A JP H03232317 A JPH03232317 A JP H03232317A
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- 230000007423 decrease Effects 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 12
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- 230000000694 effects Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
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- Dram (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の出力バッファを備えた集積回路装置
に関し、特に低ノイズ化を実現できる集積回路装置に関
する。
に関し、特に低ノイズ化を実現できる集積回路装置に関
する。
一つの集積回路装置において、複数の出力バッファを用
いることはきわめて頻繁に行われている。
いることはきわめて頻繁に行われている。
第５図はこのような複数の出力バッファが使用された従
来の集積回路装置を示すブロック図である。
来の集積回路装置を示すブロック図である。
ラッチ’：ｌａ、 ２ｂ、２ｃにはデータ信号線１ａ
ｌｂ、ｌｃからデータ信号が各々与えられる。ラッチ２
ａ、２ｂ、２ｃは各々クロック発生回路３からのクロッ
クに応答してデータ信号を取り込み、このデータ信号を
出力バッファ４ａ、４ｂ、４ｃに与える。各データ信号
は出力バッファ４ａ、４ｂ、４ｃを介して各々出力バッ
ド５ａ、５ｂ、５Ｃに与えられる データ信号線１ａ、ラッチ２ａ、出力バッファ４ａ及び
出力バッド５ａにより出力段Ａが、データ信号線１ｂ、
ラッチ２ｂ、出力バッファ４ｂ及び出力バッド５ｂによ
り出力段Ｂが、データ信号線１ｃ、ラッチ２Ｃ９出力バ
ツフア４Ｃ及び出力バッド５ｃにより出力段Ｃが構成さ
れている。
ｌｂ、ｌｃからデータ信号が各々与えられる。ラッチ２
ａ、２ｂ、２ｃは各々クロック発生回路３からのクロッ
クに応答してデータ信号を取り込み、このデータ信号を
出力バッファ４ａ、４ｂ、４ｃに与える。各データ信号
は出力バッファ４ａ、４ｂ、４ｃを介して各々出力バッ
ド５ａ、５ｂ、５Ｃに与えられる データ信号線１ａ、ラッチ２ａ、出力バッファ４ａ及び
出力バッド５ａにより出力段Ａが、データ信号線１ｂ、
ラッチ２ｂ、出力バッファ４ｂ及び出力バッド５ｂによ
り出力段Ｂが、データ信号線１ｃ、ラッチ２Ｃ９出力バ
ツフア４Ｃ及び出力バッド５ｃにより出力段Ｃが構成さ
れている。
第６図は出力バッファ４ａの構成を示す回路図である。
図において、１０は第１のインバータ、１３は第２のイ
ンバータである。第１のインバータ１０はＰチャネルＭ
Ｏ３）ランジスタ（以下ＰＭＯ８という）１１及びＮチ
ャネルＭＯ８）ランジスタ（以下ＮＭＯ３という）１２
より成る。ＰＭＯ５１１は、ゲートにラッチ２ａからデ
ータ信号が与えられ、ソースが電源ｖＤＤに接続されて
いる。ＮＭＯＳ１２は、ゲートがＰＭＯ３ＩＩのゲート
に、ドレインがＰＭＯ８１２のドレインに、ソースが接
地電源ＧＮＤに各々接続されている。
ンバータである。第１のインバータ１０はＰチャネルＭ
Ｏ３）ランジスタ（以下ＰＭＯ８という）１１及びＮチ
ャネルＭＯ８）ランジスタ（以下ＮＭＯ３という）１２
より成る。ＰＭＯ５１１は、ゲートにラッチ２ａからデ
ータ信号が与えられ、ソースが電源ｖＤＤに接続されて
いる。ＮＭＯＳ１２は、ゲートがＰＭＯ３ＩＩのゲート
に、ドレインがＰＭＯ８１２のドレインに、ソースが接
地電源ＧＮＤに各々接続されている。
第２のインバータ１３はＰＭＯＳ１４及びＮＭＯＳ１５
より成る。ＰＭＯ８１４は、ゲートがＰＭＯ３ＩＩ、１
２のドレイン共通接続点に、ソースが電源ｖＤＤに各々
接続されている。ＮＭＯＳ１５は、ゲートがＰＭＯＳ１
４のゲートに、ドレインがＰＭＯＳ１４のドレインに、
ソースが接地電源ＧＮＤに各々接続されている。
より成る。ＰＭＯ８１４は、ゲートがＰＭＯ３ＩＩ、１
２のドレイン共通接続点に、ソースが電源ｖＤＤに各々
接続されている。ＮＭＯＳ１５は、ゲートがＰＭＯＳ１
４のゲートに、ドレインがＰＭＯＳ１４のドレインに、
ソースが接地電源ＧＮＤに各々接続されている。
ＰＭＯ３１４，１５のドレイン共通接続点は出力パッド
５ａに接続されている。出力パッド５ａと接地電源ＧＮ
Ｄとの間にはコンデンサＣ１が接続されている。
５ａに接続されている。出力パッド５ａと接地電源ＧＮ
Ｄとの間にはコンデンサＣ１が接続されている。
上記のような構成を有する出力バッファ４ａにおける第
１のインバータ１０への入力が“Ｈｏから“Ｌ”あるい
は“Ｌ”からＨ”に変化するとき電源ＶＤＤ−４ＰＭＯ
５１１−ＮＭＯＳ １２−接地電源ＧＮＤの方向に貫通
電流■１が流れる。また、第２のインバーター３への入
力が“Ｈ”から“Ｌ″または“Ｌ”から“Ｈ“に変化す
るとき、電源ＶＤＤ→ＰＭＯ３１４−ＮＭＯＳ １５→
接地電源ＧＮＤの方向に貫通電流！２が流れる。また、
第２のインバーター３への人力が“Ｈ”から“Ｌ”へ変
化した場合、ＰＭＯ８１４がＯＮ、ＮＭＯＳｌ５が０Ｆ
ＦＬ、、コンデンサＣ１を充電する充電電流Ｊ が電源
ＶＤＤ→ＰＭＯ８１４→出力バッド５ａ→コンデンサＣ
１→接地電源ＧＮＤの方向に流れる。逆に、第２のイン
バーター３への人力が“Ｌ”から“Ｈ“に変化した場合
、ＰＭＯ８１４がＯＦＦＳＮＭＯ８１５がＯＮＬ、コン
デンサＣ１を放電させる放電電流Ｊ２がコンデンサＣ１
−ＮＭＯＳ１５→接地電源ＧＮＤの方向に流れる。
１のインバータ１０への入力が“Ｈｏから“Ｌ”あるい
は“Ｌ”からＨ”に変化するとき電源ＶＤＤ−４ＰＭＯ
５１１−ＮＭＯＳ １２−接地電源ＧＮＤの方向に貫通
電流■１が流れる。また、第２のインバーター３への入
力が“Ｈ”から“Ｌ″または“Ｌ”から“Ｈ“に変化す
るとき、電源ＶＤＤ→ＰＭＯ３１４−ＮＭＯＳ １５→
接地電源ＧＮＤの方向に貫通電流！２が流れる。また、
第２のインバーター３への人力が“Ｈ”から“Ｌ”へ変
化した場合、ＰＭＯ８１４がＯＮ、ＮＭＯＳｌ５が０Ｆ
ＦＬ、、コンデンサＣ１を充電する充電電流Ｊ が電源
ＶＤＤ→ＰＭＯ８１４→出力バッド５ａ→コンデンサＣ
１→接地電源ＧＮＤの方向に流れる。逆に、第２のイン
バーター３への人力が“Ｌ”から“Ｈ“に変化した場合
、ＰＭＯ８１４がＯＦＦＳＮＭＯ８１５がＯＮＬ、コン
デンサＣ１を放電させる放電電流Ｊ２がコンデンサＣ１
−ＮＭＯＳ１５→接地電源ＧＮＤの方向に流れる。
なお、出力バッファ４ｂ、４ｃの構成及び動作は出力バ
ッファ４ａと同様である。
ッファ４ａと同様である。
第７図は一般の電子回路の概略図である。電子回路２０
は外部配線２１を介し高電位電源２３に、外部配線２２
を介して低電位電源２４に各々接続されている。Ｌ、Ｒ
１は各々外部配線２１に含まれる外部配線インダクタン
ス、外部配線抵抗である。Ｌ、Ｒ２は各々外部配線２２
に含まれる外部配線インダクタンス、外部配線抵抗であ
る。
は外部配線２１を介し高電位電源２３に、外部配線２２
を介して低電位電源２４に各々接続されている。Ｌ、Ｒ
１は各々外部配線２１に含まれる外部配線インダクタン
ス、外部配線抵抗である。Ｌ、Ｒ２は各々外部配線２２
に含まれる外部配線インダクタンス、外部配線抵抗であ
る。
今、電子回路２０において高電位電源２３よりも電位の
低い第１の内部電位Ｖ から低電位電源ＤＩ ２４よりも電位の高い第２の内部電位Ｖ へ電Ｄ２ 流Ｉ が流れると、高電位電源２３と第１の内部電位■
の間及び第２の内部電位Ｖ と低電００１
ＤＤ２位電源２４の間にも電流
Ｉ３が流れる。そのため、外部配線抵抗Ｒ、Ｒの両端に
は各々１３×２ Ｒ１，ｌＸＲ２の電圧が発生する。また、外部配線イン
ダクタンスＬ 、Ｌ２の両端には各々Ｌ （ｄｌ
／ｄｔ）、 Ｌ （ｄＩ３／ｄｔ）の１
３ ２ 電圧が発生する。従って、第１の内部電位ｖＤＤ１は高
電位電源２３の電位より１３×Ｒ１＋Ｌ１（ｄ Ｉ３／
ｄ ｔ）だけ低くなり、第２の内部電位Ｖ ＤＤ２ ハ
低電位電ｉ１１［２，４Ｈ７）１１位ヨリｌ３ＸＲ２＋
Ｌ （ｄ Ｉ３／ｄ ｔ）だけ高くなる。その結果、
電子回路２０における第１の内部電位ｖ９，１と第２の
内部電位Ｖ の電位差が小さくなる。このＤ２ 電位差の減少がノイズを招く。
低い第１の内部電位Ｖ から低電位電源ＤＩ ２４よりも電位の高い第２の内部電位Ｖ へ電Ｄ２ 流Ｉ が流れると、高電位電源２３と第１の内部電位■
の間及び第２の内部電位Ｖ と低電００１
ＤＤ２位電源２４の間にも電流
Ｉ３が流れる。そのため、外部配線抵抗Ｒ、Ｒの両端に
は各々１３×２ Ｒ１，ｌＸＲ２の電圧が発生する。また、外部配線イン
ダクタンスＬ 、Ｌ２の両端には各々Ｌ （ｄｌ
／ｄｔ）、 Ｌ （ｄＩ３／ｄｔ）の１
３ ２ 電圧が発生する。従って、第１の内部電位ｖＤＤ１は高
電位電源２３の電位より１３×Ｒ１＋Ｌ１（ｄ Ｉ３／
ｄ ｔ）だけ低くなり、第２の内部電位Ｖ ＤＤ２ ハ
低電位電ｉ１１［２，４Ｈ７）１１位ヨリｌ３ＸＲ２＋
Ｌ （ｄ Ｉ３／ｄ ｔ）だけ高くなる。その結果、
電子回路２０における第１の内部電位ｖ９，１と第２の
内部電位Ｖ の電位差が小さくなる。このＤ２ 電位差の減少がノイズを招く。
第５図に戻って、クロック発生回路３からのクロックに
応答し、ラッチ２ａ、２ｂ、２ｃは同時にデータ信号を
取り込み出力バッファ４ａ、４ｂ４ｃに該データ信号を
与える。すると、出力バツファ４ａ、４ｂ、４ｃは同時
に動作し、同時にデータ信号が出力パッド５ａ、５ｂ、
５ｃに与えられる。
応答し、ラッチ２ａ、２ｂ、２ｃは同時にデータ信号を
取り込み出力バッファ４ａ、４ｂ４ｃに該データ信号を
与える。すると、出力バツファ４ａ、４ｂ、４ｃは同時
に動作し、同時にデータ信号が出力パッド５ａ、５ｂ、
５ｃに与えられる。
従来の集積回路装置は以上のように構成されており、出
力バッファ４ａ、４ｂ、４ｃが同時に動作するので、こ
の動作時に装置全体で見ると貫通電流１ 、Ｉ 、
電流Ｉ 、充電電流Ｊ 、放電１ ２ ３
１ 電流Ｊ２が多く流れ、ノイズの間通が生じやすいという
問題点があった。
力バッファ４ａ、４ｂ、４ｃが同時に動作するので、こ
の動作時に装置全体で見ると貫通電流１ 、Ｉ 、
電流Ｉ 、充電電流Ｊ 、放電１ ２ ３
１ 電流Ｊ２が多く流れ、ノイズの間通が生じやすいという
問題点があった。
特に、ノイズの影響を受けやすいアナログ部を有するア
ナログ・デジタル混在集積回路においてはこのノイズは
大きな問題となる。
ナログ・デジタル混在集積回路においてはこのノイズは
大きな問題となる。
この発明は上記のような問題点を解決するためになされ
たもので、ノイズの生じにくい集積回路装置を得ること
を目的とする。
たもので、ノイズの生じにくい集積回路装置を得ること
を目的とする。
この発明は、複数の出力バッファを備えた集積回路装置
に適用される。この発明に係る集積回路装置は、各出力
バッファに入力される信号の位相をずらし、同時に動作
する出力バッファの数を減らすための遅延回路を設けた
ことを特徴とする。
に適用される。この発明に係る集積回路装置は、各出力
バッファに入力される信号の位相をずらし、同時に動作
する出力バッファの数を減らすための遅延回路を設けた
ことを特徴とする。
この発明においては、各出力バッファに入力される信号
の位相をずらし、同時に動作する出力バッファの数を減
らすための遅延回路を設けたので、同時に出力バッファ
内に流れる貫通電流、充放電電流の和が装置全体で見る
と減少する。
の位相をずらし、同時に動作する出力バッファの数を減
らすための遅延回路を設けたので、同時に出力バッファ
内に流れる貫通電流、充放電電流の和が装置全体で見る
と減少する。
第１図はこの発明に係る集積回路装置の一実施例を示す
構成図である。図において、第５図に示した従来装置と
の相違点はクロック発生回路３とラッチ２ｂとの間に遅
延回路３１を新たに設けたこと、および遅延回路３１と
ラッチ２ｃとの間にも新たに遅延回路３２を設けたこと
である。その他の構成は従来と同様である。なお、遅延
回路３１．３２の各々の遅延時間は同一である。
構成図である。図において、第５図に示した従来装置と
の相違点はクロック発生回路３とラッチ２ｂとの間に遅
延回路３１を新たに設けたこと、および遅延回路３１と
ラッチ２ｃとの間にも新たに遅延回路３２を設けたこと
である。その他の構成は従来と同様である。なお、遅延
回路３１．３２の各々の遅延時間は同一である。
次に動作について説明する。ラッチ２ａ、２ｂ。
２ｃには各々データ信号線１ａ、ｌｂ、ｌｃからデータ
信号が入力される。クロック発生回路３はクロックを発
生する。ラッチ２ｂに与えられるクロックの位相は遅延
回路３１の働きによりラッチ２ａに与えられるクロック
の位相よりも遅れる。
信号が入力される。クロック発生回路３はクロックを発
生する。ラッチ２ｂに与えられるクロックの位相は遅延
回路３１の働きによりラッチ２ａに与えられるクロック
の位相よりも遅れる。
ラッチ２Ｃに与えられるクロックの位相は遅延回路３２
の働きによりラッチ２ｂに与えられるクロックの位相よ
りも遅れる。従って、ラッチ２ｃはラッチ２ｂよりも少
し遅れて動作し、ラッチ２ｂはラッチ２ａよりも少し遅
れて動作する。その結果、出力バッファ４Ｃに与えられ
るデータ信号の位相は出力バッファ４ｂに与えられるデ
ータ信号の位相よりも遅れるので、出力バッファ４ｃは
出力バッファ４ｂよりも遅れて動作する。また、出力バ
ッファ４ｂに与えられるデータ信号の位相は出力バッフ
ァ４ａに与えられるデータ信号の位相よりも遅れるので
、出力バッファ４ｂは出力バッファ４ａよりも遅れて動
作する。出力パッド５ａ５ｂ、５ｃには順次に動作する
出力バッファ４ａ。
の働きによりラッチ２ｂに与えられるクロックの位相よ
りも遅れる。従って、ラッチ２ｃはラッチ２ｂよりも少
し遅れて動作し、ラッチ２ｂはラッチ２ａよりも少し遅
れて動作する。その結果、出力バッファ４Ｃに与えられ
るデータ信号の位相は出力バッファ４ｂに与えられるデ
ータ信号の位相よりも遅れるので、出力バッファ４ｃは
出力バッファ４ｂよりも遅れて動作する。また、出力バ
ッファ４ｂに与えられるデータ信号の位相は出力バッフ
ァ４ａに与えられるデータ信号の位相よりも遅れるので
、出力バッファ４ｂは出力バッファ４ａよりも遅れて動
作する。出力パッド５ａ５ｂ、５ｃには順次に動作する
出力バッファ４ａ。
４ｂ、４ｃから順次にデータ信号が与えられる。
このように遅延回路３１．３２を設け、３つの出力バッ
ファ４ａ、４ｂ、４ｃが同時に動作することがないよう
にしたので、貫通電流■ 及びＩ２゜充電電流Ｊ 、放
電電流Ｊ２ （以上第６図参照）■ の装置全体での合計値は、３つの出力バッファ４ａ、４
ｂ、４ｃが同時に動作した場合に比べ減少する。また、
出力バッファ４ａ、４ｂ、４ｃが同時に動作しないので
、装置全体での電流■３ （第７図参照）も減少し、そ
の結果、外部配線抵抗Ｒ１，Ｒ及び外部配線インダクタ
ンスＬ１゜Ｌ２で発生する電圧の合計値も従来に比べて
小さくなる。これらのため、出力バッファ動作時に発生
するノイズが従来に比し減少する。
ファ４ａ、４ｂ、４ｃが同時に動作することがないよう
にしたので、貫通電流■ 及びＩ２゜充電電流Ｊ 、放
電電流Ｊ２ （以上第６図参照）■ の装置全体での合計値は、３つの出力バッファ４ａ、４
ｂ、４ｃが同時に動作した場合に比べ減少する。また、
出力バッファ４ａ、４ｂ、４ｃが同時に動作しないので
、装置全体での電流■３ （第７図参照）も減少し、そ
の結果、外部配線抵抗Ｒ１，Ｒ及び外部配線インダクタ
ンスＬ１゜Ｌ２で発生する電圧の合計値も従来に比べて
小さくなる。これらのため、出力バッファ動作時に発生
するノイズが従来に比し減少する。
第２図はこの発明に係る集積回路装置の他の実施例を示
す構成図である。この実施例では出力段の数を第１図の
実施例よりも多くしている。つまり、第１図の実施例に
加えて出力パッド５ｄ、５ｅ、５ｆおよびこれにつなが
るデータ信号線１ｄ。
す構成図である。この実施例では出力段の数を第１図の
実施例よりも多くしている。つまり、第１図の実施例に
加えて出力パッド５ｄ、５ｅ、５ｆおよびこれにつなが
るデータ信号線１ｄ。
ｌｅ、１ｆ％ラッチ２ ｄ ＋ ２ ｅ 、２ ｆ及び
出力バッファ４ｄ、４ｅ、４ｆを新たに設けている。デ
ータ信号線１ｄ、ラッチ２ｄ、出力バッファ４ｄ及び出
力パッド５ｄにより出力段りが、データ出力線１ｅ、ラ
ッチ２ｅ、出力バッファ４ｅ及び出力パッド５ｅにより
出力段Ｅが、データ信号線１５、ラッチ２ｆ、出力バッ
ファ４ｆ及び出力パッド５ｆにより出力段Ｆが各々構成
されている。そして、遅延回路３１をラッチ２ｂとラッ
チ２ｃとの間のクロック供給線上に設け、遅延回路３２
をラッチ２ｄとラッチ２ｅとの間のクロック供給線上に
設けている。上記のような位置に遅延回路３２を設ける
ことで、ラッチ２ｅ、２ｆに入力されるクロックの位相
はラッチ２ｃ、２ｄに入力されるクロックの位相より遅
れるので、ラッチ２ｅ。
出力バッファ４ｄ、４ｅ、４ｆを新たに設けている。デ
ータ信号線１ｄ、ラッチ２ｄ、出力バッファ４ｄ及び出
力パッド５ｄにより出力段りが、データ出力線１ｅ、ラ
ッチ２ｅ、出力バッファ４ｅ及び出力パッド５ｅにより
出力段Ｅが、データ信号線１５、ラッチ２ｆ、出力バッ
ファ４ｆ及び出力パッド５ｆにより出力段Ｆが各々構成
されている。そして、遅延回路３１をラッチ２ｂとラッ
チ２ｃとの間のクロック供給線上に設け、遅延回路３２
をラッチ２ｄとラッチ２ｅとの間のクロック供給線上に
設けている。上記のような位置に遅延回路３２を設ける
ことで、ラッチ２ｅ、２ｆに入力されるクロックの位相
はラッチ２ｃ、２ｄに入力されるクロックの位相より遅
れるので、ラッチ２ｅ。
２ｆはラッチ２ｃ、２ｄよりも遅れて動作し、その結果
、出力バッファ４ｅ、４ｆは出力バッファ４ｃ、４ｄよ
りも遅れて動作する。遅延回路３１の働きにより同様に
ラッチ２ｃ、２ｄはラッチ２ａ、２ｂよりも遅れて動作
し、その結果、出力バッファ４ｃ、４ｄは出力バッファ
４ａ、４ｂよりも遅れて動作する。従って、出力バッフ
ァ４ａ〜４ｆが動作した場合の貫通電流１，１２．充電
【 電流Ｊ 及び放電電流Ｊ２の合計値は６つの出力バッフ
ァ４ａ〜４ｆが同時に動作した場合に比べ減少する。ま
た、６つの出力バッファ４８〜４ｆすべてが同時には動
作しないので、上述した外部配線抵抗Ｒ，Ｒ２及び外部
配線インダクタンスＬｌ、Ｌ２に発生する電圧の合計値
が従来の比べて小さくなる。よって、上記実施例と同様
の効果を奏する。このように出力バッファの数の多いと
きは数個毎にグルービングして、各グループごとに同じ
タイミングで駆動するようにしても、ノイズの低減が図
れる。
、出力バッファ４ｅ、４ｆは出力バッファ４ｃ、４ｄよ
りも遅れて動作する。遅延回路３１の働きにより同様に
ラッチ２ｃ、２ｄはラッチ２ａ、２ｂよりも遅れて動作
し、その結果、出力バッファ４ｃ、４ｄは出力バッファ
４ａ、４ｂよりも遅れて動作する。従って、出力バッフ
ァ４ａ〜４ｆが動作した場合の貫通電流１，１２．充電
【 電流Ｊ 及び放電電流Ｊ２の合計値は６つの出力バッフ
ァ４ａ〜４ｆが同時に動作した場合に比べ減少する。ま
た、６つの出力バッファ４８〜４ｆすべてが同時には動
作しないので、上述した外部配線抵抗Ｒ，Ｒ２及び外部
配線インダクタンスＬｌ、Ｌ２に発生する電圧の合計値
が従来の比べて小さくなる。よって、上記実施例と同様
の効果を奏する。このように出力バッファの数の多いと
きは数個毎にグルービングして、各グループごとに同じ
タイミングで駆動するようにしても、ノイズの低減が図
れる。
第３図はこの発明に係る集積回路装置のさらに他の実施
例を示すブロック図である。図において第１図に示した
実施例との相違点は、遅延回路３１．３２をなくシ、ラ
ッチ２ｂと出力バッファ４ｂとの間に新たに遅延回路３
３を設けるとともに、ラッチ２ｃと出力バッファ４Ｃと
の間にも新たに遅延回路３４．３５を設けたことである
。その他の構成は第１図の実施例と同様である。なお、
遅延回路３３，３４．３５各々の遅延時間は同一である
。
例を示すブロック図である。図において第１図に示した
実施例との相違点は、遅延回路３１．３２をなくシ、ラ
ッチ２ｂと出力バッファ４ｂとの間に新たに遅延回路３
３を設けるとともに、ラッチ２ｃと出力バッファ４Ｃと
の間にも新たに遅延回路３４．３５を設けたことである
。その他の構成は第１図の実施例と同様である。なお、
遅延回路３３，３４．３５各々の遅延時間は同一である
。
ラッチ２ａ、２ｂ、２ｃはクロック発生回路３からのク
ロックに応答して同時にデータ信号を出力する。２つの
遅延回路３４．３５が設けられているので、出力バッフ
ァ４Ｃに与えられるデータ信号の位相は出力バッファ４
ｂに与えられるデータ信号の位相よりも遅い。そのため
、出力バッファ４ｃは出力バッファ４ｂよりも遅く動作
する。
ロックに応答して同時にデータ信号を出力する。２つの
遅延回路３４．３５が設けられているので、出力バッフ
ァ４Ｃに与えられるデータ信号の位相は出力バッファ４
ｂに与えられるデータ信号の位相よりも遅い。そのため
、出力バッファ４ｃは出力バッファ４ｂよりも遅く動作
する。
また、遅延回路３３を設けているので、出力バッファ４
ｂに与えられるデータ信号の位相は出力バッファ４ａに
与えられるデータ信号の位相よりも遅い。そのため出力
バッファ４ｂは出力バッファ４ａよりも遅（動作する。
ｂに与えられるデータ信号の位相は出力バッファ４ａに
与えられるデータ信号の位相よりも遅い。そのため出力
バッファ４ｂは出力バッファ４ａよりも遅（動作する。
このような構成にしても出力バッファ４ａ〜４Ｃが同時
に動作することがなく、上記実施例と同様の効果が得ら
れる。
に動作することがなく、上記実施例と同様の効果が得ら
れる。
第４図はこの発明に係る集積回路装置のさらに他の実施
例を示すブロック図である。図において、第１図の実施
例との相違点は出力パツド５ａ、５ｂ、５ｃをなくし、
出力バッファ４ａ、４ｂ、４Ｃの出力を演算回路１００
に与えるようにしたことである。出力バッファ４ａの出
力は最下位ビット（ＬＳＢ）に、出力バッファ４Ｃの出
力は最上位ビット（ＭＳＢ）に各々与えられている。そ
の他の構成は第１図の実施例と同様である。
例を示すブロック図である。図において、第１図の実施
例との相違点は出力パツド５ａ、５ｂ、５ｃをなくし、
出力バッファ４ａ、４ｂ、４Ｃの出力を演算回路１００
に与えるようにしたことである。出力バッファ４ａの出
力は最下位ビット（ＬＳＢ）に、出力バッファ４Ｃの出
力は最上位ビット（ＭＳＢ）に各々与えられている。そ
の他の構成は第１図の実施例と同様である。
次に動作について説明する。第１図の実施例で説明した
ように、出力バッファは４ａ、４ｂ、４Ｃの順に駆動さ
れる。従って、演算回路１００へのデータ信号の入力は
最下位ビットから最上位ビットへと順に行われる。
ように、出力バッファは４ａ、４ｂ、４Ｃの順に駆動さ
れる。従って、演算回路１００へのデータ信号の入力は
最下位ビットから最上位ビットへと順に行われる。
ところで、演算回路１００において上位ビットでの演算
は下位ビットからのキャリーの伝搬を待って実行される
ので演算速度を下げないためには下位ビットへの人力は
その上位ビットへの入力より先に行われる必要がある。
は下位ビットからのキャリーの伝搬を待って実行される
ので演算速度を下げないためには下位ビットへの人力は
その上位ビットへの入力より先に行われる必要がある。
もし、各出力バッファ４ａ、４ｂ、４ｃと演算回路１０
０の接続を上記とは逆に、出力バッファ４ａを演算回路
１００の最上位ビットに、出力バッファ４ｂをそのコ、
つ下位ビットに、出力バッファ４Ｃを最下位ビットに接
続したとすると、各出力バッファ４ａ、４ｂ。
０の接続を上記とは逆に、出力バッファ４ａを演算回路
１００の最上位ビットに、出力バッファ４ｂをそのコ、
つ下位ビットに、出力バッファ４Ｃを最下位ビットに接
続したとすると、各出力バッファ４ａ、４ｂ。
４ｃからのデータ信号は最上位ビットから順に入力され
ることになり、上位ビットは下位ビットからのキャリー
伝搬を待たねばならず、結局、最下位ビットに信号が入
力されるまで演算は開始されず、演算速度は２つの遅延
回路３１．３２の遅延時間の金成分だけ遅くなる。しか
し、出力バッファ４ａ、４ｂ、４ｃと演算回路１００の
接続を上記のようにすれば、演算回路１００にデータ信
号が入力されしだい下位ビットから演算が実行され、演
算回路１００の演算実行速度はキャリーの伝搬速度のみ
に律されることになる。したがって、出力バッファの動
作タイミングを互いにずらすことによる演算回路１００
の演算実行速度への影響はなく、かつ、ノイズを低減す
ることができる。ただし、遅延回路３１．３２のそれぞ
れによる遅延時間はキャリーの伝搬に必要な時間より短
いものとする。
ることになり、上位ビットは下位ビットからのキャリー
伝搬を待たねばならず、結局、最下位ビットに信号が入
力されるまで演算は開始されず、演算速度は２つの遅延
回路３１．３２の遅延時間の金成分だけ遅くなる。しか
し、出力バッファ４ａ、４ｂ、４ｃと演算回路１００の
接続を上記のようにすれば、演算回路１００にデータ信
号が入力されしだい下位ビットから演算が実行され、演
算回路１００の演算実行速度はキャリーの伝搬速度のみ
に律されることになる。したがって、出力バッファの動
作タイミングを互いにずらすことによる演算回路１００
の演算実行速度への影響はなく、かつ、ノイズを低減す
ることができる。ただし、遅延回路３１．３２のそれぞ
れによる遅延時間はキャリーの伝搬に必要な時間より短
いものとする。
なお、第１図から第４図で示した実施例において、遅延
回路３１，３２．３３の遅延時間及び遅延回路３４．３
５の遅延時間の和は出力バッファ４ａ、４ｂ、４ｃに人
力されるデータ信号の最小パルス幅より小さくなければ
ならない。
回路３１，３２．３３の遅延時間及び遅延回路３４．３
５の遅延時間の和は出力バッファ４ａ、４ｂ、４ｃに人
力されるデータ信号の最小パルス幅より小さくなければ
ならない。
なお、上記実施例では各遅延回路の遅延時間を同一にし
たが、必ずしも同一でなくてもよい。
たが、必ずしも同一でなくてもよい。
以上のようにこの発明によれば、出力バッファに人力さ
れる信号の位相をずらし、同時に動作する出力バッファ
の数を減らすための遅延回路を設けたので、同時に流れ
る電流の和が装置全体で見ると減少する。その結果、電
流に基づいて生じるノイズの軽減が図れるという効果が
ある。
れる信号の位相をずらし、同時に動作する出力バッファ
の数を減らすための遅延回路を設けたので、同時に流れ
る電流の和が装置全体で見ると減少する。その結果、電
流に基づいて生じるノイズの軽減が図れるという効果が
ある。
第１図はこの発明に係る集積回路装置の一実施例を示す
ブロック図、第２図ないし第４図はこの発明に係る集積
回路装置の他の実施例を示すブロック図、第５図は従来
の集積回路を示すブロック図、第６図は出力バッファの
構成を示す回路図、第７図は一般電子回路の概略図であ
る。 図において、４ ａ 、４ ｂ及び４ｃは出力ハッファ
、３１．３２，３３．３４及び３５は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。
ブロック図、第２図ないし第４図はこの発明に係る集積
回路装置の他の実施例を示すブロック図、第５図は従来
の集積回路を示すブロック図、第６図は出力バッファの
構成を示す回路図、第７図は一般電子回路の概略図であ
る。 図において、４ ａ 、４ ｂ及び４ｃは出力ハッファ
、３１．３２，３３．３４及び３５は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数の出力バッファを備えた集積回路装置におい
て、 前記各出力バッファに入力される信号の位相をずらし、
同時に動作する出力バッファの数を減らすための遅延回
路を設けたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029146A JPH03232317A (ja) | 1990-02-07 | 1990-02-07 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029146A JPH03232317A (ja) | 1990-02-07 | 1990-02-07 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232317A true JPH03232317A (ja) | 1991-10-16 |
Family
ID=12268125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029146A Pending JPH03232317A (ja) | 1990-02-07 | 1990-02-07 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014155205A (ja) * | 2013-02-14 | 2014-08-25 | Ricoh Co Ltd | インターフェース回路及び画像処理装置 |
-
1990
- 1990-02-07 JP JP2029146A patent/JPH03232317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014155205A (ja) * | 2013-02-14 | 2014-08-25 | Ricoh Co Ltd | インターフェース回路及び画像処理装置 |
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