JP2003195992A - 回路装置 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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- H04L25/0264—Arrangements for coupling to transmission lines
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 容易且つ的確にバスでの低消費電力化をはか
ることが可能な回路装置を提供する。 【解決手段】 複数の配線１３1〜１３nからなるバス
と、データ信号を入力して配線に出力する複数の駆動回
路１２1〜１２n及び１４1〜１４nとを備え、駆動回路
は、入力データ信号の論理状態の遷移方向に応じて出力
データ信号の出力タイミングに時間差が生じるように構
成されている。
ることが可能な回路装置を提供する。 【解決手段】 複数の配線１３1〜１３nからなるバス
と、データ信号を入力して配線に出力する複数の駆動回
路１２1〜１２n及び１４1〜１４nとを備え、駆動回路
は、入力データ信号の論理状態の遷移方向に応じて出力
データ信号の出力タイミングに時間差が生じるように構
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、回路装置、特にバ
スを駆動する回路を有するＣＭＯＳＬＳＩの配線の低電
力化に関するものである。
スを駆動する回路を有するＣＭＯＳＬＳＩの配線の低電
力化に関するものである。
【０００２】
【従来の技術】ＣＭＯＳプロセスの微細加工技術は年々
進歩しており、大規模で高速な集積回路（ＶＬＳＩ）が
実現可能となっている。市場からのＶＬＳＩに対する要
求は、従来は「小面積」及び「高性能」という点におか
れていたが、現在では「低消費電力」という点が重要に
なりつつある。
進歩しており、大規模で高速な集積回路（ＶＬＳＩ）が
実現可能となっている。市場からのＶＬＳＩに対する要
求は、従来は「小面積」及び「高性能」という点におか
れていたが、現在では「低消費電力」という点が重要に
なりつつある。
【０００３】今後ますます集積回路の微細化が進行し、
プロセスパラメータが比例縮小されたとき、集積回路内
の大域配線部分とその他の論理回路部分との消費電力を
比較すると、配線部分の消費電力が論理回路部分の消費
電力を上回ることとなる。バスは、集積回路内の大域配
線が集合したものであるため、将来的にバスの消費電力
がチップ全体に占める比率が増大することは明らかであ
り、ＶＬＳＩの低消費電力化のためにはバスの消費電力
を低減させることが非常に重要であると考えられてい
る。
プロセスパラメータが比例縮小されたとき、集積回路内
の大域配線部分とその他の論理回路部分との消費電力を
比較すると、配線部分の消費電力が論理回路部分の消費
電力を上回ることとなる。バスは、集積回路内の大域配
線が集合したものであるため、将来的にバスの消費電力
がチップ全体に占める比率が増大することは明らかであ
り、ＶＬＳＩの低消費電力化のためにはバスの消費電力
を低減させることが非常に重要であると考えられてい
る。
【０００４】バスは、例えば３２ビット、６４ビットと
いった多数の配線が並行に近接して配置されたものであ
り、長距離配線として用いられることが多い。近年の微
細プロセスでは、隣接配線間の静電容量が対地容量の数
十倍程度になっており、配線間容量が支配的となってい
る。
いった多数の配線が並行に近接して配置されたものであ
り、長距離配線として用いられることが多い。近年の微
細プロセスでは、隣接配線間の静電容量が対地容量の数
十倍程度になっており、配線間容量が支配的となってい
る。
【０００５】ここで、隣接する配線の信号どうしが互い
に逆方法に同時に遷移した場合、すなわち一方の論理値
が“０”から“１”に、他方が“１”から“０”に同時
に移行した場合を考えると、配線間容量の電位が逆転す
ることから、容量が２倍相当に見えることが知られてい
る。この容量の増加により、信号遅延が増加するばかり
でなく、消費電力も増加することになる。
に逆方法に同時に遷移した場合、すなわち一方の論理値
が“０”から“１”に、他方が“１”から“０”に同時
に移行した場合を考えると、配線間容量の電位が逆転す
ることから、容量が２倍相当に見えることが知られてい
る。この容量の増加により、信号遅延が増加するばかり
でなく、消費電力も増加することになる。
【０００６】従来技術として文献Ａ（A bus delay redu
ction technique considering crosstalk (Kyushu Uni
v.), Design Automation and Test in Europe (DATE) 2
000）には、遅延インバータによってバスクロックのタ
イミングを意図的に遅延させるよう構成されたバスドラ
イバを配線１本おきに設けるという提案がなされてい
る。これにより、バスドライバのタイミングが１本おき
にずれることから、隣接する配線どうしの信号が同時に
逆方向に遷移することを防止可能である。しかしなが
ら、この方法では、予め設計段階で各配線を特定し、配
線の順序を考慮して適切な設計をしなければならず、設
計負担が大きくなる。
ction technique considering crosstalk (Kyushu Uni
v.), Design Automation and Test in Europe (DATE) 2
000）には、遅延インバータによってバスクロックのタ
イミングを意図的に遅延させるよう構成されたバスドラ
イバを配線１本おきに設けるという提案がなされてい
る。これにより、バスドライバのタイミングが１本おき
にずれることから、隣接する配線どうしの信号が同時に
逆方向に遷移することを防止可能である。しかしなが
ら、この方法では、予め設計段階で各配線を特定し、配
線の順序を考慮して適切な設計をしなければならず、設
計負担が大きくなる。
【０００７】また、文献Ｂ（特開平１１−７３４９号公
報）には、ＩＣ間のバスデータ転送において、クロック
の１周期内で各配線のデータ信号を少しずつ遅延させる
ことでクロストークを防止するという提案がなされてい
る。しかしながら、この方法では、１クロック周期内で
各信号を遅延させるため、遅延時間のオーバーヘッドが
大きくなり、バスの配線数が多い（データ幅が大きい）
場合やクロック周期が短い場合には適用が困難である。
報）には、ＩＣ間のバスデータ転送において、クロック
の１周期内で各配線のデータ信号を少しずつ遅延させる
ことでクロストークを防止するという提案がなされてい
る。しかしながら、この方法では、１クロック周期内で
各信号を遅延させるため、遅延時間のオーバーヘッドが
大きくなり、バスの配線数が多い（データ幅が大きい）
場合やクロック周期が短い場合には適用が困難である。
【０００８】また、上述した方法はいずれも、隣接する
配線の電位の遷移方向が逆方向であっても同方向であっ
ても、遷移タイミングに同様のずれが生じる。そのた
め、逆方向遷移の場合には低消費電力化が可能であって
も、同方向遷移の場合には逆に消費電力が増大するとい
う問題がある。
配線の電位の遷移方向が逆方向であっても同方向であっ
ても、遷移タイミングに同様のずれが生じる。そのた
め、逆方向遷移の場合には低消費電力化が可能であって
も、同方向遷移の場合には逆に消費電力が増大するとい
う問題がある。
【０００９】
【発明が解決しようとする課題】このように、集積回路
におけるバスでの低消費電力化、特に隣接する配線間に
おける信号の逆方向遷移に伴う低消費電力化が要求され
ているが、従来の方法では、設計段階の負担が大きくな
るといった問題、バスの配線数が多い場合に適用が困難
になるといった問題、さらには同方向遷移の場合には消
費電力が増大するといった問題があった。
におけるバスでの低消費電力化、特に隣接する配線間に
おける信号の逆方向遷移に伴う低消費電力化が要求され
ているが、従来の方法では、設計段階の負担が大きくな
るといった問題、バスの配線数が多い場合に適用が困難
になるといった問題、さらには同方向遷移の場合には消
費電力が増大するといった問題があった。
【００１０】本発明は、上記従来の課題を解決し、容易
且つ的確にバスでの低消費電力化をはかることが可能な
回路装置を提供することを目的としている。
且つ的確にバスでの低消費電力化をはかることが可能な
回路装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明に係る回路装置
は、複数の配線からなるバスと、データ信号を入力して
前記配線に出力する複数の駆動回路とを備え、前記駆動
回路は、入力データ信号の論理状態の遷移方向に応じて
出力データ信号の出力タイミングに時間差が生じるよう
に構成されていることを特徴とする。
は、複数の配線からなるバスと、データ信号を入力して
前記配線に出力する複数の駆動回路とを備え、前記駆動
回路は、入力データ信号の論理状態の遷移方向に応じて
出力データ信号の出力タイミングに時間差が生じるよう
に構成されていることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１３】図１は、本発明の実施形態の構成例を示し
た図である。
た図である。
【００１４】ｎ個のラッチ回路１１1〜１１nにはそれぞ
れデータ信号Ｄ1〜Ｄnが入力しており、共通のクロック
信号ＣＬＫによってデータ信号Ｄ1〜Ｄnがラッチされ
る。ラッチ回路１１1〜１１nの出力にはそれぞれ駆動回
路（バスドライバ）１２1〜１２nが接続されており、駆
動回路１２1〜１２nからは配線１３1〜１３nからなるバ
スにデータが出力される。これらの配線１３1〜１３
nは、並行に且つ近接して配置されており、隣接する配
線間には寄生容量１５が存在している。また、配線１３
1〜１３nの途中には、必要に応じて駆動回路（バスリピ
ータ）１４1〜１４nが設けられている。
れデータ信号Ｄ1〜Ｄnが入力しており、共通のクロック
信号ＣＬＫによってデータ信号Ｄ1〜Ｄnがラッチされ
る。ラッチ回路１１1〜１１nの出力にはそれぞれ駆動回
路（バスドライバ）１２1〜１２nが接続されており、駆
動回路１２1〜１２nからは配線１３1〜１３nからなるバ
スにデータが出力される。これらの配線１３1〜１３
nは、並行に且つ近接して配置されており、隣接する配
線間には寄生容量１５が存在している。また、配線１３
1〜１３nの途中には、必要に応じて駆動回路（バスリピ
ータ）１４1〜１４nが設けられている。
【００１５】上記駆動回路１２1〜１２n及び１４1〜１
４nを構成する各バッファは、入力データ信号の論理状
態の遷移方向に応じて、すなわち入力信号の論理値がハ
イ（Ｈ）からロウ（Ｌ）に立ち下がる場合とロウ（Ｌ）
からハイ（Ｈ）に立ち上がる場合とで、出力データ信号
の出力タイミングに時間差が生じるように構成されてい
る。なお、これらのバッファは、入力データ信号の論理
値を反転させて出力するタイプのものであってもよい
し、入力データ信号の論理値をそのまま出力するタイプ
のものであってもよい。
４nを構成する各バッファは、入力データ信号の論理状
態の遷移方向に応じて、すなわち入力信号の論理値がハ
イ（Ｈ）からロウ（Ｌ）に立ち下がる場合とロウ（Ｌ）
からハイ（Ｈ）に立ち上がる場合とで、出力データ信号
の出力タイミングに時間差が生じるように構成されてい
る。なお、これらのバッファは、入力データ信号の論理
値を反転させて出力するタイプのものであってもよい
し、入力データ信号の論理値をそのまま出力するタイプ
のものであってもよい。
【００１６】図２は、駆動回路１２1〜１２nを構成する
バッファの入力データ信号（ａ）と出力データ信号
（ｂ）との関係の一例を示したものである。図の例で
は、入力データ信号が立ち上がる場合よりも立ち下がる
場合の方が出力タイミングが時間差ｔdだけ遅れている
が、逆に入力データ信号が立ち下がる場合よりも立ち上
がる場合の方が出力タイミングが時間差ｔdだけ遅れる
ようにしてもよい。時間差ｔdは、論理状態の遷移時間
（論理値がハイからロウ或いはロウからハイに遷移する
時間）よりも長いことが望ましい。なお、論理状態の遷
移時間は、図２（ｂ）に示すように、電圧振幅（ハイレ
ベル電圧とロウレベル電圧との差）の１０％から９０％
或いは９０％から１０％に電圧が変化する時間を指すも
のとする。
バッファの入力データ信号（ａ）と出力データ信号
（ｂ）との関係の一例を示したものである。図の例で
は、入力データ信号が立ち上がる場合よりも立ち下がる
場合の方が出力タイミングが時間差ｔdだけ遅れている
が、逆に入力データ信号が立ち下がる場合よりも立ち上
がる場合の方が出力タイミングが時間差ｔdだけ遅れる
ようにしてもよい。時間差ｔdは、論理状態の遷移時間
（論理値がハイからロウ或いはロウからハイに遷移する
時間）よりも長いことが望ましい。なお、論理状態の遷
移時間は、図２（ｂ）に示すように、電圧振幅（ハイレ
ベル電圧とロウレベル電圧との差）の１０％から９０％
或いは９０％から１０％に電圧が変化する時間を指すも
のとする。
【００１７】このように、上述した構成によれば、入力
データ信号の論理状態の遷移方向に応じて、出力データ
信号の出力タイミングに時間差が生じるため、隣接する
配線の電位が互いに逆方向となっている期間、すなわち
配線間容量（寄生容量）が増大して見える期間を短くす
ることができ、消費電力を低減することが可能となる。
特に、出力タイミングの時間差ｔdを論理状態の遷移時
間よりも長くすることで、隣接する配線の電位が互いに
逆方向となっている期間を実質的にゼロにすることがで
き、上述した効果をより確実に奏することができる。ま
た、時間差ｔdを最適化することで、信号の遅延時間を
最小限に抑えることができ、高速化を維持することが可
能となる。
データ信号の論理状態の遷移方向に応じて、出力データ
信号の出力タイミングに時間差が生じるため、隣接する
配線の電位が互いに逆方向となっている期間、すなわち
配線間容量（寄生容量）が増大して見える期間を短くす
ることができ、消費電力を低減することが可能となる。
特に、出力タイミングの時間差ｔdを論理状態の遷移時
間よりも長くすることで、隣接する配線の電位が互いに
逆方向となっている期間を実質的にゼロにすることがで
き、上述した効果をより確実に奏することができる。ま
た、時間差ｔdを最適化することで、信号の遅延時間を
最小限に抑えることができ、高速化を維持することが可
能となる。
【００１８】また、上述した構成によれば、論理状態の
遷移方向に応じて自動的に出力タイミングに時間差が生
じることになる。そのため、従来のように予め設計段階
で配線の順序等を考慮する必要がなく、設計負担を軽減
することが可能となる。また、従来のように各データ信
号を順次遅延させるわけではないので、バスの配線数が
多い場合等であっても容易に適用可能である。
遷移方向に応じて自動的に出力タイミングに時間差が生
じることになる。そのため、従来のように予め設計段階
で配線の順序等を考慮する必要がなく、設計負担を軽減
することが可能となる。また、従来のように各データ信
号を順次遅延させるわけではないので、バスの配線数が
多い場合等であっても容易に適用可能である。
【００１９】また、上述した構成では、隣接する配線間
において論理状態の遷移が逆方向となる場合においての
み時間差が生じ、遷移が同方向となる場合には時間差は
生じない。従来技術で説明した方法では、逆方向遷移で
あっても同方向遷移であっても遷移タイミングに同様の
ずれが生じるため、同方向遷移において消費電力が増大
するおそれがあったが、上述した構成ではこのような問
題を回避することが可能となる。
において論理状態の遷移が逆方向となる場合においての
み時間差が生じ、遷移が同方向となる場合には時間差は
生じない。従来技術で説明した方法では、逆方向遷移で
あっても同方向遷移であっても遷移タイミングに同様の
ずれが生じるため、同方向遷移において消費電力が増大
するおそれがあったが、上述した構成ではこのような問
題を回避することが可能となる。
【００２０】さらに、上述した構成によれば、回路構成
等の観点からも消費電力を低減させることが可能であ
る。すなわち、従来の集積回路では、配線間容量の影響
を受けないような信号パターンに変換するために、余分
な論理回路を付加したりデータ送出周期を速くしたりす
る必要があったが、上述した構成ではそのような構成を
採用する必要がなく、消費電力を低減させることができ
る。
等の観点からも消費電力を低減させることが可能であ
る。すなわち、従来の集積回路では、配線間容量の影響
を受けないような信号パターンに変換するために、余分
な論理回路を付加したりデータ送出周期を速くしたりす
る必要があったが、上述した構成ではそのような構成を
採用する必要がなく、消費電力を低減させることができ
る。
【００２１】次に、上述した駆動回路１２1〜１２n及び
１４1〜１４nを構成する各バッファの構成例を説明す
る。
１４1〜１４nを構成する各バッファの構成例を説明す
る。
【００２２】図３〜図６に示したバッファはいずれも、
プラス電源側（プルアップ側）に接続された回路とマイ
ナス電源側（プルダウン側、接地側）に接続された回路
とからなり、プラス電源側回路とマイナス電源側回路と
で駆動能力を互いに異ならせることで、出力タイミング
に時間差が生じるように構成されている。また、いずれ
も相補型ＭＩＳ（ＭＯＳ）構造を基本構成としている。
プラス電源側（プルアップ側）に接続された回路とマイ
ナス電源側（プルダウン側、接地側）に接続された回路
とからなり、プラス電源側回路とマイナス電源側回路と
で駆動能力を互いに異ならせることで、出力タイミング
に時間差が生じるように構成されている。また、いずれ
も相補型ＭＩＳ（ＭＯＳ）構造を基本構成としている。
【００２３】図３に示した回路例では、Ｐ型ＭＯＳトラ
ンジスタ２１及び２３がそれぞれ１段目及び２段目のプ
ラス電源側回路を構成し、Ｎ型ＭＯＳトランジスタ２２
及び２４がそれぞれ１段目及び２段目のマイナス電源側
回路を構成しており、１段目ではＮ型ＭＯＳトランジス
タ２２の駆動能力をＰ型ＭＯＳトランジスタ２１の駆動
能力よりも大きくし、２段目ではＰ型ＭＯＳトランジス
タ２３の駆動能力をＮ型ＭＯＳトランジスタ２４の駆動
能力よりも大きくしている。
ンジスタ２１及び２３がそれぞれ１段目及び２段目のプ
ラス電源側回路を構成し、Ｎ型ＭＯＳトランジスタ２２
及び２４がそれぞれ１段目及び２段目のマイナス電源側
回路を構成しており、１段目ではＮ型ＭＯＳトランジス
タ２２の駆動能力をＰ型ＭＯＳトランジスタ２１の駆動
能力よりも大きくし、２段目ではＰ型ＭＯＳトランジス
タ２３の駆動能力をＮ型ＭＯＳトランジスタ２４の駆動
能力よりも大きくしている。
【００２４】このような構成を得るには、例えば、１段
目及び２段目それぞれにおいて、ゲート幅とゲート長の
比をＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とで異ならせるようにすればよい。具体的には、１段目
では、Ｎ型ＭＯＳトランジスタ２２のゲート幅をＰ型Ｍ
ＯＳトランジスタ２１のゲート幅よりも長く、或いはＮ
型ＭＯＳトランジスタ２２のゲート長をＰ型ＭＯＳトラ
ンジスタ２１のゲート長よりも短くし、２段目では、Ｐ
型ＭＯＳトランジスタ２３のゲート幅をＮ型ＭＯＳトラ
ンジスタ２４のゲート幅よりも長く、或いはＰ型ＭＯＳ
トランジスタ２３のゲート長をＮ型ＭＯＳトランジスタ
２４のゲート長よりも短くすればよい。
目及び２段目それぞれにおいて、ゲート幅とゲート長の
比をＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とで異ならせるようにすればよい。具体的には、１段目
では、Ｎ型ＭＯＳトランジスタ２２のゲート幅をＰ型Ｍ
ＯＳトランジスタ２１のゲート幅よりも長く、或いはＮ
型ＭＯＳトランジスタ２２のゲート長をＰ型ＭＯＳトラ
ンジスタ２１のゲート長よりも短くし、２段目では、Ｐ
型ＭＯＳトランジスタ２３のゲート幅をＮ型ＭＯＳトラ
ンジスタ２４のゲート幅よりも長く、或いはＰ型ＭＯＳ
トランジスタ２３のゲート長をＮ型ＭＯＳトランジスタ
２４のゲート長よりも短くすればよい。
【００２５】図４に示した回路例では、１段目ではＰ型
ＭＯＳトランジスタ３１ａ及び３１ｂがプラス電源側回
路を、Ｎ型ＭＯＳトランジスタ３２がマイナス電源側回
路を構成し、２段目ではＰ型ＭＯＳトランジスタ３３が
プラス電源側回路を、Ｎ型ＭＯＳトランジスタ３４ａ及
び３４ｂがマイナス電源側回路を構成しており、１段目
ではマイナス電源側回路の駆動能力をプラス電源側回路
の駆動能力よりも大きくし、２段目ではプラス電源側回
路の駆動能力をマイナス電源側回路の駆動能力よりも大
きくしている。
ＭＯＳトランジスタ３１ａ及び３１ｂがプラス電源側回
路を、Ｎ型ＭＯＳトランジスタ３２がマイナス電源側回
路を構成し、２段目ではＰ型ＭＯＳトランジスタ３３が
プラス電源側回路を、Ｎ型ＭＯＳトランジスタ３４ａ及
び３４ｂがマイナス電源側回路を構成しており、１段目
ではマイナス電源側回路の駆動能力をプラス電源側回路
の駆動能力よりも大きくし、２段目ではプラス電源側回
路の駆動能力をマイナス電源側回路の駆動能力よりも大
きくしている。
【００２６】図５に示した回路例では、１段目ではＰ型
ＭＯＳトランジスタ４１がプラス電源側回路を、Ｎ型Ｍ
ＯＳトランジスタ４２ａ及び４２ｂがマイナス電源側回
路を構成し、２段目ではＰ型ＭＯＳトランジスタ４３ａ
及び４３ｂがプラス電源側回路を、Ｎ型ＭＯＳトランジ
スタ４４がマイナス電源側回路を構成しており、１段目
ではマイナス電源側回路の駆動能力をプラス電源側回路
の駆動能力よりも大きくし、２段目ではプラス電源側回
路の駆動能力をマイナス電源側回路の駆動能力よりも大
きくしている。
ＭＯＳトランジスタ４１がプラス電源側回路を、Ｎ型Ｍ
ＯＳトランジスタ４２ａ及び４２ｂがマイナス電源側回
路を構成し、２段目ではＰ型ＭＯＳトランジスタ４３ａ
及び４３ｂがプラス電源側回路を、Ｎ型ＭＯＳトランジ
スタ４４がマイナス電源側回路を構成しており、１段目
ではマイナス電源側回路の駆動能力をプラス電源側回路
の駆動能力よりも大きくし、２段目ではプラス電源側回
路の駆動能力をマイナス電源側回路の駆動能力よりも大
きくしている。
【００２７】図６に示した回路例では、１段目ではＰ型
ＭＯＳトランジスタ５１及び電流制限回路５３がプラス
電源側回路を、Ｎ型ＭＯＳトランジスタ５２がマイナス
電源側回路を構成し、２段目ではＰ型ＭＯＳトランジス
タ５４がプラス電源側回路を、Ｎ型ＭＯＳトランジスタ
５５及び電流制限回路５６がマイナス電源側回路を構成
しており、１段目ではマイナス電源側回路の駆動能力を
プラス電源側回路の駆動能力よりも大きくし、２段目で
はプラス電源側回路の駆動能力をマイナス電源側回路の
駆動能力よりも大きくしている。
ＭＯＳトランジスタ５１及び電流制限回路５３がプラス
電源側回路を、Ｎ型ＭＯＳトランジスタ５２がマイナス
電源側回路を構成し、２段目ではＰ型ＭＯＳトランジス
タ５４がプラス電源側回路を、Ｎ型ＭＯＳトランジスタ
５５及び電流制限回路５６がマイナス電源側回路を構成
しており、１段目ではマイナス電源側回路の駆動能力を
プラス電源側回路の駆動能力よりも大きくし、２段目で
はプラス電源側回路の駆動能力をマイナス電源側回路の
駆動能力よりも大きくしている。
【００２８】図７は、図６に示した電流制限回路５３の
構成例を示したものである。図７（ａ）はＰ型ＭＯＳト
ランジスタ５３ａのゲートとドレインを共通接続した
例、図７（ｂ）はＰ型ＭＯＳトランジスタ５３ｂのゲー
トを接地した例、図７（ｃ）はＰ型ＭＯＳトランジスタ
５３ｃのゲートに所定の電位を与えた例であり、これら
の構成によって電流制限回路が得られる。
構成例を示したものである。図７（ａ）はＰ型ＭＯＳト
ランジスタ５３ａのゲートとドレインを共通接続した
例、図７（ｂ）はＰ型ＭＯＳトランジスタ５３ｂのゲー
トを接地した例、図７（ｃ）はＰ型ＭＯＳトランジスタ
５３ｃのゲートに所定の電位を与えた例であり、これら
の構成によって電流制限回路が得られる。
【００２９】図８は、図６に示した電流制限回路５６の
構成例を示したものである。図８（ａ）はＮ型ＭＯＳト
ランジスタ５６ａのゲートとドレインを共通接続した
例、図８（ｂ）はＮ型ＭＯＳトランジスタ５６ｂのゲー
トをプラス電源に接続した例、図８（ｃ）はＮ型ＭＯＳ
トランジスタ５６ｃのゲートに所定の電位を与えた例で
あり、これらの構成によって電流制限回路が得られる。
構成例を示したものである。図８（ａ）はＮ型ＭＯＳト
ランジスタ５６ａのゲートとドレインを共通接続した
例、図８（ｂ）はＮ型ＭＯＳトランジスタ５６ｂのゲー
トをプラス電源に接続した例、図８（ｃ）はＮ型ＭＯＳ
トランジスタ５６ｃのゲートに所定の電位を与えた例で
あり、これらの構成によって電流制限回路が得られる。
【００３０】なお、図３〜図６でそれぞれ示した各回路
の段数をさらに増やしてバッファを構成するようにして
もよい。また、図３〜図６の回路構成手法を適宜組み合
わせることで、プラス電源側回路の駆動能力とマイナス
電源側回路の駆動能力とを異ならせるようにしてもよ
い。
の段数をさらに増やしてバッファを構成するようにして
もよい。また、図３〜図６の回路構成手法を適宜組み合
わせることで、プラス電源側回路の駆動能力とマイナス
電源側回路の駆動能力とを異ならせるようにしてもよ
い。
【００３１】また、上述した図３〜図６の例はいずれ
も、１段目ではマイナス電源側回路の駆動能力をプラス
電源側回路の駆動能力よりも大きく、２段目ではプラス
電源側回路の駆動能力をマイナス電源側回路の駆動能力
よりも大きくすることで、信号の立ち下がりの方が立ち
上がりよりも出力タイミングが遅れるようにしたが、Ｐ
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの関係
を逆にすることで、１段目ではプラス電源側回路の駆動
能力をマイナス電源側回路の駆動能力よりも大きく、２
段目ではマイナス電源側回路の駆動能力をプラス電源側
回路の駆動能力よりも大きくして、信号の立ち上がりの
方が立ち下がりよりも出力タイミングが遅れるようにす
ることも可能である。
も、１段目ではマイナス電源側回路の駆動能力をプラス
電源側回路の駆動能力よりも大きく、２段目ではプラス
電源側回路の駆動能力をマイナス電源側回路の駆動能力
よりも大きくすることで、信号の立ち下がりの方が立ち
上がりよりも出力タイミングが遅れるようにしたが、Ｐ
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの関係
を逆にすることで、１段目ではプラス電源側回路の駆動
能力をマイナス電源側回路の駆動能力よりも大きく、２
段目ではマイナス電源側回路の駆動能力をプラス電源側
回路の駆動能力よりも大きくして、信号の立ち上がりの
方が立ち下がりよりも出力タイミングが遅れるようにす
ることも可能である。
【００３２】図９は、本実施形態の構成によって得られ
る低消費電力化の効果を定量的に示したものである。こ
れは、互いに隣接する２本の配線（配線Ａ、配線Ｂ）の
各遷移状態において、それらの配線を駆動する駆動回路
（バスドライバ）に電源から流入する電荷量を示したも
のである。配線間容量をＣc、対地容量をＣo、電圧振幅
をＶとして示している。
る低消費電力化の効果を定量的に示したものである。こ
れは、互いに隣接する２本の配線（配線Ａ、配線Ｂ）の
各遷移状態において、それらの配線を駆動する駆動回路
（バスドライバ）に電源から流入する電荷量を示したも
のである。配線間容量をＣc、対地容量をＣo、電圧振幅
をＶとして示している。
【００３３】図９からわかるように、互いに隣接する２
本の配線の一方がハイ（Ｈ）からロウ（Ｌ）、他方がロ
ウ（Ｌ）からハイ（Ｈ）というように互いに逆方向に遷
移する場合には、本方式では電源から流入する電荷量が
従来技術に比べてＣcＶだけ減少し、１箇所につき(1/2)
ＣcＶ2の電力を低減することができる。
本の配線の一方がハイ（Ｈ）からロウ（Ｌ）、他方がロ
ウ（Ｌ）からハイ（Ｈ）というように互いに逆方向に遷
移する場合には、本方式では電源から流入する電荷量が
従来技術に比べてＣcＶだけ減少し、１箇所につき(1/2)
ＣcＶ2の電力を低減することができる。
【００３４】また、本方式における流入電荷量と従来方
式における流入電荷量との比を考えると、上記逆方向遷
移の場合は、 (Ｃc＋Ｃo)／(２Ｃc＋Ｃo) となる。また、図９に示した各遷移が同じ確率で起こる
と仮定した場合、流入電荷量の比は、 (３Ｃc＋４Ｃo)／(４Ｃc＋４Ｃo) となる。
式における流入電荷量との比を考えると、上記逆方向遷
移の場合は、 (Ｃc＋Ｃo)／(２Ｃc＋Ｃo) となる。また、図９に示した各遷移が同じ確率で起こる
と仮定した場合、流入電荷量の比は、 (３Ｃc＋４Ｃo)／(４Ｃc＋４Ｃo) となる。
【００３５】現在の技術ではＣcがＣoの１０倍以上であ
ることから、逆方向遷移については５０％程度、平均で
も２３％程度の電力削減が可能である。
ることから、逆方向遷移については５０％程度、平均で
も２３％程度の電力削減が可能である。
【００３６】次に、図１に示した駆動回路１２1〜１２n
及び１４1〜１４nを構成する各バッファの他の構成例に
ついて説明する。
及び１４1〜１４nを構成する各バッファの他の構成例に
ついて説明する。
【００３７】図１０に示したバッファは、相補型ＭＩＳ
（ＭＯＳ）構造を基本構成としたトライステートバッフ
ァで、プラス電源側（プルアップ側）に接続された回路
とマイナス電源側（プルダウン側、接地側）に接続され
た回路とからなり、プラス電源側回路とマイナス電源側
回路とで能動状態に移行するタイミングを互いに異なら
せることで、出力タイミングに時間差が生じるように構
成されている。
（ＭＯＳ）構造を基本構成としたトライステートバッフ
ァで、プラス電源側（プルアップ側）に接続された回路
とマイナス電源側（プルダウン側、接地側）に接続され
た回路とからなり、プラス電源側回路とマイナス電源側
回路とで能動状態に移行するタイミングを互いに異なら
せることで、出力タイミングに時間差が生じるように構
成されている。
【００３８】具体的には、Ｐ型ＭＯＳトランジスタ６１
及び６２がプラス電源側回路を構成し、Ｎ型ＭＯＳトラ
ンジスタ６３及び６４がマイナス電源側回路を構成して
いる。Ｐ型ＭＯＳトランジスタ６１及びＮ型ＭＯＳトラ
ンジスタ６４にはデータ信号Ｄが入力しており、また、
Ｎ型ＭＯＳトランジスタ６３にはクロック信号ＣＬＫが
入力し、Ｐ型ＭＯＳトランジスタ６２にはクロック信号
ＣＬＫを反転したクロック信号／ＣＬＫが遅延回路６５
を介して入力している。クロック信号ＣＬＫはデータ信
号Ｄが確定した後に入力する（立ち上がる）ようになっ
ており、クロック信号が入力することでデータ信号がバ
スを構成する配線に出力される。
及び６２がプラス電源側回路を構成し、Ｎ型ＭＯＳトラ
ンジスタ６３及び６４がマイナス電源側回路を構成して
いる。Ｐ型ＭＯＳトランジスタ６１及びＮ型ＭＯＳトラ
ンジスタ６４にはデータ信号Ｄが入力しており、また、
Ｎ型ＭＯＳトランジスタ６３にはクロック信号ＣＬＫが
入力し、Ｐ型ＭＯＳトランジスタ６２にはクロック信号
ＣＬＫを反転したクロック信号／ＣＬＫが遅延回路６５
を介して入力している。クロック信号ＣＬＫはデータ信
号Ｄが確定した後に入力する（立ち上がる）ようになっ
ており、クロック信号が入力することでデータ信号がバ
スを構成する配線に出力される。
【００３９】このような構成により、入力データ信号Ｄ
がロウ（Ｌ）からハイ（Ｈ）に立ち上がる場合には、ク
ロック信号ＣＬＫの立ち上がりタイミングに同期して、
Ｎ型ＭＯＳトランジスタ６３及び６４からなるマイナス
電源側回路が導通状態（能動状態）となり、出力データ
信号がハイ（Ｈ）からロウ（Ｌ）に立ち下がる。一方、
入力データ信号Ｄがハイ（Ｈ）からロウ（Ｌ）に立ち下
がる場合には、反転クロック信号／ＣＬＫの立ち下がり
タイミングに同期して、Ｐ型ＭＯＳトランジスタ６１及
び６２からなるプラス電源側回路が導通状態（能動状
態）となり、出力データ信号がロウ（Ｌ）からハイ
（Ｈ）に立ち上がる。遅延回路６５により、Ｐ型ＭＯＳ
トランジスタ６２に入力する反転クロック信号／ＣＬＫ
の立ち下がりタイミングは、Ｎ型ＭＯＳトランジスタ６
３に入力するクロック信号ＣＬＫの立ち上がりタイミン
グよりも所定期間遅れるため、入力データ信号が立ち下
がる場合の方が立ち上がる場合よりもデータ信号の出力
タイミングが遅れる（時間差ｔd遅れる）ことになる。
がロウ（Ｌ）からハイ（Ｈ）に立ち上がる場合には、ク
ロック信号ＣＬＫの立ち上がりタイミングに同期して、
Ｎ型ＭＯＳトランジスタ６３及び６４からなるマイナス
電源側回路が導通状態（能動状態）となり、出力データ
信号がハイ（Ｈ）からロウ（Ｌ）に立ち下がる。一方、
入力データ信号Ｄがハイ（Ｈ）からロウ（Ｌ）に立ち下
がる場合には、反転クロック信号／ＣＬＫの立ち下がり
タイミングに同期して、Ｐ型ＭＯＳトランジスタ６１及
び６２からなるプラス電源側回路が導通状態（能動状
態）となり、出力データ信号がロウ（Ｌ）からハイ
（Ｈ）に立ち上がる。遅延回路６５により、Ｐ型ＭＯＳ
トランジスタ６２に入力する反転クロック信号／ＣＬＫ
の立ち下がりタイミングは、Ｎ型ＭＯＳトランジスタ６
３に入力するクロック信号ＣＬＫの立ち上がりタイミン
グよりも所定期間遅れるため、入力データ信号が立ち下
がる場合の方が立ち上がる場合よりもデータ信号の出力
タイミングが遅れる（時間差ｔd遅れる）ことになる。
【００４０】なお、上述した例ではＰ型ＭＯＳトランジ
スタ６２の入力側に遅延回路６５を設けるようにした
が、Ｎ型ＭＯＳトランジスタ６３の入力側に遅延回路６
５を設け、Ｐ型ＭＯＳトランジスタ６２に反転クロック
信号／ＣＬＫを、Ｎ型ＭＯＳトランジスタ６３に遅延し
たクロック信号ＣＬＫを入力するようにしてもよい。こ
の場合には、入力データ信号が立ち上がる場合の方が立
ち下がる場合よりもデータ信号の出力タイミングが遅れ
ることになる。
スタ６２の入力側に遅延回路６５を設けるようにした
が、Ｎ型ＭＯＳトランジスタ６３の入力側に遅延回路６
５を設け、Ｐ型ＭＯＳトランジスタ６２に反転クロック
信号／ＣＬＫを、Ｎ型ＭＯＳトランジスタ６３に遅延し
たクロック信号ＣＬＫを入力するようにしてもよい。こ
の場合には、入力データ信号が立ち上がる場合の方が立
ち下がる場合よりもデータ信号の出力タイミングが遅れ
ることになる。
【００４１】また、上述した例ではバスを構成する配線
１本毎に遅延回路６５を設けるようにしたが、図１１に
示すように、複数の配線（複数のバッファ）で遅延回路
６５を共有するようにしてもよい。
１本毎に遅延回路６５を設けるようにしたが、図１１に
示すように、複数の配線（複数のバッファ）で遅延回路
６５を共有するようにしてもよい。
【００４２】また、図１０に示したようなトランジスタ
の直列接続構成を避けたい場合には、図１２に示したよ
うな構成を用いても図１０に示した回路と同様の機能を
達成することができる。図１２の例では、Ｐ型ＭＯＳト
ランジスタ７１の入力側に所定の論理機能を有する論理
回路７３ａを、Ｎ型ＭＯＳトランジスタ７２の入力側に
所定の論理機能を有する論理回路７３ｂを設けている。
また、論理回路７３ａと論理回路７３ｂとでは、データ
信号Ｄの立ち上がりと立ち下がりとで遅延時間（出力タ
イミング）が異なっており、論理回路７３ａ及び７３ｂ
を設けることで、図１２に示した回路全体の入出力関係
が図１０に示した回路全体の入出力関係と同等になるよ
うにしている。
の直列接続構成を避けたい場合には、図１２に示したよ
うな構成を用いても図１０に示した回路と同様の機能を
達成することができる。図１２の例では、Ｐ型ＭＯＳト
ランジスタ７１の入力側に所定の論理機能を有する論理
回路７３ａを、Ｎ型ＭＯＳトランジスタ７２の入力側に
所定の論理機能を有する論理回路７３ｂを設けている。
また、論理回路７３ａと論理回路７３ｂとでは、データ
信号Ｄの立ち上がりと立ち下がりとで遅延時間（出力タ
イミング）が異なっており、論理回路７３ａ及び７３ｂ
を設けることで、図１２に示した回路全体の入出力関係
が図１０に示した回路全体の入出力関係と同等になるよ
うにしている。
【００４３】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００４４】
【発明の効果】本発明によれば、入力データ信号の論理
状態の遷移方向に応じて出力データ信号の出力タイミン
グに時間差を生じさせることにより、バスでの低消費電
力化を容易且つ的確にはかることが可能となる。
状態の遷移方向に応じて出力データ信号の出力タイミン
グに時間差を生じさせることにより、バスでの低消費電
力化を容易且つ的確にはかることが可能となる。
【図１】本発明の実施形態の構成例を示した図。
【図２】図１に示した駆動回路における入力データ信号
と出力データ信号との関係の一例を示した図。
と出力データ信号との関係の一例を示した図。
【図３】図１に示した駆動回路を構成する各バッファの
構成の一例を示した図。
構成の一例を示した図。
【図４】図１に示した駆動回路を構成する各バッファの
構成の他の例を示した図。
構成の他の例を示した図。
【図５】図１に示した駆動回路を構成する各バッファの
構成の他の例を示した図。
構成の他の例を示した図。
【図６】図１に示した駆動回路を構成する各バッファの
構成の他の例を示した図。
構成の他の例を示した図。
【図７】図６に示した電流制限回路の構成の一例を示し
た図。
た図。
【図８】図６に示した電流制限回路の構成の他の例を示
した図。
した図。
【図９】本発明の実施形態によって得られる低消費電力
化の効果を示した図。
化の効果を示した図。
【図１０】図１に示した駆動回路の構成の一例を示した
図。
図。
【図１１】図１０に示した駆動回路の一変更例を説明す
るための図。
るための図。
【図１２】図１０に示した駆動回路の他の変更例を示し
た図。
た図。
１１1〜１１n…ラッチ回路
１２1〜１２n、１４1〜１４n…駆動回路
１３1〜１３n…配線
１５…寄生容量
２１、２３、３１ａ、３１ｂ、３３、４１、４３ａ、４
３ｂ、５１、５４、５３ａ〜５３ｃ、６１、６２、７１
…Ｐ型ＭＯＳトランジスタ ２２、２４、３２、３４ａ、３４ｂ、４２ａ、４２ｂ、
４４、５２、５５、５６ａ〜５６ｃ、６３、６４、７２
…Ｎ型ＭＯＳトランジスタ ５３、５６…電流制限回路 ６５…遅延回路 ７３ａ、７３ｂ…論理回路
３ｂ、５１、５４、５３ａ〜５３ｃ、６１、６２、７１
…Ｐ型ＭＯＳトランジスタ ２２、２４、３２、３４ａ、３４ｂ、４２ａ、４２ｂ、
４４、５２、５５、５６ａ〜５６ｃ、６３、６４、７２
…Ｎ型ＭＯＳトランジスタ ５３、５６…電流制限回路 ６５…遅延回路 ７３ａ、７３ｂ…論理回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 有馬 幸生
神奈川県横浜市南区井土ヶ谷中町162−２
横浜南ガーデン908
Ｆターム(参考） 5F038 CD07 CD09 CD13 DF01 DF08
EZ20
5J001 BB12 CC03 DD00 DD04
5J056 AA05 BB17 CC05 CC14 DD13
DD29 DD51 EE08 FF01 FF10
GG08 KK01
Claims (4)
- 【請求項１】複数の配線からなるバスと、 データ信号を入力して前記配線に出力する複数の駆動回
路とを備え、 前記駆動回路は、入力データ信号の論理状態の遷移方向
に応じて出力データ信号の出力タイミングに時間差が生
じるように構成されていることを特徴とする回路装置。 - 【請求項２】前記駆動回路は、第１の電源側に接続され
た第１の回路部と、第１の電源よりも低電圧の第２の電
源側に接続された第２の回路部とを有し、第１の回路部
と第２の回路部の駆動能力を互いに異ならせることで、
前記出力タイミングに時間差が生じるように構成されて
いることを特徴とする請求項１に記載の回路装置。 - 【請求項３】前記駆動回路は、第１の電源側に接続され
た第１の回路部と、第１の電源よりも低電圧の第２の電
源側に接続された第２の回路部とを有し、第１の回路部
と第２の回路部の能動状態に移行するタイミングを互い
に異ならせることで、前記出力タイミングに時間差が生
じるように構成されていることを特徴とする請求項１に
記載の回路装置。 - 【請求項４】前記時間差は、前記出力データ信号の論理
状態の遷移時間よりも長いことを特徴とする請求項１乃
至３のいずれかに記載の回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395037A JP3652644B2 (ja) | 2001-12-26 | 2001-12-26 | 回路装置 |
| US10/205,677 US20030117185A1 (en) | 2001-12-26 | 2002-07-25 | Circuit device |
| EP02017010A EP1324208A1 (en) | 2001-12-26 | 2002-07-27 | Circuit device for transmitting bus signals |
| CN02141983A CN1428858A (zh) | 2001-12-26 | 2002-07-31 | 电路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395037A JP3652644B2 (ja) | 2001-12-26 | 2001-12-26 | 回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003195992A true JP2003195992A (ja) | 2003-07-11 |
| JP3652644B2 JP3652644B2 (ja) | 2005-05-25 |
Family
ID=19188930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001395037A Expired - Fee Related JP3652644B2 (ja) | 2001-12-26 | 2001-12-26 | 回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030117185A1 (ja) |
| EP (1) | EP1324208A1 (ja) |
| JP (1) | JP3652644B2 (ja) |
| CN (1) | CN1428858A (ja) |
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| WO2010100693A1 (ja) * | 2009-03-05 | 2010-09-10 | パナソニック株式会社 | 半導体集積回路 |
| JP2014531673A (ja) * | 2011-09-23 | 2014-11-27 | クアルコム，インコーポレイテッド | 交差結合効果を低減するためのシステムおよび方法 |
| JP2015032950A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社東芝 | 遅延回路およびデジタル時間変換器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100741978B1 (ko) * | 2005-09-16 | 2007-07-23 | 삼성에스디아이 주식회사 | 클럭신호 발생장치 및 이를 포함하는 유기 전계발광표시장치 |
| CN103457596A (zh) * | 2012-06-05 | 2013-12-18 | 国民技术股份有限公司 | 一种延时补偿电路及方法 |
| US9369308B2 (en) * | 2013-11-07 | 2016-06-14 | International Business Machines Corporation | Signal transmission reducing coupling caused delay variation |
| CN107222193B (zh) * | 2017-05-04 | 2020-12-22 | 河北新华北集成电路有限公司 | 一种双侧信号边沿延时可调的负压转正压控制电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5764089A (en) * | 1995-09-11 | 1998-06-09 | Altera Corporation | Dynamic latching device |
| US6037810A (en) * | 1997-08-26 | 2000-03-14 | Advanced Mirco Devices, Inc. | Electronic system having a multistage low noise output buffer system |
| US6184729B1 (en) * | 1998-10-08 | 2001-02-06 | National Semiconductor Corporation | Low ground bounce and low power supply bounce output driver |
| US6256716B1 (en) * | 1998-12-10 | 2001-07-03 | Sun Microsystems, Inc. | Apparatus, system and method for reducing bus contention during consecutive read-write operations |
| US6703868B2 (en) * | 2001-12-20 | 2004-03-09 | Hyperchip Inc. | Methods, apparatus, and systems for reducing interference on nearby conductors |
-
2001
- 2001-12-26 JP JP2001395037A patent/JP3652644B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-25 US US10/205,677 patent/US20030117185A1/en not_active Abandoned
- 2002-07-27 EP EP02017010A patent/EP1324208A1/en not_active Withdrawn
- 2002-07-31 CN CN02141983A patent/CN1428858A/zh active Pending
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|---|---|---|---|---|
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| CN102342023A (zh) * | 2009-03-05 | 2012-02-01 | 松下电器产业株式会社 | 半导体集成电路 |
| US8625370B2 (en) | 2009-03-05 | 2014-01-07 | Panasonic Corporation | Semiconductor integrated circuit |
| JP2014531673A (ja) * | 2011-09-23 | 2014-11-27 | クアルコム，インコーポレイテッド | 交差結合効果を低減するためのシステムおよび方法 |
| JP2016042387A (ja) * | 2011-09-23 | 2016-03-31 | クアルコム，インコーポレイテッド | 交差結合効果を低減するためのシステムおよび方法 |
| US9785601B2 (en) | 2011-09-23 | 2017-10-10 | Qualcomm Incorporated | System and method for reducing cross coupling effects |
| JP2015032950A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社東芝 | 遅延回路およびデジタル時間変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030117185A1 (en) | 2003-06-26 |
| CN1428858A (zh) | 2003-07-09 |
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| EP1324208A1 (en) | 2003-07-02 |
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